DE3421927A1 - Vertikal-mos-transistor - Google Patents

Vertikal-mos-transistor

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DE3421927A1 DE19843421927 DE3421927A DE3421927A1 DE 3421927 A1 DE3421927 A1 DE 3421927A1 DE 19843421927 DE19843421927 DE 19843421927 DE 3421927 A DE3421927 A DE 3421927A DE 3421927 A1 DE3421927 A1 DE 3421927A1
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Description

Vertikal-MOS-Transistor
Die vorliegende Erfindung betrifft einen Vertikal-MOS-Transistor (Metall-Oxid-Halbleiter-Transistor) mit sta-5
bilen Betriebskennwerten.
In Pig. 1 ist ein herkömmlicher VMOS-Transistor dargestellt (entnommen aus "Field-Effect and Bipolar Power Transistor Physics", erschienen bei Academic Press, 1981, S. 28o - 282).
Der in dieser Figur dargestellte VMOS-Transistor weist einen Transistor-Hauptteil-Bereich auf, der aus einem N+-leitenden (hoch konzentriert N-leitenden) Substrat 1, mit dessen unterer Oberfläche eine Drain-Elektrode 1o verbunden ist, und einer !!""-leitenden (niedrig konzentriert N-leitenden) Schicht 2, die auf die obere Oberfläche des Substrates 1 aufgewachsen wurde, und einer Mehrzahl von P-leitenden Well-Bereichen ("Schacht"-Bereichen) 3, die in einem vorbestimmten Abstand oder Abschnitt an der oberen Oberfläche der N~-Schicht (nachfolgend als der N"-leitende Drain-Bereich bezeichnet) 2 ausgebildet sind, besteht. In einem P-leitenden WeIl-Bereich 3 sind N+-leitende Source-Bereiche 4 , ein oxidierter Gate-Bereich 5 sowie eine Gate-Elektrode 6, die sowohl einen N+-leitenden Source-Bereich 4 als auch den »"-leitenden Drain-Bereich 2 überspannt und als der effektive Drain-Bereich wirkt, vorgesehen.
Die obere Oberfläche einer Gate-Elektrode 6 ist mit einer PSG-Schicht 7 überzogen, und eine Source-Elektrode 8 ist so ausgebildet, daß sie die obere Oberfläche der PSG-Schicht 7 bedeckt und direkten Kontakt zwischen, dem N+-leitenden Source-Bereich 4 und einem P"*"-leitenden Kontakt-Bereich 9, der in dem P-leitenden Well-Bereich 3 ausgebildet ist, her«teilt.
Die Durchbruehspannung zwischen Source und Drain eines solchen VMOS-Transistors ist durch die Durchbruehspannung des Verbindungsabschnittes des !!""-leitenden Drain-Bereiches mit dem P-leitenden Well-Bereich 3 festgelegt. Anders ausgedrückt bedeutet dies, je höher die Störstellenkonzentration des N~-leitenden Drain-Bereiches 2 ist, umso geringer ist die Durchbruehspannung zwischen Source und Drain, was andererseits zu einer Verringerung des Durchlaßwiderstandes führt.
Ist es darüber hinaus, da die Schwellenspannung Vt durch die maximale Konzentration Po an der Oberfläche des P-leitenden Well-Bereiches 3 festgelegt wird, so eingerichtet, daß sowohl die Durchbruehspannung als auch die Schwellenspannung verhältnismäßig niedrig sind, so wird die Differenz zwischen den Störstellenkonzentrationen des !!"-leitenden Drain-Bereiches 2 bzw. des P-leitenden Well-Bereiches 3 klein.
Sollen unter diesen Bedingungen bei einem herkömmlichen MOS-Transistor der oben ausgeführten Bauweise die Schwellenspannung Vt oder der Durchlaßwiderstand niedrig sein, so breitet sich die Verarmungszone Dp, die sich bei Anwesenheit einer Spannung zwischen Source und Drain entwickelt, mit ungefähr gleicher Breite sowohl auf der an dem Umleitenden Drain-Bereich 2 gelegenen als auch auf der an dem P-leitenden Well-Bereich 3 gelegenen Seite aus, wie dies in Pig. 1 mit unterbrochenen Linien dargestellt ist,
Nimmt die Breite der Verarmungszone Dp zu, so verringert sich daher die effektive Länge Le des Kanals (der 30gen. Short-Channel-Effekt (Kanalverkürzungseffekt)), was zu Änderungen bei den Betriebskennwerten führt oder dazu, daß dadurch, daß die Verarmungszone Dp den N -leitenden Source-Bereich 4 erreicht, eine erhöhte Durchschlaggefahr erwächst.
Ein Ziel der vorliegenden Erfindung beeteht darin, einen VMOS-Transistör vorzusehen, der ein weiteres Verringern des Durchlaßwiderstandes, der Schwellenspannung und der Durchbruchspannung zuläßt.
5
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, einen VMOS-Transistor vorzusehen, bei dem es ermöglicht ist, das Durchschlagen und den. Kanalverkürzungseffekt dadurch zu vermeiden, daß das Wachstum der Verarmungszone eingeschränkt wird.
Ein ferneres Ziel der vorliegenden Erfindung besteht darin, ein Herstellungsverfahren zum Herstellen von. VMOS-Transistoren hoher Genauigkeit und stabiler Betriebskennwerte vorzusehen.
Ein weiteres Ziel der vorliegenden Erfindung besteht außerdem darin, die betriebliche Leistungsfähigkeit beim Herstellen von VMOS-Transistoren zu verbessern. 20
Diese und weitere Ziele der vorliegenden Erfindung werden. dadurch erfüllt, daß ein verbesserter VMOS-Transistor vorgesehen ist, der folgendes aufweist:
- ein Halbleitersuostrat eines ersten Leitungstyps, - einen Well-Bereich ("Schachf'-Bereich)eines zweiten Leitungstyps, der über der oberen Oberfläche des HaIbleitersubstrates ausgebildet ist,
- einen innerhalb des Well-Bereiches ausgebildeten Bereich des ersten Leitungstyps und - eine Gate-Elektrode vom MOS-Typ, die so ausgebildet ist, daß sie wenigstens einen Teil einer oberen Oberfläche des Halbleitersubstrates in der Nachbarschaft des Well-Bereiches und die obere Oberfläche des Randes des Bereiches überspannt.
Das Halbleitersubstrat weist einen Sperrkanal auf? flor sich in der Nachbarschaft des Well-Bereiches von der obe-
ren Oberfläche des Halbleitersubstrates nach unten erstreckt.
Weitere Vorteile, Merkmale und Eigenschaften der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung eines bevorzugten Ausführungsbeispieles anhand der Zeichnung. Dabei zeigen:
Pig. 1 eine Schnittdarstellung eines herkömmlichen longitudinal-MOS-Transistors,
Fig. 2 eine Schnittdarstellung eines Ausführungsbeispiels eines Vertikal-MOS-Transistors gemäß der vorliegenden Erfindung,
Fig. 3 eine vergrößerte Schnittdarstellung eines prinzipiellen Teiles des in Fig. 2 dargestellten
VMOS-Transistors und
Fig. 4a bis 4k Fertigungsdiagramme zur Erläuterung
eines Ausführungsbeispieles des Herstellungsverfahrens von VMOS-Translstoren. 20
In Fig. 2 ist ein Ausführungsbeispiel eines VMOS-Transistors (Vertikal-MOS-Transistors) gemäß der vorliegenden. Erfindung dargestellt. In dieser Figur sind dieselben Elementarbestandteile wie in dem in Fig. 1 dargestellten Beispiel eines herkömmlichen Systems mit denselben Bezugszeichen bezeichnet, so daß deren Erläuterung unterbleiben kann.
Wie in Fig. 2 dargestellt, sind bei·diesem Ausführungsbeispiel zusätzlich zu dem Aufbau eines in Fig. 1 gezeigten herkömmlichen Systems noch Sperrkanäle 11 in Form von Gräben vorgesehen, die zwischen den benachbarten P-leitenden Well-Bereichen 3 und in gleichen Abständen zu diesen angeordnet sind und sich von der Oberfläche des !!""-leitenden Drain-Bereiches 2 nach unten parallel zu den. Seiten der P-leitenden Well-Bereiche 3 erstrecken.
Über eine oxidierte Gate-Schicht 5 als Zwischenstück ist
ein Teil der Unterseite einer Gate-Elektrode 6 in den Sperrkanal 11 eingebettet.
Wird bei einem VMOS-Transistor der oben beschriebenen Bauart die Schwellenspannung Vt durch Verringern der Störstellenkonzentration der P-leitenden Well-Bereiche 3 niedrig gemacht und durch Erhöhen der Störstellenkonzen tration in der Nachbarschaft der Oberfläche des N""-leitenden Drain-Bereiches 2 die Durchbruchspannung und der Durchlaßwiderstand niedrig gemacht, so breitet sich, wie in Pig. 3 durch unterbrochene Linien dargestellt, die Verarmungszone Dp mit ungefähr gleichen Breiten sowohl auf die Seite des P-leitenden Well-Bereiches 3 wie auch auf die Seite des !!""-leitenden Drain-Bereiches 2 hin aus.
Wird die Drain-Spannung weiter erhöht, so steigt demeritsprechend auch die Breite der Verarmungszone, Bei diesem Ausführungsbeispiel des MOS-Transistors ist jedoch der Betrag der elekxischen Ladung in der Verarmungszone an der Oberfläche des !!"-leitenden Drain-Bereiches geringer als die entsprechende Größe im Fall eines in Pig. 1 dargestellten herkömmlichen Systems, da der Sperrkanal 11 an der Oberfläche des !!"-leitenden Drain-Bereiches 2 vorgesehen ist, so dau as ermöglicht wird, das Anwachsen der Verarmungszone an der Oberfläche .des !!"-leitenden Drain-Bereiches 2 zu unterdrücken.
Dementsprechend überschreitet das Breitenwachstum der Verarmungszone Dp an der Oberfläche des P-leitenden WeIl-Bereiches 3 nicht die Breite der Verarmungszone Dp auf der Seite des !!"-leitenden Drain-Bereiches, den diese Zone zum Zeitpunkt des Erreichens des Sperrkanals 11 hatte. Daher führt ein Erhöhen der Drain-Spannung zu keinem Durchschlagen oder Kanalverkürzungseffekt.
Der Trennungsabstand S zwischen dom Sperrkaml 11 und der seitlichen Oberfläche des P-leitenden Well-Bereiches 3 wird angesetzt zu der angenähert erfüllten Relation
LNp> SNn, in der L die effektive Kanallänge, Nn die durchschnittIiehe Konzentration des N""-leitenden Drain-Bereiches 2 in der Nachbarschaft seiner Oberfläche und Np die durchschnittliche Konzentration des P-leitenden Well-Bereiches in der Nachbarschaft seiner Oberfläche bedeuten. Durch die vorliegende Anordnung erreicht die Verarmungszone Dp den Sperrkanal 11 auf der Seite des N~~leitenden Drain-Bereiches 2, bevor in dem P-leitenden Well-Bereich 3 ein Durchschlag auftritt, und wächst anschließend nach unten unter den Sperrkanal 11, wobei das elektrische 3?eld an der Oberfläche abgeschwächt wird. Es kann daher ein Schutz vor einem Durchschlag dadurch garantiert werden, daß die Tiefe X des Sperrkanals 11 so gewählt wird, daß sie größer oder gleich der Diffusionstiefe Xo des N+-leitenden Source-Berelches 4 ist. Der Grund für diese Tatsache liegt darin, daß die Verarmungszone Dp, falls X< Xo gilt, außerhalb des Bereiches des Sperrkanals 11 beträchtlich in die Seite des P-leitenden Well-Bereiches 3 hineinwächst und den N+-leitenden Source-Bereich erreicht, wodurch die Möglichkeit für das Auftreten eines Durchschlags entsteht.
Dadurch, daß der Sperrkanal 11 vorgesehen ist, wird es, wie vorstehend erläutert, ermöglicht, das Auftreten des Kanalverkürzungseffektes oder eines Durchschlags dadurch zu verhindern, daß das Breitenwachstum der Verarmungszone bis auf einen festgelegten Wert beschränkt wird. Es wird folglich ermöglicht, den Durchlaßwiderstand durch Erhöhen der Störstellenkonzentration des N~-leitenden Drain-Bereiches 2 zu verringern und auch die Schwellenspannung Vt durch Verringern der Störstellenkonzentration des P-leitenden Well-Bereiches 3 zu verringern, ohne daß der Effekt der Verarmungszone überhaupt beachtet zu werden braucht.
Ein Ausführungsbeispiel für daa Herstellungsverfahren des oben beschriebenen Vertikal-MOS-Transistors soll nun
kurz unter Bezugnahme auf die Fertigungsdiagramme, Fig. 4a bis 4k, erläutert werden.
Als erstes wird, wie in Fig. 4a dargestellt, ein N"~-leitender Drain-Bereich 2 oben auf ein N+-leitendes Substrat 1 aufgewachsen (Epitaxie), auf die Oberfläche des IST-leitenden Drain-Bereiches 2 wird eine Schicht von SiO2 2o, die zur Diffusionsmaske wird, aufgewachsen (bis zu 5ooo £) und zum nachfolgenden Photoätzen der vorbeschriebenen Teile (Abschnitte für die Wells und (Sperr-) Kanäle) wird eine Lichtoxidation (bis zu 1ooo S) durchgeführt.
Als nächstes wird, wie in Fig. 4b dargestellt, ein Foto-IS resistlack 21 angebracht, der die Gesamtfläche mit Ausnahme derjenigen für die Wells abdeckt, und es werden Bor- (B) Ionen in die Oberfläche des N~-leitenden Drain-Bereiches 2 implantiert.
P-leitende Well-Bereiche 3 werden, wie in Fig. 4ß dargestellt, dadurch gebildet, daß man die - wie oben beschrieben - implantierten Bor-Ionen über eine vorbe3tiinmte Zeitdauer hinweg (bei 115o°C, in N2~Gas) auadiffundieren läßt.
Ein Fotoresistlack 22 wird, wie in Fig. 4d dargestellt, über die Oberfläche gelegt, ausgenommen die Teile für die Well-Kontaktbereiche, und Bor-Ionen werden in die Flächen für die Well-Kontaktbereiche implantiert.
Ein Fotoresistlack 23 wird, wie in Fig. 4e dargestellt, über die Oberfläche gelegt, ausgenommen die Teile für die Source-Bereiche, und Phosphor- (P) Ionen werden, in die Flächen für die Source-Bereiche implantiert.
N+-leitende Source-Bereiche 4 und Well-Kontalrtbcmj ehe 9 werden, wie in Fig. 4f dargestellt, dadurch gebildet, daß
man die - wie oben beschrieben - implantierten. Bor- und Pho3phor-Ionen über eine vorbestimmte Zeitdauer hinweg (bei 11oo°C, in Np-Gas) ausdiffundieren läßt.
Als nächstes wird, wie in Pig. 4g dargestellt, ein Potoresistlack 24 über die Oberfläche gelegt, ausgenommen die Teile für die Sperrkanäle, und nach Abnahme der lichtoxidierten Schicht von den Flächen für die Sperrkanäle wird die Oberfläche des ϊΓ-leitenden Drain-Bereiches 2 zum Ausbilden der Sperrkanäle 11 ausgeätzt, wobei die SiOp-Schicht 2o als Maske dient.
Anschließend wird die SiO2-Schicht 2o abgenommen, und sodann wird, wie in Pig. 4h dargestellt, eine oxidierte Gate-Schicht (SiOp)über die gesamte Oberfläche des Werkstücks aufgewachsen (bis zu 1o6o £*, in trockenem 02-Gas) .
Nach dem Aufwachsen von Polysilizium über die Werkstoffoberflächewerden, wie in Pig. 4i dargestellt, die Gate-Elektroden 6 mittels Fotoätzverfahren unter Verwendung einer Maske mit vorbestimmtem Muster ausgebildet (CVD (chemical vapour deposition, chemische Gasphasenabscheidung) unter reduziertem Druck, bis zu βοοο α) .
Nach dem Aufwachsen einer Isolierschicht (CVD, bis zu 7ooo S) aus PSG
oder dergleichen über die gesamte Werkstückoberfläche werden, wie in Fig. 43 dargestellt, Kontaktlöcher 25 ausgebildet.
Schließlich wird, wie in Pig. 4k dargestellt, die Source-Elektrode 8 durch Sputtern (Aufdampfen im Vakuum) von Aluminium (bis zu 2 /nn) über die obere Oberfläche des Y/erkstücks und die Drain-Elektrode 1o durch Sputtern von Aluminium (bis zu 2^m) über die untere Oberfläche des Werkstücks ausgebildet, womit die Herstellung des Vertikal-MOS-Transistors gemäß dem vorliegenden Ausführungs-
beispiel abgeschlossen ist.
Bei dem vorstehend beschriebenen Herstellungsverfahren besteht im Gegensatz zu den Fällen, bei denen einzelne Masken verwendet werden, keine Möglichkeit, daß sich die Standorte der P-leitenden Well-Bereiche 3, der N+-leitenden Source-Bereiöhe 4 und der Sperrkanäle 11 gegenseitig verschieben, da sie durch Verwenden ein und derselben Maske 2o auf eine selbstausrichtende Art und Weise ausgebildet werden, so daß sich der Fehler bei dem Trennungaabstand S zwischen dem Sperrkanal 11 und dem P-leitenden Well-Bereich 3 verringert, wodurch eine Verbesserung der betrieblichen Leistungsfähigkeit des Herstellungsverfahrens ermöglicht ist.
Insgesamt ist es bei dem Ausführungsbeispiel des VMOS-Transistors gemäß der vorliegenden Erfindung ermöglicht, das Auftreten von Durchschlägen und den Kanalverkürzungseffekt dadurch zu vermeiden, daß das Wachstum der Verarmungszone dadurch eingeschränkt ißt, daß die Sperrkanäle 11 vorgesehen sind.
Es wird dann möglich, den Durchlaßwiderstand, die Schwellenspannung, die Durchbruchspannung und dergleichen weiter zu verringern.

Claims (6)

  1. Patentansprüche:
    Vertikal-MOS-Transistor, gekennzeichnet durch.
    - ein Halbleiter-Substrat (1) eines ersten Leitungstyps,
    - einen Well-Bereich ("Schacht"»-Bereich) (3) eines zweiten Leitungstyps, der über der oberen Oberfläche des Halbleitersubstrates (1) ausgebildet ist,
    - einen innerhalb des Well-Bereiches (3) ausgebildeten Bereich (4) des ersten Leitungstyps,
    - eine Gate-Elektrode (6) vom MOS-Typ, die so ausgebildet ist, daß sie wenigstens einen Teil einer oberen Oberfläche des Halbleitersubstrates (1) in. der Nachbarschaft des Well-Bereiches (3) und die obere Oberfläche des Randes des Bereiches (4) überspannt, und
    - dadurch, daß das Halbleitersubstrat (1) einen Sperrkanal (11) aufweist, der sich in der Nachbarschaft des Well-Bereiches (3) von der oberen Oberfläche des Halbleitersubstrates (1) nach unten erstreckt»
  2. 2. Vertikal-MOS-Transistor nach Anspruch 1, dadurch
    gekennzeichnet, daß sich der Sperrkanal (11) von der oberen Oberfläche des Halbleitersubstrates (1) nach unten parallel zu den Seiten des Well-Bereiches (3) erstreckt.
  3. 3· Vertikal-MOS-Transistor nach Anspruch 1 oder 2, d a durch gekennzeichnet, daß das Halbleitersubstrat (1) als Drain-Bereich dient.
  4. 4. Vertikal-MOS-Transistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Bereich des ersten Leitungstyps als Source~Bereich dient*
  5. 5. Vertikal-MOS-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein Teil der Unterseite einer Gate-Elektrode (6) über eine oxidierte Gate-Schicht (5) als Zwischenstück in den Sperrkanal (11) eingebettet ist.
  6. 6. Verfahren zum Herstellen eines Vertikal-MOS-Transistors, gekennzeichnet durch folgende Schritte:
    - Präparieren eines Halbleitersubstrates (T) eines ersten leitungstyps und Aufwachsen eines Drain~Bereiche3 (2) des ersten Leitungstyps oben auf das Halbleitersubstrat (1) des ersten Leitungstyps,
    - Implantieren und Diffundieren von Störstellen in einem Teil des Drain-Bereiches des ersten Leitungstyps zum Ausbilden eines Well-Bereiches ("Schachf'-Bereiches) (3) eines zweiten Leitungstyps,
    - Implantieren und Diffundieren von Störstellen in einem Teil des Well-Bereiches (3) zum Ausbilden eines ,VeIl-Kontaktbereiches (9) des zweiten Leitungstyps, - Implantieren und Diffundieren von Störstellen in einem Teil des Well-Bereiches (3) zum Ausbilden eines Fiource-Bereiches (4) des ersten Leitungstyps,
    - Ausätzen der Oberfläche des Drain-Bereiches (2) des ersten Leitungstyps zum Ausbilden eines Sperrkanals (11), der sich von der oberen Oberfläche des Drain-Bereiches (2) nach unten erstreckt, und
    - Ausbilden einer Gate-Elektrode (6) mit Hilfe von Fotoätzverfahren.
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