DE3853778T2 - Verfahren zur Herstellung eines Halbleiterbauelements. - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements.

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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für einen Feldeffekttransistor mit einem vertikalen Kanal, wie z.B. einen sogenannten U-Graben- MOSFET oder UMOSFET.
    • Beschreibung des Standes der Technik
  • Fig.1 zeigt eine Querschnittsansicht eines herkömmlichen N-Kanal-UMOSFET, wie er z.B. in dem Dokument "IEEE TRANSACTIONS ON ELECTRON DEVICES, Bd. ED-034, Nr. 11, NOVEMBER 1987, Seite 2329" beschrieben ist. Wie unter Bezugnahme auf Fig. 1 zu sehen ist, ist eine N-Epitaxialschicht 2 auf einem N&spplus;-Halbleitersubstrat 1 ausgebildet. Dieses N&spplus;-Halbleitersubstrat 1 und diese N-Epitaxialschicht 2 dienen als Drainbereich. P-Muldenbereiche 3 sind auf der N-Epitaxialschicht 2 ausgebildet. Die P-Muldenbereiche 3 sind im allgemeinen durch Eindiffundieren P-leitender Dotierstoffe in die N-Epitaxialschicht 2 gebildet. Die P-Muldenbereiche 3 sind mit U-förmigen Gräben versehen, die durch Gate-Elektroden 5 mit zwischengeordneten Gate-Isolierschichten 4 aufgefüllt sind. Die Gate-Elektroden 5 sind zum Beispiel aus mit Dotierstoffen in einer hohen Konzentration dotiertem Polysilizium gebildet. Die Oberflächen der Gate-Elektroden 5 sind mit Isolierschichten 20 bedeckt, um eine Konstruktion mit vergrabenem Gate zu bilden.
  • N&spplus;-Sourcebereiche 6 sind in den Oberflächen der P-Muldenbereiche 3 ausgebildet. Bereiche 7 der P-Muldenbereiche 3, die sich zwischen den N&spplus;-Sourcebereichen 6 und der N-Epitaxialschicht (Drainbereich) 2 entlang der Isolierschichten 4 erstrecken, sind als Kanalbereiche ausgebildet. Eine Metall-Source-Elektrode 8 ist über der gesamten oberen Oberfläche der gezeigten Konstruktion ausgebildet, so daß sie mit den N&spplus;-Sourcebereichen 6 und den P-Muldenbereichen 3 elektrisch verbunden ist, während eine Metall-Drain- Elektrode 9 über der gesamten Rückenfläche der gezeigten Konstruktion ausgebildet ist, so daß sie mit dem N&spplus;-Halbleitersubstrat (Drainbereich 1) elektrisch verbunden ist. Die Gate-Elektroden 5, die Source-Elektrode 8 und die Drain-Elektrode 9 sind mit einem Gate-Anschluß G, einem Source-Anschluß S bzw. einem Drain-Anschluß D verbunden.
  • Im folgenden wird die Arbeitsweise dieses UMOSFET beschrieben. Es wird eine Hauptspannung angelegt, so daß der Drain-Anschluß D auf einem hohen elektrischen Potential liegt und der Source-Anschluß S auf einem niedrigen elektrischen Potential liegt. Bei Anlegen einer positiven Vorspannung an den Gate-Anschluß G werden in den Kanalbereichen 7 Inversionsschichten gebildet, so daß ein elektrischer Strom von den N&spplus;-Sourcebereichen 6 durch die Kanalbereiche 7 zu der N-Epitaxialschicht (Drainbereich) 2 fließt. Dadurch wird der Transistor eingeschaltet. Wenn die an den Gate-Anschluß G angelegte positive Vorspannung entfernt wird oder eine negative Vorspannung an den Gate- Anschluß G angelegt wird, verschwinden die Inversionsschichten in den Kanalbereichen 7, so daß der Transistor ausgeschaltet wird.
  • Der UMOSFET, bei dem der Kanal vertikal ausgebildet ist, besitzt im Vergleich zu einem DMOSFET, bei dem der Kanal in seitlicher Richtung ausgebildet ist, folgende Vorteile: Erstens wird der Oberflächenbereich einer Zelleneinheit des UMOSFET, der in der Zeichnung eine Gate-Elektrode 5 und zwei an die eine Gate-Elektrode 5 angrenzende N&spplus;-Sourcebereiche 6 aufweist, kleiner als bei dem DMOSFET, und auf diese Weise wird es möglich, die Integration von Zellen zu steigern. Zweitens besitzt der UMSOFET keinen Effekt eines Sperrschicht-FET, der zwischen Mulden in dem DMOSFET verursacht wird, wie dies aus der Struktur des UMOSFET klar wird, so daß eine Halbleitervorrichtung mit einem extrem niedrigen EIN-Widerstand realisiert werden kann.
  • Bei dem in der vorstehend beschriebenen Weise ausgebildeten UMOSFET ist es notwendig, die U-förmigen Gräben einzubringen, die die N-Epitaxialschicht 2 durch die P- Muldenbereiche 3 hindurch erreichen, um dadurch die Struktur mit vergrabenem Gate zu bilden. Die Durchbruchspannung der Vorrichtung ist in erster Linie bestimmt durch die Durchbruchspannung eines p-n-Übergangs in Sperrichtung, der durch die P-Muldenbereiche 3 und die N-Epitaxialschicht 2 gebildet ist. Im AUS-Zustand der Vorrichtung erstreckt sich eine Verarmungsschicht von den P-Muldenbereichen 3 zu der N-Epitaxialschicht 2, um die über den Source- und den Drain-Anschluß S und D angelegte Hauptspannung zu blockieren. In diesem Fall wird ein starkes elektrisches Feld in dem Bereich der N-Epitaxialschicht 2 in der Nähe der scharfen Ecken und Böden der Gräben hervorgerufen, wie dies in Fig. 2 in einem Kreis A dargestellt ist. Infolgedessen wird die Durchbruchspannung des UMOSFET in nachteiliger Weise vermindert, obwohl der UMOSFET in der Lage ist, eine niedrige EIN-Spannung auf zuweisen.
  • Zur Abschwächung bzw. Milderung eines solchen hohen elektrischen Feldes wurde ein Verfahren vorgeschlagen, bei dem die unteren Ecken eines Grabens abgerundet ausgeführt sind, wie dies in Fig. 3 gezeigt ist. Bei diesem Verfahren wird jedoch im allgemeinen die Gate-Isolierschicht 4 relativ dick ausgebildet, so daß sie an der Ecke des Grabens gekrümmt ist, wonach die Gate-Isolierschicht 4 auf die gewünschte Dicke geätzt wird. Diese Bearbeitung wird bei feinerer Ausbildung des Grabens, wie z.B. bei einer Breite von 3 um, schwierig. Außerdem läßt sich selbst bei diesem Verfahren das elektrische Feld unter dem Boden des Grabens nicht abschwächen, wie dies in Fig. 3 in einem Kreis B gezeigt ist. Eine weitere Halbleitervorrichtung ist in den Pat. Abs. Jap., Bd. 10, Nr. 340 (E-455) [2396], vom 18. Nov. 1986 und der JP-A-61 142 775 offenbart.
    • KURZBESCHREIBUNG DER ERFINDUNG
  • Ein Vefahren zur Herstellung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung umfaßt folgende Schritte: Herstellen einer Halbleiterschicht eines ersten Leitfähigkeitstyps auf einem Substrat eines ersten oder zweiten Leitfähigkeitstyps, Ausbilden eines Floating-Bereichs des zweiten Leitfähigkeitstyps in der Oberfläche der Halbleiterschicht, Ausbilden eines ersten Halbleiterberereichs des zweiten Leitfähigkeitstyps auf der Oberfläche der Halbleiterschicht sowie Ausbilden eines Grabens in dem ersten Halbleiterbereich. Der Graben erreicht den Floating-Bereich, so daß die Oberfläche des Floating-Bereichs unter der Oberfläche der Halbleiterschicht liegt. Weiterhin umfaßt das Verfahren den Schritt der Ausbildung einer Isolierschicht auf der Oberfläche des Grabens, die Ausbildung eines zweiten Halbleiterbereichs des ersten Leitfähigkeitstyps in einem Bereich der Fläche des ersten Halbleiterbereichs angrenzend an den Graben. Ein Bereich des ersten Halbleiterbereichs, der sich zwischen dem zweiten Halbleiterbereich und der an den Graben angrenzenden Halbleiterschicht erstreckt, wird als Kanalbereich ausgebildet. Zusätzlich dazu umfaßt das Verfahren die Schritte der Ausbildung einer Gate-Elektrodenschicht auf der Isolierschicht, die Ausbildung einer ersten Elektrodenschicht auf dem ersten und dem zweiten Halbleiterbereich sowie einer zweiten Elektrodenschicht auf der rückwärtigen Oberfläche der Halbleiterschicht.
  • Ein Ziel der vorliegenden Erfindung besteht somit in der Schaffung eines Herstellungsverfahrens für eine Halbleitervorrichtung mit einem vertikalen Kanal, mit der sich ein elektrisches Feld abschwächen läßt, so daß die Durchbruchspannung der Halbleitervorrichtung gesteigert wird.
  • Diese und weitere Ziele, Merkmale, Gesichtspunkte und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung der vorliegenden Erfindung in Verbindung mit den Begleitzeichnungen noch deutlicher.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Es zeigen:
  • Fig. 1 eine Querschnittsansicht zur Erläuterung eines herkömmlichen UMOSFET;
  • Fig. 2 und 3 Querschnittsansichten zur Erläuterung elektrischer Felder in der Nähe eines Grabens;
  • Fig. 4 eine Querschnittsansicht zur Erläuterung eines UMOSFET, der gemäß der vorliegenden Erfindung gestellt ist;
  • Fig. 5A bis 5H Querschnittsansichten zur Erläuterung von Herstellungsschritten zum Herstellen des in Fig. 4 gezeigten UMOSFET;
  • Fig. 6 eine Querschnittsansicht zur Erläuterung der Abschwächung eines elektrischen Feldes in der Nähe eines Grabens;
  • Fig. 7A und 7B Ansichten zur Erläuterung des Resultats einer Simulation;
  • Fig. 8 eine Querschnittsansicht zur Erläuterung von Bedingungen der Simulation;
  • Fig. 9 eine graphische Darstellung des Resultats der Simulation;
  • Fig. 10 eine Querschnittsansicht zur Erläuterung der Richtung der Koordinatenachsen der in Fig. 9 gezeigten graphischen Darstellung;
  • Fig. 11 eine Querschnittsansicht zur Erläuterung eines VMOSFET, der gemäß der vorliegenden Erfindung hergestellt ist; und
  • Fig. 12A und 12B Querschnittsansichten zur Erläuterung von Herstellungsschritten zum Herstellen des in Fig. 11 gezeigten VMOSFET.
    • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
  • Fig. 4 zeigt eine Querschnittsansicht zur Erläuterung eines N-Kanal-UMOSFET, der gemäß der vorliegenden Erfindung hergestellt ist. Wie in Fig. 4 gezeigt ist, werden Dotierstoff-Diffusionsschichten (im folgenden als Floating-Muldenbereiche bezeichnet) 10 desselben Leitfähigkeitstyps (d.h. P-leitend) wie die Muldenbereiche 3 unmittelbar unter Gräben gebildet, in denen Gate-Elektroden 5 aufgefüllt sind, wobei sich dies von dem in Fig. 1 gezeigten herkömmlichen N-Kanal-UMOSFET unterscheidet. Die übrigen Strukturen sind dieselben wie bei dem in Fig. 1 gezeigten herkömmlichen UMOSFET.
  • Der Herstellungsvorgang des in Fig. 4 gezeigten N-Kanal- UMOSFET wird nun unter Bezugnahme auf die Fig. 5A bis 5H beschrieben. Zuerst läßt man eine N-Epitaxialschicht 2 auf einem N&spplus;-Halbleitersubstrat 1 epitaxial aufwachsen, wie dies in Fig. 5A gezeigt ist. Dieses N&spplus;-Halbleitersubstrat 1 und diese N-Epitaxialschicht 2 dienen als Drainbereich. Danach wird eine Oxidschicht 11 auf der Oberfläche der N- Epitaxialschicht 2 ausgebildet, woraufhin in einer vorbestimmten Konfiguration strukturierte Resistbereiche 12 auf der Oxidschicht 11 ausgebildet werden, wie dies in Fig. 5B gezeigt ist. Danach werden P-leitende Dotierstoffionen selektiv in die N-Epitaxialschicht 2 implantiert, wie dies durch Pfeile dargestellt ist, wobei die Resistbereiche 12 als Maske verwendet werden, und anschließend werden die implantierten Ionen durch Wärmebehandlung eindiffundiert, um dadurch die Floating-Muldenbereiche 10 zu bilden.
  • Die Oxidschicht 11 und die Resistbereiche 12 werden dann entfernt, und man läßt eine P-Epitaxialschicht 14 auf der N-Epitaxialschicht 2 epitaxial aufwachsen, wie dies in Fig. 5C gezeigt ist. Danach wird eine Oxidschicht 15 auf der Oberfläche der P-Epitaxialschicht 14 ausgebildet, woraufhin in einer vorbestimmten Konfiguration strukturierte Resistbereiche 16 auf der Oxidschicht 15 gebildet werden, wie dies in Fig. 5D gezeigt ist. Anschließend werden N-leitende Dotierstoffionen unter Verwendung der Resistbereiche 16 als Maske selektiv in die P-Epitaxialschicht 14 implantiert, wie dies durch Pfeile dargestellt ist, und danach werden die implantierten Ionen durch Wärmebehandlung eindiffundiert, um N&spplus;-Bereiche 17 zu bilden. Durch diese Wärmebehandlung werden einige P-Dotierstoffionen in den Floating-Muldenbereichen 10 in die P-Epitaxialschicht 14 eindiffundiert, wie dies in gestrichelten Linien dargestellt ist.
  • Danach werden in der in Fig. 5E gezeigten Weise die Oxidschicht 15 und die Resistbereiche 16 entfernt, und es wird eine weitere Oxidschicht 18, deren Dicke größer ist als die der Oxidschicht 15, auf der Oberfläche der P-Epitaxialschicht 14 ausgebildet und zum Öffnen von Fenstern unmittelbar über den Floating-Muldenbereichen 10 strukturiert. Es wird ein anisotroper Ätzvorgang unter Verwendung der strukturierten Oxidschicht 18 als Maske durchgeführt, um U-förmige Gräben 19 zu graben, die die Floating-Muldenbereiche 10 erreichen. Die nach dem Ätzvorgang verbliebenen Bereiche der Epitaxialschicht 14 werden als P-Muldenbereiche 3 ausgebildet, und die verbliebenen Bereiche der N&spplus;-Bereiche 17 werden als N&spplus;-Sourcebereiche 6 ausgebildet. Die Böden der Gräben 19 treten in einem Abstand von mehreren um von den Grenzflächen der N-Epitaxialschicht 2 und der P-Muldenbereiche 3 in die N-Epitaxialschicht 2 ein. Infolgedessen sind die P-Floating-Muldenbereiche 10 und die P-Muldenbereiche 3 voneinander getrennt. Jeder Floating-Muldenbereich 10 überdeckt die gesamte Bodenfläche des entsprechenden Grabens 19, und seine Dicke ist derart ausgewählt, daß keinerlei Effekt eines Sperrschicht-FET zwischen den benachbarten P-Floating-Muldenbereichen 10 verursacht wird.
  • Danach wird die Oxidschicht 18 entfernt, und es wird eine Gate-Isolierschicht 4 durch einen Wärmeoxidationsvorgang gebildet, wie dies in Fig. 5F gezeigt ist. Danach werden die Gräben 19 verdeckt, indem eine mit Dotierstoffen dotierte Polysiliziumschicht 21 zum Beispiel durch ein chemisches Dampfabscheidungsverfahren aufgebracht wird, wie dies in Fig. 5G gezeigt ist. Die obere Oberfläche wird dann durch eine Einebnungstechnik, wie z.B. ein Rückätzverfahren, flach gemacht, so daß nur in den Gräben Bereiche der Polysiliziumschicht übrigbleiben, wie dies in Fig. 5H gezeigt ist. Diese verbliebenen Bereiche der Polysiliziumschicht 21 werden als Gate-Elektroden 5 ausgebildet.
  • Danach wird die gesamte Oberfläche durch einen Wärmeoxidationsvorgang mit einer Isolierschicht 20 überdeckt. Anschließend werden Bereiche der Isolierschicht 20 auf den P-Muldenbereichen 3 zur Schaffung von Kontaktöffnungen entfernt, und es erfolgt ein Metallisierungsvorgang zur Bildung einer Source-Elektrode 8 auf einer oberen Oberfläche sowie einer Drain-Elektrode 9 auf einer rückwärtigen Oberfläche. Auf diese Weise wird der UMOSFET mit der in Fig. 4 gezeigten Konstruktion gebildet.
  • Die Floating-Muldenbereiche 10 wirken im Betrieb ähnlich wie ein Feldbegrenzungsring, der für planare Vorrichtungen mit hoher Durchbruchspannung verwendet wird. Wenn sich in einem AUS-Zustand eine Verarmungsschicht von den P-Muldenbereichen 3 in die N-Epitaxialschicht 2 über die Floating- Muldenbereiche 10 hinein erstreckt, wird ein elektrisches Feld an den Rand- sowie an den Bodenbereichen der Floating-Muldenbereiche 10 durch die Wirkung der sich von den Floating-Muldenbereichen 10 in die N-Epitaxialschicht 2 hinein erstreckenden Verarmungsschichten abgeschwächt, wie dies in Fig. 6 in Kreisen C und D dargestellt ist. Als Ergebnis hiervon wird die Durchbruchspannung des UMOSFET gesteigert.
  • Fig. 7 zeigt eine Querschnittsansicht zur Erläuterung des Resultats einer Simulation einer Feldverteilung, wobei Fig. 7A einen Effekt unter der Bedingung darstellt, daß ein Floating-Muldenbereich 10 vorgesehen ist, und Fig. 7B einen Effekt unter der Bedingung darstellt, daß kein Floating-Muldenbereich 10 vorgesehen ist. Diese Simulation wird auf der Basis einer in Fig. 8 gezeigten Konstruktion durchgeführt. Der Gate- und der Source-Anschluß G und S sind geerdet, und eine Spannung von 30 V wird an einen Drain-Anschluß D angelegt. Wie durch Vergleichen von Bereichen in den Kreisen E1 und F1 in Fig. 7A mit Bereichen in den Kreisen E2 und F2 in Fig. 7B erkennbar ist, ist das elektrische Feld in der N-Schicht in der Nähe der Eckenund der Bodenbereiche des Grabens durch die Wirkung des Floating-Muldenbereichs 10 abgeschwächt.
  • Fig. 9 zeigt eine graphische Darstellung des Resultats dieser Simulation entlang einer y-Richtung (d.h. in Richtung der Tiefe) an einer Stelle x = 4,0 um in Fig. 10. In Fig. 9 bezeichnen durchgehende und unterbrochene Linie Feldstärken (V/cm) in Vorrichtungen mit Floating-Muldenbereich 10 bzw. ohne Floating-Muldenbereich 10. In der Nähe von y = 5,0 um tritt ein bemerkenswerter Unterschied auf. Es ist somit deutlich, daß die Feldstärke an dem Rand des Floating-Muldenbereichs 10 aufgrund der Wirkung des Floating-Muldenbereichs 10 abgeschwächt ist.
  • Bei dem in den Fig. 5A bis 5H dargestellten Herstellungsverfahren wird der P-Muldenbereich 3, der herkömmlicherweise durch Diffusion von der oberen Oberfläche her gebildet wird, durch ein epitaxiales Aufwachsverfahren gebildet. Dies steigert die Steuerbarkeit der Dicke und der Dotierstoffkonzentration des P-Muldenbereichs 3, d.h. der Kanallänge und der Dotierstoffkonzentration des Kanalbereichs. Bei einem UMOSFET mit niedrigem EIN-Widerstand, ist der Kanalwiderstand ein wichtiger Faktor beim Bestimmen der EIN-Spannung des UMOSFET. Im allgemeinen ist der Kanalwiderstand RCH einer MOS-Struktur wie folgt:
  • RCH = (L/W) {1/(un x εsi)} {Tox/(VG - Vth)},
  • wobei L eine Gate-Kanallänge, W eine Kanalbreite, un eine Oberflächen-Elektronenbeweglichkeit, εsi die Dielektrizitätskonstante von Silizium, Tox die Dicke einer Gate-Isolierschicht, VG eine Gate-Vorspannung und Vth eine Gate- Schwellenspannung sind. Wie aus der vorstehenden Gleichung erkennbar ist, ist der Kanalwiderstand RCH proportional zu der Gate-Kanallänge L sowie von der Dotierstoffkonzentration des Kanalbereichs durch die Elektronenbeweglichkeit un beeinflußt. Es wird daher einfach, eine Vorrichtung zum Reduzieren der EIN-Spannung der Vorrichtung durch Ausbilden des P-Muldenbereichs 3 unter Verwendung des epitaxialen Aufwachsverfahrens auszubilden, da die Steuerbarkeit der Kanallänge und der Dotierstoffkonzentration des Kanalbereichs in der vorstehend beschriebenen Weise gesteigert werden.
  • Fig. 11 zeigt eine Querschnittsansicht zur Erläuterung eines N-Kanal-V-Graben-MOSFET oder -VMOSFET, der gemäß der vorliegenden Erfindung hergestellt ist. Der VMOSFET unterscheidet sich von dem in Fig. 4 gezeigten UMOSFET dadurch, daß eine Gate-Elektrode 5 in einem V-förmigen Graben anstatt einem U-förmigen Graben vergraben ist und ein Floating-Muldenbereich 10 um den unteren Rand des V-förmigen Grabens herum ausgebildet ist. Bei dem VMOSFET handelt es sich um eine Art MOSFET des Typs mit vertikaler Kanalstruktur, und sein Kanalbereich 7 ist schräg verlaufend entlang der Seitenflächen des V-förmigen Grabens ausgebildet. Auch bei diesem VMOSFET läßt sich dessen Durchbruchspannung durch Schaffung des Floating-Muldenbereichs 10 ähnlich wie bei dem vorstehend beschriebenen UMOSFET steigern.
  • Fig. 12 zeigt eine Querschnittsansicht zur Erläuterung des Herstellungsvorgangs des in Fig. 11 gezeigten VMOSFET, wobei der Schritt der Fig. 12A dem Schritt der Fig. 5D des vorstehend beschriebenen UMOSFET entspricht und der Schritt der Fig. 12B dem Schritt der Fig. 5E entspricht. In Fig. 12A wird jeder Floating-Muldenbereich 10 in einem relativ schmalen Bereich ausgebildet. In Fig. 12B wird jeder Graben durch einen isotropen Ätzvorgang V-förmig ausgebildet. Die übrigen Herstellungsschritte sind die gleichen wie die des in den Fig. 5A bis 5C und 5F bis 5H dargestellten UMOSFET.
  • Es ist zwar ein Herstellungsvorgang für einen N-Kanal-MOSFET mit vertikaler Kanalstruktur beschrieben worden, jedoch ist die vorliegende Erfindung selbstverständlich auch bei einem Herstellungsverfahren für einen P-Kanal-MOSFET mit vertikaler Kanalstruktur anwendbar. Außerdem besteht die Möglichkeit, daß die vertikale Kanalstruktur bei anderen Herstellungsverfahren für Transistoren verwendet wird, wie z.B. bei einem Bipolartransistor mit isoliertem Gate, bei dem es sich um einen Feldeffekttransistor mit MOS-Struktur handelt, um dadurch die Zellenintegration zu steigern, und in diesem Fall ist die Floating-Muldenstruktur gemäß dem Herstellungsverfahren der vorliegenden Erfindung anwendbar. Im Falle eines Bipolartransistors mit isoliertem Gate wird ein P-leitendes Halbleitersubstrat anstatt des N&spplus;-leitenden Halbleitersubstrats 1 in Fig. 4 verwendet.

Claims (2)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, das in Reihe die folgenden Schritte aufweist:
- Herstellen einer Halbleiterschicht (2) von einem ersten Leitfähigkeitstyp auf einem Substrat (1) von einem ersten oder zweiten Leitfähigkeitstyp, um dadurch eine erste und zweite Hauptfläche zu bilden;
- Ausbilden eines Floating-Bereichs (10) von einem zweiten Leitfähigkeitstyp in der Halbleiterschicht (2), wobei der Floating-Bereich (10) eine Oberfläche an der Oberseite, die mit der ersten Hauptfläche der Halbleiterschicht (2) zusammenfällt, sowie eine Dicke aufweist, die eine vorbestimmte Tiefe der Halbleiterschicht erreicht;
- Ausbilden eines ersten Halbleiterbereichs (14, 3) von einem zweiten Leitfähigkeitstyp auf der ersten Hauptfläche der Halbleiterschicht (2) einschließlich der Oberfläche an der Oberseite des Floating-Bereichs (10);
- Ausbilden eines zweiten Halbleiterbereichs (17, 6) von einem ersten Leitfähigkeitstyp in einem Bereich der Fläche des ersten Halbleiterbereichs (14, 3), der eine für die Bildung eines Grabens (19) vorgesehene Stelle enthält und breiter als diese ist;
- Ausbilden eines Grabens (19) in dem ersten Halbleiterbereich (14) und dem zweiten Halbleiterbereich (17), wobei der Graben (19) den Floating-Bereich (10) erreicht, so daß die Oberfläche an der Oberseite des Floating-Bereichs (10) entfernt und eine neue Oberfläche an der Oberseite des Floating-Bereichs (10) gebildet ist, die unter der ersten Hauptfläche der Halbleiterschicht (2) liegt;
- Ausbilden einer Isolierschicht (4) auf der Oberfläche des Grabens (19);
- wobei ein Bereich (7) des ersten Halbleiterbereichs (3), der sich zwischen dem zweiten Halbleiterbereich (6) und der an den Graben (19) angrenzenden Halbleiterschicht (2) befindet, als Kanalbereich gebildet wird;
- Ausbilden einer Gate-Elektrodenschicht (5) auf der Isolierschicht (4);
- Ausbilden einer ersten Elektrodenschicht (8) auf dem ersten und dem zweiten Halbleiterbereich (3, 6) sowie einer zweiten Elektrodenschicht (9) auf der zweiten Hauptfläche.
2. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens eines ersten Halbleiterbereichs (14, 3) den Schritt des epitaxialen Aufwachsens des ersten Halbleiterbereichs umfaßt.
DE3853778T 1988-06-08 1988-10-11 Verfahren zur Herstellung eines Halbleiterbauelements. Expired - Lifetime DE3853778T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63141008A JPH0783118B2 (ja) 1988-06-08 1988-06-08 半導体装置およびその製造方法

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