JP3307785B2 - 絶縁ゲート型半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は絶縁ゲート型半導体装
置に関するもので、特にトレンチＭＯＳゲートを有する
電力用半導体装置の耐圧の低下を防止するデバイス構造
に関するものである。
置に関するもので、特にトレンチＭＯＳゲートを有する
電力用半導体装置の耐圧の低下を防止するデバイス構造
に関するものである。
【０００２】
【従来の技術】図５０は従来の絶縁ゲート型半導体装置
の断面図で、ここでは一例としてトレンチゲート構造の
縦型ＭＯＳトランジスタ（以下ＵＭＯＳという）により
説明する。このＵＭＯＳは耐圧が２００Ｖ以下の低圧用
で、例えば自動車の電装系統に使用されるものである。
図５０において１はＮ+基板、２はＮ-層、３はＰベース
層、４はＮ+ソース領域、５はトレンチ、６はゲート絶
縁膜、７はゲート、８は層間絶縁膜、９はソース電極、
１０はドレイン電極、１１はチャネル領域である。また
Ｌはトレンチ間隔である。
の断面図で、ここでは一例としてトレンチゲート構造の
縦型ＭＯＳトランジスタ（以下ＵＭＯＳという）により
説明する。このＵＭＯＳは耐圧が２００Ｖ以下の低圧用
で、例えば自動車の電装系統に使用されるものである。
図５０において１はＮ+基板、２はＮ-層、３はＰベース
層、４はＮ+ソース領域、５はトレンチ、６はゲート絶
縁膜、７はゲート、８は層間絶縁膜、９はソース電極、
１０はドレイン電極、１１はチャネル領域である。また
Ｌはトレンチ間隔である。
【０００３】次に、ＵＭＯＳの動作を説明する。ソース
電極９とドレイン電極１０との間に所定のドレイン電圧
ＶDSを、ソース電極９とゲート７との間に所定のゲート
電圧ＶGSを印加するとＰベース層３のゲート絶縁膜６近
傍のチャネル領域１１がＮ型に反転し、電荷の通路であ
るチャネルが形成される。このチャネルによりソースと
ドレインとの間が導通することになる。そしてこの時の
ＵＭＯＳの抵抗をオン抵抗という。
電極９とドレイン電極１０との間に所定のドレイン電圧
ＶDSを、ソース電極９とゲート７との間に所定のゲート
電圧ＶGSを印加するとＰベース層３のゲート絶縁膜６近
傍のチャネル領域１１がＮ型に反転し、電荷の通路であ
るチャネルが形成される。このチャネルによりソースと
ドレインとの間が導通することになる。そしてこの時の
ＵＭＯＳの抵抗をオン抵抗という。
【０００４】またソースとドレインとの間が導通してい
る状態である、オン状態にあるときソース電極９とゲー
ト７との間に印加されていたゲート電圧ＶGSを０Ｖにす
るか、または負電圧つまり逆バイアスにすることにより
ゲートはオフされＮ型に反転していたチャネル領域１１
がＰ領域にもどり、ソースとドレインとの間が非導通す
なわちオフ状態となる。このようにゲート電圧ＶGSを制
御することにより、ソースとドレインとの間の電流の流
れを制御でき、ＵＭＯＳを電力用スイッチング素子とし
て使用することができる。
る状態である、オン状態にあるときソース電極９とゲー
ト７との間に印加されていたゲート電圧ＶGSを０Ｖにす
るか、または負電圧つまり逆バイアスにすることにより
ゲートはオフされＮ型に反転していたチャネル領域１１
がＰ領域にもどり、ソースとドレインとの間が非導通す
なわちオフ状態となる。このようにゲート電圧ＶGSを制
御することにより、ソースとドレインとの間の電流の流
れを制御でき、ＵＭＯＳを電力用スイッチング素子とし
て使用することができる。
【０００５】
【発明が解決しようとする課題】ゲートをオフした状態
でＵＭＯＳに印加できるドレイン電圧ＶDS、すなわちこ
の電圧が素子の耐圧であるが、素子の耐圧は一般的には
Ｎ-層２の不純物濃度、及び厚みで定まるが、ＵＭＯＳ
の場合はさらに素子の表面領域の構造にも依存する。特
にトレンチ構造のＵＭＯＳの場合、Ｐベース層３を貫通
してトレンチ５がＮ-層２へ突出しているので、素子の
耐圧はＮ-層２へ突出したトレンチ５の先端部分で決定
される。
でＵＭＯＳに印加できるドレイン電圧ＶDS、すなわちこ
の電圧が素子の耐圧であるが、素子の耐圧は一般的には
Ｎ-層２の不純物濃度、及び厚みで定まるが、ＵＭＯＳ
の場合はさらに素子の表面領域の構造にも依存する。特
にトレンチ構造のＵＭＯＳの場合、Ｐベース層３を貫通
してトレンチ５がＮ-層２へ突出しているので、素子の
耐圧はＮ-層２へ突出したトレンチ５の先端部分で決定
される。
【０００６】図５１はトレンチ構造のＵＭＯＳの電界の
シミュレーションのグラフである。このシミュレーショ
ンでは、Ｎ-層２の不純物濃度を１Ωｃｍ、Ｐベース層
３表面からＮ-層２の底面まで厚みを８．５μｍとし
た。図５１の左上隅の矩形部分がトレンチ構造の部分で
ある。
シミュレーションのグラフである。このシミュレーショ
ンでは、Ｎ-層２の不純物濃度を１Ωｃｍ、Ｐベース層
３表面からＮ-層２の底面まで厚みを８．５μｍとし
た。図５１の左上隅の矩形部分がトレンチ構造の部分で
ある。
【０００７】図５１から分かるように、ＵＭＯＳにドレ
イン電圧ＶDSを印加すると、空乏層はＰベース層３から
Ｎ-層２へ延びるがＮ-層２へ突出したトレンチ５の部分
で等電位線がループを描き不連続となり、このトレンチ
５の先端隅部で電界が強くなっている。そしてこの先端
隅部の電界強度で素子の耐圧が決定される。トレンチ５
の先端隅部で素子の耐圧が決定されるということは、ゲ
ート電圧ＶGSを逆バイアスにしたとき、更に厳しい状況
となる。
イン電圧ＶDSを印加すると、空乏層はＰベース層３から
Ｎ-層２へ延びるがＮ-層２へ突出したトレンチ５の部分
で等電位線がループを描き不連続となり、このトレンチ
５の先端隅部で電界が強くなっている。そしてこの先端
隅部の電界強度で素子の耐圧が決定される。トレンチ５
の先端隅部で素子の耐圧が決定されるということは、ゲ
ート電圧ＶGSを逆バイアスにしたとき、更に厳しい状況
となる。
【０００８】すなわち、Ｎ-層２へ突出したトレンチ５
の部分にはＵＭＯＳに印加するドレイン電圧ＶDSと逆バ
イアスにしたゲート電圧ＶGSとの和の電圧が印加される
ことになる。このことはゲート電圧ＶGSを逆バイアスし
たときの素子の耐圧はゲート電圧ＶGSを０Ｖとしたとき
の素子の耐圧よりもゲート電圧ＶGSの逆バイアス分だけ
低くなるということである。
の部分にはＵＭＯＳに印加するドレイン電圧ＶDSと逆バ
イアスにしたゲート電圧ＶGSとの和の電圧が印加される
ことになる。このことはゲート電圧ＶGSを逆バイアスし
たときの素子の耐圧はゲート電圧ＶGSを０Ｖとしたとき
の素子の耐圧よりもゲート電圧ＶGSの逆バイアス分だけ
低くなるということである。
【０００９】このようなトレンチ構造を有するＵＭＯＳ
の耐圧低下の対策として、例えばＵＳＰ５０７２２６６
に記載された素子構造が提案されている。図５２はＵＳ
Ｐ５０７２２６６に記載された素子の断面斜視図であ
る。図５２の素子構造ではＰベース層３の中央部がトレ
ンチ５よりも深くなっている。その他の構成は図５０の
従来のＵＭＯＳと同じ構成である。
の耐圧低下の対策として、例えばＵＳＰ５０７２２６６
に記載された素子構造が提案されている。図５２はＵＳ
Ｐ５０７２２６６に記載された素子の断面斜視図であ
る。図５２の素子構造ではＰベース層３の中央部がトレ
ンチ５よりも深くなっている。その他の構成は図５０の
従来のＵＭＯＳと同じ構成である。
【００１０】図５２の素子構造のＵＭＯＳにドレイン電
圧ＶDSを印加すると、図５０の従来のＵＭＯＳと同様に
空乏層はＰベース層３からＮ-層２へ延びるが、Ｐベー
ス層３の中央部がトレンチ５よりも深くなっているの
で、トレンチ５の先端隅部で等電位線のループが少なく
なり、トレンチ５間の等電位線からトレンチ５を包み込
む等電位線へ徐々に変化するため、トレンチ５の先端隅
部での空乏層の不連続が緩和され、トレンチ５の先端隅
部での素子の耐圧低下は緩和される。
圧ＶDSを印加すると、図５０の従来のＵＭＯＳと同様に
空乏層はＰベース層３からＮ-層２へ延びるが、Ｐベー
ス層３の中央部がトレンチ５よりも深くなっているの
で、トレンチ５の先端隅部で等電位線のループが少なく
なり、トレンチ５間の等電位線からトレンチ５を包み込
む等電位線へ徐々に変化するため、トレンチ５の先端隅
部での空乏層の不連続が緩和され、トレンチ５の先端隅
部での素子の耐圧低下は緩和される。
【００１１】さらにＰベース層３の中央部からＮ+基板
１までの距離はトレンチ５の先端からＮ+基板１までの
距離よりも短いから、降伏はＰベース層３の中央部で起
こり、耐圧はＰベース層３の中央部で決定される。従っ
てゲート電圧ＶGSを逆バイアスしたとしても、素子の耐
圧がゲート電圧ＶGSの逆バイアス分だけ低くなるという
ことはない。
１までの距離はトレンチ５の先端からＮ+基板１までの
距離よりも短いから、降伏はＰベース層３の中央部で起
こり、耐圧はＰベース層３の中央部で決定される。従っ
てゲート電圧ＶGSを逆バイアスしたとしても、素子の耐
圧がゲート電圧ＶGSの逆バイアス分だけ低くなるという
ことはない。
【００１２】しかしながら、図５２の素子構造のＵＭＯ
Ｓでは、Ｐベース層３の中央部がトレンチ５よりも深く
なっているので、必要な素子の耐圧を確保するために
は、Ｐベース層３の中央部からＮ+基板１までの距離を
長くすること、すなわちＮ-層２の厚みを厚くすること
が必要である。トレンチ構造を有するＵＭＯＳでは、オ
ン状態の電流経路がチャネル領域１１を経由してトレン
チ５の先端からドレイン電極へ向う経路となるので、Ｎ
-層２の厚みを厚くすることはオン抵抗を高くすること
になる。
Ｓでは、Ｐベース層３の中央部がトレンチ５よりも深く
なっているので、必要な素子の耐圧を確保するために
は、Ｐベース層３の中央部からＮ+基板１までの距離を
長くすること、すなわちＮ-層２の厚みを厚くすること
が必要である。トレンチ構造を有するＵＭＯＳでは、オ
ン状態の電流経路がチャネル領域１１を経由してトレン
チ５の先端からドレイン電極へ向う経路となるので、Ｎ
-層２の厚みを厚くすることはオン抵抗を高くすること
になる。
【００１３】さらに、図５２の素子構造のＵＭＯＳで
は、Ｐベース層３の中央部がトレンチ５よりも深くなっ
ているが、トレンチ５とＰベース層３との接触部ではト
レンチ５の方が深い構造となっている。このようなＰベ
ース層３を形成するに際して、通常はＰベース層３は拡
散工程により形成することになるので、隣接するトレン
チ５間の距離は少なくとも、不純物を注入する開口の長
さとＰベース層３の中央部深さの２倍との和の距離が必
要となる。これは不純物の拡散は深さ方向の距離と同じ
だけ横方向にも拡散されるからである。
は、Ｐベース層３の中央部がトレンチ５よりも深くなっ
ているが、トレンチ５とＰベース層３との接触部ではト
レンチ５の方が深い構造となっている。このようなＰベ
ース層３を形成するに際して、通常はＰベース層３は拡
散工程により形成することになるので、隣接するトレン
チ５間の距離は少なくとも、不純物を注入する開口の長
さとＰベース層３の中央部深さの２倍との和の距離が必
要となる。これは不純物の拡散は深さ方向の距離と同じ
だけ横方向にも拡散されるからである。
【００１４】ここで一般的な素子の寸法を、考慮してト
レンチ間隔を評価すると、Ｐベース層３の中央部の開口
の長さを２μｍ、トレンチの深さを２μｍ、Ｐベース層
３の中央部の深さを３μｍとすると、トレンチ間隔Ｌは
８μｍ程度とならざるを得ず、トレンチ間隔Ｌを広げる
とＵＭＯＳのオン抵抗を高くすることになる。テスト結
果によればセル間隔（素子の隣接するトレンチ中心間距
離）１μｍあたり０．１８Ωｃｍ2程度オン抵抗が高く
なる。
レンチ間隔を評価すると、Ｐベース層３の中央部の開口
の長さを２μｍ、トレンチの深さを２μｍ、Ｐベース層
３の中央部の深さを３μｍとすると、トレンチ間隔Ｌは
８μｍ程度とならざるを得ず、トレンチ間隔Ｌを広げる
とＵＭＯＳのオン抵抗を高くすることになる。テスト結
果によればセル間隔（素子の隣接するトレンチ中心間距
離）１μｍあたり０．１８Ωｃｍ2程度オン抵抗が高く
なる。
【００１５】この発明は上記の様な問題点を解決するた
めになされたもので、オン抵抗を低く保ちながら、耐圧
低下を防止できる絶縁ゲート型半導体装置を提供するこ
とを目的とするものである。
めになされたもので、オン抵抗を低く保ちながら、耐圧
低下を防止できる絶縁ゲート型半導体装置を提供するこ
とを目的とするものである。
【００１６】
【課題を解決するための手段】この第１の発明にかかる
絶縁ゲート型半導体装置は、第１と第２の主面を有する
第１導電型の半導体基板と、前記半導体基板の前記第１
の主面に配設され、表面及び少なくとも一つの溝を有
し、前記少なくとも一つの溝が該表面に開口を持つとと
もに前記半導体基板の前記第１の主面に達するように配
置されている第２導電型の第１の半導体層と、前記少な
くとも一つの溝の内壁に配設された絶縁膜と、前記絶縁
膜を介して前記第１の半導体層と対向するように前記少
なくとも一つの溝の内側に配設されるとともに制御電極
と電気的に接続される導電体と、前記導電体と前記絶縁
膜を介して対向するように前記第１の半導体層の前記表
面の一部に配設された第１導電型の第２の半導体層と、
前記第２の半導体層の表面の一部と前記導電体の表面と
を覆うように配設された絶縁層と、前記半導体基板の前
記第１の主面と前記第１の半導体層との間に、前記第１
の半導体層の裏面に沿って配設され、前記第１の半導体
層よりも不純物濃度が低い第２導電型の第３の半導体層
と、前記第１及び第２の半導体層の前記表面上に配設さ
れた第１の主電極と、前記半導体基板の前記第２の主面
上に配設された第２の主電極とを備え、前記少なくとも
一つの溝は第１及び第２の溝を含み、前記第３の半導体
層は前記第１及び第２の溝間に配置され、前記導電体は
前記第１，第２及び第３の半導体層から絶縁されたもの
である。この第２の発明にかかる絶縁ゲート型半導体装
置は、前記第３の半導体層が前記半導体基板の一部を介
して前記少なくとも一つの溝と対向したものである。
絶縁ゲート型半導体装置は、第１と第２の主面を有する
第１導電型の半導体基板と、前記半導体基板の前記第１
の主面に配設され、表面及び少なくとも一つの溝を有
し、前記少なくとも一つの溝が該表面に開口を持つとと
もに前記半導体基板の前記第１の主面に達するように配
置されている第２導電型の第１の半導体層と、前記少な
くとも一つの溝の内壁に配設された絶縁膜と、前記絶縁
膜を介して前記第１の半導体層と対向するように前記少
なくとも一つの溝の内側に配設されるとともに制御電極
と電気的に接続される導電体と、前記導電体と前記絶縁
膜を介して対向するように前記第１の半導体層の前記表
面の一部に配設された第１導電型の第２の半導体層と、
前記第２の半導体層の表面の一部と前記導電体の表面と
を覆うように配設された絶縁層と、前記半導体基板の前
記第１の主面と前記第１の半導体層との間に、前記第１
の半導体層の裏面に沿って配設され、前記第１の半導体
層よりも不純物濃度が低い第２導電型の第３の半導体層
と、前記第１及び第２の半導体層の前記表面上に配設さ
れた第１の主電極と、前記半導体基板の前記第２の主面
上に配設された第２の主電極とを備え、前記少なくとも
一つの溝は第１及び第２の溝を含み、前記第３の半導体
層は前記第１及び第２の溝間に配置され、前記導電体は
前記第１，第２及び第３の半導体層から絶縁されたもの
である。この第２の発明にかかる絶縁ゲート型半導体装
置は、前記第３の半導体層が前記半導体基板の一部を介
して前記少なくとも一つの溝と対向したものである。
【００１７】この第３の発明にかかる絶縁ゲート型半導
体装置は、前記少なくとも一つの溝は、少なくとも前記
第１及び第２の溝を有する複数の溝を含み、前記第２の
半導体層は、前記複数の溝の前記開口の両側に隣接して
延在する複数の第２の半導体層を含み、隣り合う前記溝
の間に延在する前記第２の半導体層は、前記第１の半導
体層を介して配設されたものである。この第４の発明に
かかる絶縁ゲート型半導体装置において、前記少なくと
も一つの溝は、少なくとも第１及び第２の溝を有する複
数の溝を含み、前記第２の半導体層は複数の前記溝の開
口と交差するとともに並列して延在する複数の第２の半
導体層を含むものである。
体装置は、前記少なくとも一つの溝は、少なくとも前記
第１及び第２の溝を有する複数の溝を含み、前記第２の
半導体層は、前記複数の溝の前記開口の両側に隣接して
延在する複数の第２の半導体層を含み、隣り合う前記溝
の間に延在する前記第２の半導体層は、前記第１の半導
体層を介して配設されたものである。この第４の発明に
かかる絶縁ゲート型半導体装置において、前記少なくと
も一つの溝は、少なくとも第１及び第２の溝を有する複
数の溝を含み、前記第２の半導体層は複数の前記溝の開
口と交差するとともに並列して延在する複数の第２の半
導体層を含むものである。
【００１８】この第５の発明にかかる絶縁ゲート型半導
体装置は、第１と第２の主面を有する第１導電型の半導
体基板と、前記半導体基板の前記第１の主面に配設さ
れ、表面並びに少なくとも一つの第１の溝及び少なくと
も一つの第２の溝を有し、前記少なくとも一つの第１の
溝及び少なくとも一つの第２の溝が前記表面で開口を持
ち互いに平行するとともにその深さが前記第１の半導体
層の前記表面から前記半導体基板に達するように配設さ
れている第２導電型の第１の半導体層と、前記少なくと
も一つの第１の溝及び前記少なくとも一つの第２の溝の
それぞれの内壁に配設された第１及び第２の絶縁膜と、
前記第１の絶縁膜を介して前記第１の半導体層と対向す
るように前記少なくとも一つの第１の溝の内側に配設さ
れた第１の導電体と、前記第２の絶縁膜を介して前記第
１の半導体層と対向するように前記少なくとも一つの第
２の溝の内側に配設された第２の導電体と、前記第１の
導電体と前記第１の絶縁膜を介して対向するように前記
第１の半導体層の表面の一部に配設された第１導電型の
第２の半導体層と、前記第１の導電体の表面と前記第２
の半導体層の表面の一部とを覆うように配設された絶縁
層と、前記第２の導電体と短絡されるとともに前記第１
及び第２の半導体層の表面上に配設された第１の主電極
と、前記半導体基板の前記第２の主面上に配設された第
２の主電極と、を備えたものである。この第６の発明に
かかる絶縁ゲート型半導体装置は、前記少なくとも一つ
の第１の溝の底部の前記第１の導電体及び／または前記
少なくとも一つの第２の溝の底部の前記第２の導電体に
前記第１及び第２の絶縁膜を介して対向する前記半導体
基板の一部に、前記第１の半導体層よりも不純物濃度が
低い複数の２導電型の第３の半導体層が配設されたもの
である。
体装置は、第１と第２の主面を有する第１導電型の半導
体基板と、前記半導体基板の前記第１の主面に配設さ
れ、表面並びに少なくとも一つの第１の溝及び少なくと
も一つの第２の溝を有し、前記少なくとも一つの第１の
溝及び少なくとも一つの第２の溝が前記表面で開口を持
ち互いに平行するとともにその深さが前記第１の半導体
層の前記表面から前記半導体基板に達するように配設さ
れている第２導電型の第１の半導体層と、前記少なくと
も一つの第１の溝及び前記少なくとも一つの第２の溝の
それぞれの内壁に配設された第１及び第２の絶縁膜と、
前記第１の絶縁膜を介して前記第１の半導体層と対向す
るように前記少なくとも一つの第１の溝の内側に配設さ
れた第１の導電体と、前記第２の絶縁膜を介して前記第
１の半導体層と対向するように前記少なくとも一つの第
２の溝の内側に配設された第２の導電体と、前記第１の
導電体と前記第１の絶縁膜を介して対向するように前記
第１の半導体層の表面の一部に配設された第１導電型の
第２の半導体層と、前記第１の導電体の表面と前記第２
の半導体層の表面の一部とを覆うように配設された絶縁
層と、前記第２の導電体と短絡されるとともに前記第１
及び第２の半導体層の表面上に配設された第１の主電極
と、前記半導体基板の前記第２の主面上に配設された第
２の主電極と、を備えたものである。この第６の発明に
かかる絶縁ゲート型半導体装置は、前記少なくとも一つ
の第１の溝の底部の前記第１の導電体及び／または前記
少なくとも一つの第２の溝の底部の前記第２の導電体に
前記第１及び第２の絶縁膜を介して対向する前記半導体
基板の一部に、前記第１の半導体層よりも不純物濃度が
低い複数の２導電型の第３の半導体層が配設されたもの
である。
【００１９】この第７の発明にかかる絶縁ゲート型半導
体装置は、前記複数の第３の半導体層が前記少なくとも
一つの第２の溝の前記導電体のみに対向して配設された
ものである。
体装置は、前記複数の第３の半導体層が前記少なくとも
一つの第２の溝の前記導電体のみに対向して配設された
ものである。
【００２０】この第８の発明にかかる絶縁ゲート型半導
体装置において、前記少なくとも一つの第１の溝は複数
の第３の溝を含み、前記少なくとも一つの第２の溝は複
数の第４の溝を含み、前記第２の半導体層は複数の第２
の半導体層を含み、前記第３の溝と前記第４の溝とが交
互に配設されるとともに前記第２の半導体層が前記第３
の溝の両側に隣接して延在するものである。この第９の
発明にかかる絶縁ゲート型半導体装置において、前記少
なくとも一つの第１の溝は複数の第３の溝を含み、前記
少なくとも一つの第２の溝は複数の第４の溝を含み、前
記第２の半導体層は複数の第２の半導体層を含み、前記
第３の溝と前記第４の溝とが交互に配設されるとともに
前記第２の半導体層が前記第３及び第４の溝に交差し帯
状に配設されたものである。
体装置において、前記少なくとも一つの第１の溝は複数
の第３の溝を含み、前記少なくとも一つの第２の溝は複
数の第４の溝を含み、前記第２の半導体層は複数の第２
の半導体層を含み、前記第３の溝と前記第４の溝とが交
互に配設されるとともに前記第２の半導体層が前記第３
の溝の両側に隣接して延在するものである。この第９の
発明にかかる絶縁ゲート型半導体装置において、前記少
なくとも一つの第１の溝は複数の第３の溝を含み、前記
少なくとも一つの第２の溝は複数の第４の溝を含み、前
記第２の半導体層は複数の第２の半導体層を含み、前記
第３の溝と前記第４の溝とが交互に配設されるとともに
前記第２の半導体層が前記第３及び第４の溝に交差し帯
状に配設されたものである。
【００２１】この第１０の発明にかかる絶縁ゲート型半
導体装置において、前記第３の半導体層は前記第１の半
導体層の裏面に接触するものである。
導体装置において、前記第３の半導体層は前記第１の半
導体層の裏面に接触するものである。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
実施例１ 図１はこの発明の一実施例である絶縁ゲート型半導体装
置の平面図である。以下絶縁ゲート型半導体装置の一例
として、ＵＭＯＳを用いて説明する。図２は図１に示し
たＵＭＯＳの一部セルの部分平面図、図３は図２に示し
た一部セルのＡ−Ａ断面での部分断面図である。図２は
図３のソース電極４９および層間絶縁膜４８を取り除い
た状態で描かれている。図１において、３０はＵＭＯ
Ｓ、３１は第１の主電極としてのソース電極、３２はゲ
ート配線、３３は制御電極としてのゲートパッド、３４
は一部セルである。
置の平面図である。以下絶縁ゲート型半導体装置の一例
として、ＵＭＯＳを用いて説明する。図２は図１に示し
たＵＭＯＳの一部セルの部分平面図、図３は図２に示し
た一部セルのＡ−Ａ断面での部分断面図である。図２は
図３のソース電極４９および層間絶縁膜４８を取り除い
た状態で描かれている。図１において、３０はＵＭＯ
Ｓ、３１は第１の主電極としてのソース電極、３２はゲ
ート配線、３３は制御電極としてのゲートパッド、３４
は一部セルである。
【００５１】図２及び図３において、４１はＮ+基板、
４２はＮ-層で、Ｎ+基板４１とＮ-層とで半導体基板と
している。４３は第１の半導体層としてのＰベース層、
４４は第２の半導体層としてのＮ+ソース領域、４５は
溝としてのトレンチ、４６は絶縁膜、４７は導電体とし
てのポリシリコン、４８は絶縁層としての層間絶縁膜、
４９は第１の主電極としてのソース電極で図１で示した
ソース電極３１の一部である。５０は第２の主電極とし
てのドレイン電極、５１は第３の半導体層としてのＰ-
層、５２はチャネル領域である。
４２はＮ-層で、Ｎ+基板４１とＮ-層とで半導体基板と
している。４３は第１の半導体層としてのＰベース層、
４４は第２の半導体層としてのＮ+ソース領域、４５は
溝としてのトレンチ、４６は絶縁膜、４７は導電体とし
てのポリシリコン、４８は絶縁層としての層間絶縁膜、
４９は第１の主電極としてのソース電極で図１で示した
ソース電極３１の一部である。５０は第２の主電極とし
てのドレイン電極、５１は第３の半導体層としてのＰ-
層、５２はチャネル領域である。
【００５２】絶縁膜４６は通常は熱酸化膜でＳiＯ2、ポ
リシリコン４７はＰ型不純物がドープされ、ゲートとな
る。層間絶縁膜４８はボロンとリンを含有したシリケー
トガラス（以下ＢＰＳＧという）、ソース電極４９はＳ
i含有のＡｌ（以下Ａｌ−Ｓｉという）、ドレイン電極
５０はＴiＮiＡuでそれぞれ形成されている。ゲート配
線３２はセルのゲートと接続されていて、ゲートからゲ
ートパッドまでの経路のポリシリコン部分を少なくし
て、ゲートからゲートパッドまでの電気抵抗を下げると
ともに、素子の制御動作を素子全面で均一にする機能を
有している。
リシリコン４７はＰ型不純物がドープされ、ゲートとな
る。層間絶縁膜４８はボロンとリンを含有したシリケー
トガラス（以下ＢＰＳＧという）、ソース電極４９はＳ
i含有のＡｌ（以下Ａｌ−Ｓｉという）、ドレイン電極
５０はＴiＮiＡuでそれぞれ形成されている。ゲート配
線３２はセルのゲートと接続されていて、ゲートからゲ
ートパッドまでの経路のポリシリコン部分を少なくし
て、ゲートからゲートパッドまでの電気抵抗を下げると
ともに、素子の制御動作を素子全面で均一にする機能を
有している。
【００５３】この実施例のＵＭＯＳでは、Ｎ+基板４１
の表面にＮ-層４２が配設され、このＮ-層４２の上にＰ
-層５１が配設され、その上にＰベース層４３が配設さ
れている。Ｐベース層４３の表面にＮ+ソース領域４４
が間隔をおいて帯状に配設され、このＮ+ソース領域４
４の帯状形状の長手方向に沿って、Ｎ+ソース領域４４
の表面からＮ-層４２に貫通する溝４５が配設されてい
る。溝４５の内壁には、絶縁膜４６が配設され、溝４５
内部には、Ｎ+ソース領域４４の表面の開口部までポリ
シリコン４７が埋設されている。隣り合う溝４５相互
は、溝４５に隣接しているＮ+ソース領域４４とこのＮ+
ソース領域４４の間に配設されたＰベース層４３の露出
面とを介して配設されている。
の表面にＮ-層４２が配設され、このＮ-層４２の上にＰ
-層５１が配設され、その上にＰベース層４３が配設さ
れている。Ｐベース層４３の表面にＮ+ソース領域４４
が間隔をおいて帯状に配設され、このＮ+ソース領域４
４の帯状形状の長手方向に沿って、Ｎ+ソース領域４４
の表面からＮ-層４２に貫通する溝４５が配設されてい
る。溝４５の内壁には、絶縁膜４６が配設され、溝４５
内部には、Ｎ+ソース領域４４の表面の開口部までポリ
シリコン４７が埋設されている。隣り合う溝４５相互
は、溝４５に隣接しているＮ+ソース領域４４とこのＮ+
ソース領域４４の間に配設されたＰベース層４３の露出
面とを介して配設されている。
【００５４】ポリシリコン４７の表面は層間絶縁膜４８
で覆われており、この層間絶縁膜４８、Ｎ+ソース領域
４４及びＰベース層４３が配置された素子の表面上に、
Ｎ+ソース領域４４とＰベース層４３とが短絡するよう
にソース電極４９とポリシリコン４７と接続されたゲー
ト配線３２およびゲートパッド３３とが配設されてい
る。またＮ+基板４１のもう一方の表面上にドレイン電
極が配設されている。
で覆われており、この層間絶縁膜４８、Ｎ+ソース領域
４４及びＰベース層４３が配置された素子の表面上に、
Ｎ+ソース領域４４とＰベース層４３とが短絡するよう
にソース電極４９とポリシリコン４７と接続されたゲー
ト配線３２およびゲートパッド３３とが配設されてい
る。またＮ+基板４１のもう一方の表面上にドレイン電
極が配設されている。
【００５５】たとえば耐圧が６０Ｖ級の素子での各部分
の寸法を示すと、トレンチ間隔が約３μｍでセルピッチ
では約５μｍとなる。Ｐベース層４３表面からＮ-層４
２の底面までの深さは約８．５μｍ、トレンチ４５の深
さは２〜３μｍである。トレンチの先端はＰベース層４
３からＮ-層４２に０．５μｍ程度堀込まれている。Ｎ+
基板４１は３４０μｍ程度で、Ｎ型不純物としては通常
Ａsが使用される。
の寸法を示すと、トレンチ間隔が約３μｍでセルピッチ
では約５μｍとなる。Ｐベース層４３表面からＮ-層４
２の底面までの深さは約８．５μｍ、トレンチ４５の深
さは２〜３μｍである。トレンチの先端はＰベース層４
３からＮ-層４２に０．５μｍ程度堀込まれている。Ｎ+
基板４１は３４０μｍ程度で、Ｎ型不純物としては通常
Ａsが使用される。
【００５６】次に動作について説明する。ソース電極４
９とドレイン電極５０との間に所定のドレイン電圧ＶDS
を、またソース電極４９とゲート４７との間に所定のゲ
ート電圧ＶGSを印加すると、絶縁膜４６はゲート絶縁膜
として機能し、この絶縁膜４６の近傍で、Ｐベース層４
３とＰ-層５２のチャネル領域５２がＮ型に反転し、電
荷の通路であるチャネルが形成される。このチャネルに
よりソースとドレインとの間が導通することになる。こ
のオン状態にあるときソース電極４９とゲート４７との
間に印加されていたゲート電圧ＶGSを０Ｖにするか、ま
たは逆バイアスにすることによりゲートはオフされ、Ｎ
型に反転していたチャネル領域５２がＰ領域にもどり、
ソースとドレインとの間が非導通すなわちオフ状態とな
る。
９とドレイン電極５０との間に所定のドレイン電圧ＶDS
を、またソース電極４９とゲート４７との間に所定のゲ
ート電圧ＶGSを印加すると、絶縁膜４６はゲート絶縁膜
として機能し、この絶縁膜４６の近傍で、Ｐベース層４
３とＰ-層５２のチャネル領域５２がＮ型に反転し、電
荷の通路であるチャネルが形成される。このチャネルに
よりソースとドレインとの間が導通することになる。こ
のオン状態にあるときソース電極４９とゲート４７との
間に印加されていたゲート電圧ＶGSを０Ｖにするか、ま
たは逆バイアスにすることによりゲートはオフされ、Ｎ
型に反転していたチャネル領域５２がＰ領域にもどり、
ソースとドレインとの間が非導通すなわちオフ状態とな
る。
【００５７】このオフ状態においてドレイン電圧が印加
された場合、Ｐ-層５１がなければ空乏層はＰベース層
４３にはほとんど延びないが、Ｐベース層４３とＮ-層
４２との間にＰ-層５１が配設されているので、空乏層
はＰ-層５１にも延びる。このため、Ｐ-層５１へ延びた
空乏層がトレンチ４５の先端隅部の電位分布を引っ張
り、トレンチ４５の先端隅部の電界集中が緩和されるた
めに素子の耐圧が高くなる。
された場合、Ｐ-層５１がなければ空乏層はＰベース層
４３にはほとんど延びないが、Ｐベース層４３とＮ-層
４２との間にＰ-層５１が配設されているので、空乏層
はＰ-層５１にも延びる。このため、Ｐ-層５１へ延びた
空乏層がトレンチ４５の先端隅部の電位分布を引っ張
り、トレンチ４５の先端隅部の電界集中が緩和されるた
めに素子の耐圧が高くなる。
【００５８】図４はこの発明の実施例１のＵＭＯＳのド
レイン電圧印加時の電界をシミュレーションにより検討
した結果を示すグラフである。このシミュレーションで
は、Ｎ-層２の不純物濃度を１Ωｃｍ、Ｐベース層表面
からＮ-層４２の底面まで厚みを８．５μｍとした。図
４の左上隅の矩形部分がトレンチ構造の部分である。
レイン電圧印加時の電界をシミュレーションにより検討
した結果を示すグラフである。このシミュレーションで
は、Ｎ-層２の不純物濃度を１Ωｃｍ、Ｐベース層表面
からＮ-層４２の底面まで厚みを８．５μｍとした。図
４の左上隅の矩形部分がトレンチ構造の部分である。
【００５９】図４と従来例の電界を示すグラフである図
５１とを比較すると、図４に示したこの実施例の場合
は、空乏層がＰ-層５１へも延びており、電界が横方向
に延ばされていて、トレンチ４５の先端隅部の電界集中
が緩和されていることがわかる。シミュレーションでは
Ｐ-層５１が無い場合の素子の耐圧は８２Ｖであるのに
対し、Ｐ-層５１を設けた場合には素子の耐圧は９８Ｖ
に上昇した。また、この構成ではトレンチ４５相互の間
隔を広げる必要はなく、製造プロセスの許す限りトレン
チ４５相互の間隔を狭くすることができるので、オン電
圧を低く抑えることができる。
５１とを比較すると、図４に示したこの実施例の場合
は、空乏層がＰ-層５１へも延びており、電界が横方向
に延ばされていて、トレンチ４５の先端隅部の電界集中
が緩和されていることがわかる。シミュレーションでは
Ｐ-層５１が無い場合の素子の耐圧は８２Ｖであるのに
対し、Ｐ-層５１を設けた場合には素子の耐圧は９８Ｖ
に上昇した。また、この構成ではトレンチ４５相互の間
隔を広げる必要はなく、製造プロセスの許す限りトレン
チ４５相互の間隔を狭くすることができるので、オン電
圧を低く抑えることができる。
【００６０】又、この実施例においては、Ｎ+ソース領
域４４がゲート絶縁膜４６を介してトレンチ４７に隣接
し、トレンチ４７の長手方向に沿って延びるように設け
られているので、ゲート幅が大きくなり、素子の電流密
度を大きくすることができる。
域４４がゲート絶縁膜４６を介してトレンチ４７に隣接
し、トレンチ４７の長手方向に沿って延びるように設け
られているので、ゲート幅が大きくなり、素子の電流密
度を大きくすることができる。
【００６１】次にこの実施例のＵＭＯＳの製造方法の一
例を説明する。図５〜図１４は各工程での素子を示す部
分断面図である。まず、Ｎ+基板６０上にＮ-層６１が形
成される（図５参照）。次にＮ-層６１にＰ型の不純物
が注入され拡散することによりＰ-層６２が形成される
（図６参照）。
例を説明する。図５〜図１４は各工程での素子を示す部
分断面図である。まず、Ｎ+基板６０上にＮ-層６１が形
成される（図５参照）。次にＮ-層６１にＰ型の不純物
が注入され拡散することによりＰ-層６２が形成される
（図６参照）。
【００６２】このＰ-層６２の表面にＰ型の不純物が注
入され、Ｎ-層６１と接して所定の厚みのＰ-層６２を残
すように、Ｐ型の不純物が拡散されＰベース層６３が形
成される（図７参照）。このＰベース層６３の表面にレ
ジストを積層し、写真製版工程により、第１の開口とし
ての帯状開口を複数並列して設けたレジストパターン６
４が形成され、このレジストパターン６４をマスクとし
てＰベース層６３の表面にＮ型不純物を高濃度に注入し
拡散されてＮ+ソース領域６５が形成される（図８参
照）。
入され、Ｎ-層６１と接して所定の厚みのＰ-層６２を残
すように、Ｐ型の不純物が拡散されＰベース層６３が形
成される（図７参照）。このＰベース層６３の表面にレ
ジストを積層し、写真製版工程により、第１の開口とし
ての帯状開口を複数並列して設けたレジストパターン６
４が形成され、このレジストパターン６４をマスクとし
てＰベース層６３の表面にＮ型不純物を高濃度に注入し
拡散されてＮ+ソース領域６５が形成される（図８参
照）。
【００６３】この後Ｐベース層６３及びＮ+ソース領域
６５の表面上に遮蔽膜としての酸化膜６６を形成し、こ
の酸化膜６６でＮ+ソース領域６５それぞれの表面に第
２の開口としてのＮ+ソース領域６５より狭い幅で帯状
の開口を設けたシリコンエッチング用マスクが形成さ
れ、このシリコンエッチング用マスクをマスクとしてＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
よりエッチングを行い、Ｎ+ソース領域６５表面からＮ-
層６１まで貫通するトレンチ６７を形成する（図９参
照）。
６５の表面上に遮蔽膜としての酸化膜６６を形成し、こ
の酸化膜６６でＮ+ソース領域６５それぞれの表面に第
２の開口としてのＮ+ソース領域６５より狭い幅で帯状
の開口を設けたシリコンエッチング用マスクが形成さ
れ、このシリコンエッチング用マスクをマスクとしてＲ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
よりエッチングを行い、Ｎ+ソース領域６５表面からＮ-
層６１まで貫通するトレンチ６７を形成する（図９参
照）。
【００６４】次いでトレンチ６７の表面に熱酸化膜を形
成し、Ｐベース層６３、Ｎ+ソース領域６５及びトレン
チ６７の表面に形成されている酸化膜の上に、Ｐ型不純
物がドープされたポリシリコン６９が積層されトレンチ
６７を埋設する（図１０参照）。次に積層されたポリシ
リコン６９を、トレンチ６７に埋設されたポリシリコン
６９を残すようにトレンチ６７の開口部までエッチバッ
クする（図１１参照）。
成し、Ｐベース層６３、Ｎ+ソース領域６５及びトレン
チ６７の表面に形成されている酸化膜の上に、Ｐ型不純
物がドープされたポリシリコン６９が積層されトレンチ
６７を埋設する（図１０参照）。次に積層されたポリシ
リコン６９を、トレンチ６７に埋設されたポリシリコン
６９を残すようにトレンチ６７の開口部までエッチバッ
クする（図１１参照）。
【００６５】この後Ｐベース層６３とＮ+ソース領域６
５との表面上の酸化膜６８表面及びトレンチ６７に埋設
されたポリシリコン６９の表面上にＢＰＳＧ７０を積層
する（図１２参照）。次いでこのＢＰＳＧ７０の表面上
にレジスト７１を積層し、写真製版工程により、隣接す
るトレンチ６７相互間のＰベース層６３表面とＮ+ソー
ス領域６５の一部を囲みトレンチ６７に並列する帯状の
開口を設けたレジストパターンが形成され、このレジス
トパターンをマスクとしてＢＰＳＧ７０及び酸化膜６８
のエッチングを行い、トレンチ６７に埋設されたポリシ
リコン６９の表面上に層間絶縁膜７０を形成する（図１
３参照）。
５との表面上の酸化膜６８表面及びトレンチ６７に埋設
されたポリシリコン６９の表面上にＢＰＳＧ７０を積層
する（図１２参照）。次いでこのＢＰＳＧ７０の表面上
にレジスト７１を積層し、写真製版工程により、隣接す
るトレンチ６７相互間のＰベース層６３表面とＮ+ソー
ス領域６５の一部を囲みトレンチ６７に並列する帯状の
開口を設けたレジストパターンが形成され、このレジス
トパターンをマスクとしてＢＰＳＧ７０及び酸化膜６８
のエッチングを行い、トレンチ６７に埋設されたポリシ
リコン６９の表面上に層間絶縁膜７０を形成する（図１
３参照）。
【００６６】その後エッチングで露出したＰベース層６
３とＮ+ソース領域６５とが短絡するように、Ｐベース
層６３、Ｎ+ソース領域６５及び層間絶縁膜７０が配設
された素子表面上にＡｌ−Ｓiが積層され、ソース電極
とトレンチ６７のポリシリコン６９に接続されたゲート
配線とゲートパッドとが同時に形成される（図１４参
照）。
３とＮ+ソース領域６５とが短絡するように、Ｐベース
層６３、Ｎ+ソース領域６５及び層間絶縁膜７０が配設
された素子表面上にＡｌ−Ｓiが積層され、ソース電極
とトレンチ６７のポリシリコン６９に接続されたゲート
配線とゲートパッドとが同時に形成される（図１４参
照）。
【００６７】更にＮ+基板６０の表面上にドレイン電極
が形成される。 実施例２ 図１５はこの発明の第２の実施例の一例であるＵＭＯＳ
の部分断面図である。図１５において、Ｐ-層５１はト
レンチ４５の絶縁膜４６とＮ-層４２を介して対向して
いる。他の構成は実施例１のＵＭＯＳと同じ構成であ
る。
が形成される。 実施例２ 図１５はこの発明の第２の実施例の一例であるＵＭＯＳ
の部分断面図である。図１５において、Ｐ-層５１はト
レンチ４５の絶縁膜４６とＮ-層４２を介して対向して
いる。他の構成は実施例１のＵＭＯＳと同じ構成であ
る。
【００６８】実施例１の動作の説明で述べたように、ソ
ース電極４９とドレイン電極５０との間に所定のドレイ
ン電圧ＶDSを、またソース電極４９とゲート４７との間
に所定のゲート電圧ＶGSを印加すると、絶縁膜４６近傍
のＰ型半導体層がＮ型半導体領域に反転し電荷の通路で
あるチャネルが形成され、このチャネルによりソースと
ドレインとの間が導通することになる。実施例１ではＰ
ベース層４３とＰ-層５２とがチャネル領域５２として
Ｎ型に反転し電荷の通路であるチャネルを形成するが、
実施例２のＵＭＯＳでは、チャネル領域５２としてＮ型
に反転するのはＰベース層４３のみであるので、Ｐベー
ス層４３より不純物濃度が低いＰ-層５２が無くチャネ
ル領域が短くなる。したがって実施例１のＵＭＯＳのチ
ャネル領域５２から不純物濃度の低いＰ-層５２のチャ
ネルが除かれる分だけオン抵抗を小さくすることができ
る。
ース電極４９とドレイン電極５０との間に所定のドレイ
ン電圧ＶDSを、またソース電極４９とゲート４７との間
に所定のゲート電圧ＶGSを印加すると、絶縁膜４６近傍
のＰ型半導体層がＮ型半導体領域に反転し電荷の通路で
あるチャネルが形成され、このチャネルによりソースと
ドレインとの間が導通することになる。実施例１ではＰ
ベース層４３とＰ-層５２とがチャネル領域５２として
Ｎ型に反転し電荷の通路であるチャネルを形成するが、
実施例２のＵＭＯＳでは、チャネル領域５２としてＮ型
に反転するのはＰベース層４３のみであるので、Ｐベー
ス層４３より不純物濃度が低いＰ-層５２が無くチャネ
ル領域が短くなる。したがって実施例１のＵＭＯＳのチ
ャネル領域５２から不純物濃度の低いＰ-層５２のチャ
ネルが除かれる分だけオン抵抗を小さくすることができ
る。
【００６９】図１６は実施例２のＵＭＯＳの製造方法の
工程における素子の部分断面図である。実施例２のＵＭ
ＯＳの製造方法は、実施例１のＵＭＯＳの製造方法に一
部の工程を付け加えたものである。すなわち、図９で示
したトレンチ６７の形成まで同じで、この後トレンチ形
成マスクを除去した後、酸化工程を施すとトレンチ６７
の側壁に露出しているＰ-層６２の表面からＰ型不純物
が酸化膜の中に引き出される。この酸化工程の後にエッ
チングをおこなうことによりＰ型不純物が含まれた酸化
膜を除去する。この酸化工程とエッチング工程を繰り返
すことにより、トレンチ６７に隣接するＰ-層６２のＰ
型不純物が除かれ、Ｐ型不純物が注入される前のＮ-層
６１となる（図１６参照）。
工程における素子の部分断面図である。実施例２のＵＭ
ＯＳの製造方法は、実施例１のＵＭＯＳの製造方法に一
部の工程を付け加えたものである。すなわち、図９で示
したトレンチ６７の形成まで同じで、この後トレンチ形
成マスクを除去した後、酸化工程を施すとトレンチ６７
の側壁に露出しているＰ-層６２の表面からＰ型不純物
が酸化膜の中に引き出される。この酸化工程の後にエッ
チングをおこなうことによりＰ型不純物が含まれた酸化
膜を除去する。この酸化工程とエッチング工程を繰り返
すことにより、トレンチ６７に隣接するＰ-層６２のＰ
型不純物が除かれ、Ｐ型不純物が注入される前のＮ-層
６１となる（図１６参照）。
【００７０】これ以降の工程は、実施例１のＵＭＯＳの
製造方法に示したように、トレンチ６７の表面に熱酸化
膜を形成し、Ｐベース層６３、Ｎ+ソース領域６５及び
トレンチ６７のそれぞれの表面に形成されている酸化膜
６８上に、Ｐ型不純物がドープされたポリシリコン６９
が積層されトレンチ６７を埋設する（図１０参照）工程
を行ない、以下は実施例１のＵＭＯＳの製造方法と同じ
である。
製造方法に示したように、トレンチ６７の表面に熱酸化
膜を形成し、Ｐベース層６３、Ｎ+ソース領域６５及び
トレンチ６７のそれぞれの表面に形成されている酸化膜
６８上に、Ｐ型不純物がドープされたポリシリコン６９
が積層されトレンチ６７を埋設する（図１０参照）工程
を行ない、以下は実施例１のＵＭＯＳの製造方法と同じ
である。
【００７１】実施例３ 図１７はこの発明のさらに他の実施例をしめすＵＭＯＳ
の部分平面図であり、図１８は図１７のＡ−Ａ断面の部
分断面図、図１９は図１７のＢ−Ｂ断面の部分断面図で
ある。図１７は図１８及び図１９のソース電極４９およ
び層間絶縁膜４８を取り除いた状態で描かれている。
の部分平面図であり、図１８は図１７のＡ−Ａ断面の部
分断面図、図１９は図１７のＢ−Ｂ断面の部分断面図で
ある。図１７は図１８及び図１９のソース電極４９およ
び層間絶縁膜４８を取り除いた状態で描かれている。
【００７２】実施例１及び実施例２のＵＭＯＳにおいて
は、Ｎ+ソース領域４４がトレンチ４７に隣接して、そ
の長手方向に沿って延びるように設けられていたが、こ
の実施例では、Ｎ+ソース領域４４をトレンチ４７と直
交させて、Ｐベース層４３の露出面と交互になるように
設けている。
は、Ｎ+ソース領域４４がトレンチ４７に隣接して、そ
の長手方向に沿って延びるように設けられていたが、こ
の実施例では、Ｎ+ソース領域４４をトレンチ４７と直
交させて、Ｐベース層４３の露出面と交互になるように
設けている。
【００７３】図１８および図１９において、Ｐ-層５１
はＰベース層４３とＮ-層４２との間に設けられてい
る。Ｎ+ソース領域４４はＰベース層４３の表面領域に
設けられていて、Ｎ+ソース領域４４の下のＰベース層
４３を介して表面に露出したＰベース層４３は連続して
いる。このような構成を採ることにより、実施例１のＵ
ＭＯＳと同様に耐圧を高くすることができるとともに複
数のセルを構成する場合、密度高くトレンチ４５を配置
することができる。
はＰベース層４３とＮ-層４２との間に設けられてい
る。Ｎ+ソース領域４４はＰベース層４３の表面領域に
設けられていて、Ｎ+ソース領域４４の下のＰベース層
４３を介して表面に露出したＰベース層４３は連続して
いる。このような構成を採ることにより、実施例１のＵ
ＭＯＳと同様に耐圧を高くすることができるとともに複
数のセルを構成する場合、密度高くトレンチ４５を配置
することができる。
【００７４】すなわち、Ｎ+ソース領域４４がトレンチ
４５と並列して配置されている場合、トレンチ４５のポ
リシリコン４７は層間絶縁膜４８で覆われていて、この
層間絶縁膜４８上に形成されるソース電極４９とＮ+ソ
ース領域４４及びＰベース層４３とのコンタクトをとる
ことが必要であるから、隣接するトレンチ４５の間にＮ
+ソース領域４４同士がＰベース層４３を挟んで配置さ
れねばならない。
４５と並列して配置されている場合、トレンチ４５のポ
リシリコン４７は層間絶縁膜４８で覆われていて、この
層間絶縁膜４８上に形成されるソース電極４９とＮ+ソ
ース領域４４及びＰベース層４３とのコンタクトをとる
ことが必要であるから、隣接するトレンチ４５の間にＮ
+ソース領域４４同士がＰベース層４３を挟んで配置さ
れねばならない。
【００７５】通常、Ｎ+ソース領域４４は拡散で形成す
るため拡散深さ分に相当する横幅が必要である。また、
Ｎ+ソース領域４４の露出面にトレンチ４５のポリシリ
コン４７を覆う層間絶縁膜４８を形成する際に、後工程
でＮ+ソース領域４４とＰベース層４３とを短絡させる
ためのコンタクトをとることが必要となるために、マス
ク合わせの余裕分として、例えば溝の片側で０．５〜１
μｍ程度を見込む必要がある。これらのことからＮ+ソ
ース領域４４の幅を狭くし難く、Ｎ+ソース領域４４の
幅が広くなり、トレンチ間隔Ｌを小さくすることに製造
プロセスの上から制限がある。
るため拡散深さ分に相当する横幅が必要である。また、
Ｎ+ソース領域４４の露出面にトレンチ４５のポリシリ
コン４７を覆う層間絶縁膜４８を形成する際に、後工程
でＮ+ソース領域４４とＰベース層４３とを短絡させる
ためのコンタクトをとることが必要となるために、マス
ク合わせの余裕分として、例えば溝の片側で０．５〜１
μｍ程度を見込む必要がある。これらのことからＮ+ソ
ース領域４４の幅を狭くし難く、Ｎ+ソース領域４４の
幅が広くなり、トレンチ間隔Ｌを小さくすることに製造
プロセスの上から制限がある。
【００７６】しかしながら、Ｎ+ソース領域４４をトレ
ンチ４７と直交させて、Ｐベース層４３と交互に設けた
場合には、隣り合うトレンチ４７相互間にはＮ+ソース
領域４４の間にＰベース層４３を露出させて設ける必要
がなく、トレンチ間隔Ｌを十分小さくすることができ
る。このためセルを密度高く配置することができ、素子
の小型化をはかることができる。
ンチ４７と直交させて、Ｐベース層４３と交互に設けた
場合には、隣り合うトレンチ４７相互間にはＮ+ソース
領域４４の間にＰベース層４３を露出させて設ける必要
がなく、トレンチ間隔Ｌを十分小さくすることができ
る。このためセルを密度高く配置することができ、素子
の小型化をはかることができる。
【００７７】製造工程は、実施例１のＵＭＯＳと同様で
ある。 実施例４ 図２０はこの発明のさらに他の実施例をしめすＵＭＯＳ
の部分断面図である。図２１はこの実施例のＮ+ソース
領域４４を含む断面での部分断面図である。この部分の
平面図は実施例３における図１７と同様である。図２０
は図１７のＡ−Ａ断面に相当する部分の部分断面図、図
２１は図１７のＢ−Ｂ断面図に相当する部分の部分断面
図である。
ある。 実施例４ 図２０はこの発明のさらに他の実施例をしめすＵＭＯＳ
の部分断面図である。図２１はこの実施例のＮ+ソース
領域４４を含む断面での部分断面図である。この部分の
平面図は実施例３における図１７と同様である。図２０
は図１７のＡ−Ａ断面に相当する部分の部分断面図、図
２１は図１７のＢ−Ｂ断面図に相当する部分の部分断面
図である。
【００７８】この実施例のＵＭＯＳはＮ+ソース領域４
４をトレンチ４７と直交させて、Ｐベース層４３の露出
面と交互になるように設け、さらにＰ-層５１はトレン
チ４５の絶縁膜４６とＮ-層４２を介して対向してい
る。他の構成は実施例３のＵＭＯＳと同じ構成である。
この構成にすることにより、耐圧を高くするとともにオ
ン電圧は低く抑えてセルを密度高く配置することがで
き、素子の小型化をはかることができる。製造工程は、
実施例２のＵＭＯＳと同様である。
４をトレンチ４７と直交させて、Ｐベース層４３の露出
面と交互になるように設け、さらにＰ-層５１はトレン
チ４５の絶縁膜４６とＮ-層４２を介して対向してい
る。他の構成は実施例３のＵＭＯＳと同じ構成である。
この構成にすることにより、耐圧を高くするとともにオ
ン電圧は低く抑えてセルを密度高く配置することがで
き、素子の小型化をはかることができる。製造工程は、
実施例２のＵＭＯＳと同様である。
【００７９】実施例５ 図２２はこの発明のさらに他の一実施例であるＵＭＯＳ
の一部セルの部分平面図で、素子全体の平面図は図１と
同様であり、この部分平面図は図１の例えば３４に相当
する部分の平面図である。図２３は図２２に示した一部
セルのＡ−Ａ断面での部分断面図である。図２２は図２
３のソース電極４９および層間絶縁膜４８を取り除いた
状態で描かれている。
の一部セルの部分平面図で、素子全体の平面図は図１と
同様であり、この部分平面図は図１の例えば３４に相当
する部分の平面図である。図２３は図２２に示した一部
セルのＡ−Ａ断面での部分断面図である。図２２は図２
３のソース電極４９および層間絶縁膜４８を取り除いた
状態で描かれている。
【００８０】図２３において、Ｎ+基板４１の表面にＮ-
層４２が配設され、このＮ-層４２の上にＰベース層４
３が配設されている。Ｐベース層４３の表面にＮ+ソー
ス領域４４が間隔をおいて帯状に並列して配設され、こ
のＮ+ソース領域４４の帯状形状の長手方向に沿ってＮ+
ソース領域４４の表面からＮ-層４２に貫通する第１の
溝としてのトレンチ４５と、隣接するＮ+ソース領域４
４相互間のＰベース層４３の表面からＮ-層４２に貫通
する第２の溝としてのトレンチ５５とが配設されてい
る。溝４５および溝５５の内壁には絶縁膜４６が配設さ
れているが、溝４５の絶縁膜４６がゲート絶縁膜として
働く。溝４５および溝５５の内部には、それぞれの表面
の開口部までポリシリコン４７が埋設されている。
層４２が配設され、このＮ-層４２の上にＰベース層４
３が配設されている。Ｐベース層４３の表面にＮ+ソー
ス領域４４が間隔をおいて帯状に並列して配設され、こ
のＮ+ソース領域４４の帯状形状の長手方向に沿ってＮ+
ソース領域４４の表面からＮ-層４２に貫通する第１の
溝としてのトレンチ４５と、隣接するＮ+ソース領域４
４相互間のＰベース層４３の表面からＮ-層４２に貫通
する第２の溝としてのトレンチ５５とが配設されてい
る。溝４５および溝５５の内壁には絶縁膜４６が配設さ
れているが、溝４５の絶縁膜４６がゲート絶縁膜として
働く。溝４５および溝５５の内部には、それぞれの表面
の開口部までポリシリコン４７が埋設されている。
【００８１】溝４５のポリシリコン４７の表面は層間絶
縁膜４８で覆われており、この層間絶縁膜４８、溝５５
のポリシリコン４７の表面、Ｎ+ソース領域４４及びＰ
ベース層４３が配置された素子表面上にソース電極４９
が配設されていて、溝５５のポリシリコン４７とＰベー
ス層４３とＮ+ソース領域４４とはソース電極４９によ
り電気的に接続されている。またＮ+基板４１のもう一
方の表面上にドレイン電極が配設されている。溝５５に
形成されたトレンチ構造を以下において仮にダミートレ
ンチと名付ける。
縁膜４８で覆われており、この層間絶縁膜４８、溝５５
のポリシリコン４７の表面、Ｎ+ソース領域４４及びＰ
ベース層４３が配置された素子表面上にソース電極４９
が配設されていて、溝５５のポリシリコン４７とＰベー
ス層４３とＮ+ソース領域４４とはソース電極４９によ
り電気的に接続されている。またＮ+基板４１のもう一
方の表面上にドレイン電極が配設されている。溝５５に
形成されたトレンチ構造を以下において仮にダミートレ
ンチと名付ける。
【００８２】たとえば耐圧が６０Ｖ級の素子での各部分
の寸法を示すと、溝４５と溝５５とのトレンチ間隔が
１．５μｍ、トレンチの幅を１μｍとすると、ダミート
レンチ１個を通常のトレンチの間に設けた場合の、通常
のトレンチ間のピッチをセルピッチと規定すると、セル
ピッチは５μｍ程度となる。その他の構成は実施例１の
ＵＭＯＳと同様である。また各部分は実施例１と同様の
材料で構成されている。
の寸法を示すと、溝４５と溝５５とのトレンチ間隔が
１．５μｍ、トレンチの幅を１μｍとすると、ダミート
レンチ１個を通常のトレンチの間に設けた場合の、通常
のトレンチ間のピッチをセルピッチと規定すると、セル
ピッチは５μｍ程度となる。その他の構成は実施例１の
ＵＭＯＳと同様である。また各部分は実施例１と同様の
材料で構成されている。
【００８３】次に動作について説明する。図２４はシミ
ュレーションにより求めたＵＭＯＳのセルピッチと耐圧
との関係を示すグラフである。このシミュレーションに
用いたセルのモデルは、図５０に示したセル構造を用い
てセルピッチを変化させたときの耐圧の変化を求めてい
る。トレンチの溝幅は一定であるので、セルピッチの変
化はトレンチ間隔の変化と等価である。
ュレーションにより求めたＵＭＯＳのセルピッチと耐圧
との関係を示すグラフである。このシミュレーションに
用いたセルのモデルは、図５０に示したセル構造を用い
てセルピッチを変化させたときの耐圧の変化を求めてい
る。トレンチの溝幅は一定であるので、セルピッチの変
化はトレンチ間隔の変化と等価である。
【００８４】図２４において、ドレイン電圧を印加した
状態での素子の耐圧は、セルピッチが５μｍ以下になる
と、ゲート電圧ＶGSが０Ｖの場合の耐圧はトレンチ間隔
が狭くなってもあまり変動は無く若干低下するのに対し
てゲート電圧ＶGSが逆バイアスの場合の耐圧はセルピッ
チが狭くなるほど上昇し、バイアスが０Ｖの場合の耐圧
に接近してくるので、逆バイアスの場合の耐圧はセルピ
ッチが狭くなるほど上昇することになる。
状態での素子の耐圧は、セルピッチが５μｍ以下になる
と、ゲート電圧ＶGSが０Ｖの場合の耐圧はトレンチ間隔
が狭くなってもあまり変動は無く若干低下するのに対し
てゲート電圧ＶGSが逆バイアスの場合の耐圧はセルピッ
チが狭くなるほど上昇し、バイアスが０Ｖの場合の耐圧
に接近してくるので、逆バイアスの場合の耐圧はセルピ
ッチが狭くなるほど上昇することになる。
【００８５】従って従来の素子においても、トレンチ間
隔を十分短くすれば素子の耐圧が上昇する。これはトレ
ンチ間隔が広い場合、Ｎ-層２へ突出したトレンチ５の
先端隅部には、ドレイン電圧ＶDSと逆バイアスにしたゲ
ート電圧ＶGSとの和の電圧による電界が形成される。し
かしセルピッチが５μｍ以下になると隣接するトレンチ
５の先端隅部でも同様の電圧による電界が形成され、互
いに隣り合うトレンチが互いに干渉してそれぞれの先端
隅部の電位分布を相互に引き合い、このためにトレンチ
４５の先端隅部の電界集中が緩和されるために素子の耐
圧が高くなると考えられる。
隔を十分短くすれば素子の耐圧が上昇する。これはトレ
ンチ間隔が広い場合、Ｎ-層２へ突出したトレンチ５の
先端隅部には、ドレイン電圧ＶDSと逆バイアスにしたゲ
ート電圧ＶGSとの和の電圧による電界が形成される。し
かしセルピッチが５μｍ以下になると隣接するトレンチ
５の先端隅部でも同様の電圧による電界が形成され、互
いに隣り合うトレンチが互いに干渉してそれぞれの先端
隅部の電位分布を相互に引き合い、このためにトレンチ
４５の先端隅部の電界集中が緩和されるために素子の耐
圧が高くなると考えられる。
【００８６】しかしながら、従来構造ではトレンチ５毎
にＮ+ソース領域を設けるとＮ+ソース領域は拡散で形成
するため拡散深さ分に相当する横幅が必要であること、
Ｎ+ソース領域の露出面にトレンチのポリシリコンを覆
う層間絶縁膜を形成する際に、後工程でＮ+ソース領域
とＰベース層とを短絡させることが必要となるために、
マスク合わせの余裕分を見込む必要があるのでＮ+ソー
ス領域の幅を狭くすることは製造プロセスの上から難し
い。
にＮ+ソース領域を設けるとＮ+ソース領域は拡散で形成
するため拡散深さ分に相当する横幅が必要であること、
Ｎ+ソース領域の露出面にトレンチのポリシリコンを覆
う層間絶縁膜を形成する際に、後工程でＮ+ソース領域
とＰベース層とを短絡させることが必要となるために、
マスク合わせの余裕分を見込む必要があるのでＮ+ソー
ス領域の幅を狭くすることは製造プロセスの上から難し
い。
【００８７】この実施例ではＮ+ソース領域４４を有し
ないダミートレンチを通常のトレンチ４５の間に設ける
ことにより、マスク合わせの余裕分を少なくしてダミー
トレンチと通常のトレンチ４５相互間の距離を短くし
て、耐圧を高めるものである。ダミートレンチを設けた
素子においては、通常のトレンチとダミートレンチとの
ピッチが５μｍ以下になるとトレンチ４５の先端隅部の
電界は印加電圧相当に強くなるが、隣接するトレンチ５
５（ダミートレンチ）の先端隅部でもソース電圧相当の
電界が形成されるので、通常のトレンチとダミートレン
チの両者の電位分布が互いに干渉して、トレンチ４５と
トレンチ５５それぞれの先端隅部の電位分布が相互に引
き合いトレンチ４５の先端隅部の電界集中が緩和され
る。このために素子の耐圧が高くなる。
ないダミートレンチを通常のトレンチ４５の間に設ける
ことにより、マスク合わせの余裕分を少なくしてダミー
トレンチと通常のトレンチ４５相互間の距離を短くし
て、耐圧を高めるものである。ダミートレンチを設けた
素子においては、通常のトレンチとダミートレンチとの
ピッチが５μｍ以下になるとトレンチ４５の先端隅部の
電界は印加電圧相当に強くなるが、隣接するトレンチ５
５（ダミートレンチ）の先端隅部でもソース電圧相当の
電界が形成されるので、通常のトレンチとダミートレン
チの両者の電位分布が互いに干渉して、トレンチ４５と
トレンチ５５それぞれの先端隅部の電位分布が相互に引
き合いトレンチ４５の先端隅部の電界集中が緩和され
る。このために素子の耐圧が高くなる。
【００８８】次にこの実施例に係るＵＭＯＳの製造方法
の一例を説明する。図２５〜図３３が各工程での素子を
示す断面図である。Ｎ+基板６０上にＮ-層６１が形成さ
れる（図２５参照）。次にＮ-層６１にＰ型の不純物が
注入され拡散することによりＰベース層６３が形成され
る（図２６参照）。
の一例を説明する。図２５〜図３３が各工程での素子を
示す断面図である。Ｎ+基板６０上にＮ-層６１が形成さ
れる（図２５参照）。次にＮ-層６１にＰ型の不純物が
注入され拡散することによりＰベース層６３が形成され
る（図２６参照）。
【００８９】このＰベース層６３の表面にレジストを積
層し、写真製版工程により、第１の開口としての帯状開
口を複数設けたレジストパターン６４が形成され、この
レジストパターン６４をマスクとしてＰベース層６３の
表面にＮ型不純物を高濃度に注入し拡散されてＮ+ソー
ス領域６５が形成される（図２７参照）。
層し、写真製版工程により、第１の開口としての帯状開
口を複数設けたレジストパターン６４が形成され、この
レジストパターン６４をマスクとしてＰベース層６３の
表面にＮ型不純物を高濃度に注入し拡散されてＮ+ソー
ス領域６５が形成される（図２７参照）。
【００９０】この後Ｐベース層６３及びＮ+ソース領域
６５の表面上に酸化膜６４を形成し、この酸化膜６４で
Ｐベース層６３の表面に第２の開口としての帯状の開口
を、Ｎ+ソース領域６５の表面にＮ+ソース領域６５より
狭い幅で第３の開口としての帯状の開口を設けたシリコ
ンエッチング用マスクが形成され、このシリコンエッチ
ング用マスクをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチングを行い、
Ｐベース層６３の表面およびＮ+ソース領域６５表面か
らＮ-層６１まで貫通するトレンチ６７を形成する（図
２８参照）。
６５の表面上に酸化膜６４を形成し、この酸化膜６４で
Ｐベース層６３の表面に第２の開口としての帯状の開口
を、Ｎ+ソース領域６５の表面にＮ+ソース領域６５より
狭い幅で第３の開口としての帯状の開口を設けたシリコ
ンエッチング用マスクが形成され、このシリコンエッチ
ング用マスクをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）によりエッチングを行い、
Ｐベース層６３の表面およびＮ+ソース領域６５表面か
らＮ-層６１まで貫通するトレンチ６７を形成する（図
２８参照）。
【００９１】次いでトレンチ６７の表面に熱酸化膜を形
成し、Ｐベース層６３、Ｎ+ソース領域６５及びトレン
チ６７の表面に形成された酸化膜６８上に、Ｐ型不純物
がドープされたポリシリコン６９が積層されトレンチ６
７を埋設する（図２９参照）。次に積層されたポリシリ
コン６９を、トレンチ６７に埋設されたポリシリコン６
９を残すようにトレンチ６７の開口部までエッチバック
する（図３０参照）。この後Ｐベース層６３、Ｎ+ソー
ス領域６５及びトレンチ６７に埋設されたポリシリコン
６９の表面上にＢＰＳＧ７０を積層する（図３１参
照）。
成し、Ｐベース層６３、Ｎ+ソース領域６５及びトレン
チ６７の表面に形成された酸化膜６８上に、Ｐ型不純物
がドープされたポリシリコン６９が積層されトレンチ６
７を埋設する（図２９参照）。次に積層されたポリシリ
コン６９を、トレンチ６７に埋設されたポリシリコン６
９を残すようにトレンチ６７の開口部までエッチバック
する（図３０参照）。この後Ｐベース層６３、Ｎ+ソー
ス領域６５及びトレンチ６７に埋設されたポリシリコン
６９の表面上にＢＰＳＧ７０を積層する（図３１参
照）。
【００９２】次いでこのＢＰＳＧ７０の表面上にレジス
ト７１を積層し、写真製版工程により、Ｐベース層６３
表面とＰベース層６３表面に設けられたトレンチ６７の
開口部とＮ+ソース領域６５の一部とを囲みＮ+ソース領
域６５の一部とこのＮ+ソース領域６５に設けられたト
レンチ６７の開口部とを除く開口を設けたレジストパタ
ーンが形成され、このレジストパターンをマスクとして
ＢＰＳＧ７０及び酸化膜６８のエッチングを行い、トレ
ンチ６７に埋設されたポリシリコン６９の表面上に層間
絶縁膜７０を形成する（図３２参照）。
ト７１を積層し、写真製版工程により、Ｐベース層６３
表面とＰベース層６３表面に設けられたトレンチ６７の
開口部とＮ+ソース領域６５の一部とを囲みＮ+ソース領
域６５の一部とこのＮ+ソース領域６５に設けられたト
レンチ６７の開口部とを除く開口を設けたレジストパタ
ーンが形成され、このレジストパターンをマスクとして
ＢＰＳＧ７０及び酸化膜６８のエッチングを行い、トレ
ンチ６７に埋設されたポリシリコン６９の表面上に層間
絶縁膜７０を形成する（図３２参照）。
【００９３】その後Ｐベース層６３とＮ+ソース領域６
５とが短絡するように、エッチングで露出したＰベース
層６３とＮ+ソース領域６５との表面上並びに層間絶縁
膜７０上にＡｌ−Ｓiが積層され、ソース電極とトレン
チ６７に埋設されたポリシリコン６９に接続されたゲー
ト配線とゲートパッドとが同時に形成される（図３３参
照）。更にＮ+基板６０の表面上にドレイン電極が形成
される。
５とが短絡するように、エッチングで露出したＰベース
層６３とＮ+ソース領域６５との表面上並びに層間絶縁
膜７０上にＡｌ−Ｓiが積層され、ソース電極とトレン
チ６７に埋設されたポリシリコン６９に接続されたゲー
ト配線とゲートパッドとが同時に形成される（図３３参
照）。更にＮ+基板６０の表面上にドレイン電極が形成
される。
【００９４】実施例６ 図３４はこの発明のさらに他の実施例を示す部分断面図
である。この実施例のＵＭＯＳは、実施例５のＵＭＯＳ
のトレンチ４５及びトレンチ５５それぞれの底部に対向
するＮ-層４２に第３の半導体層としてのＰ-領域５４が
形成されている。その他の構成は実施例５と同様であ
る。このようにＰ-領域５４を配設するすることによ
り、トレンチ４５及びトレンチ５５の先端の電位分布が
Ｐ-領域５４に沿うようにのびるので、隣接するトレン
チ間相互で電界が干渉し易くなり、それぞれのトレンチ
の先端隅部の電界が緩和されるため素子の耐圧がさらに
高くなる。
である。この実施例のＵＭＯＳは、実施例５のＵＭＯＳ
のトレンチ４５及びトレンチ５５それぞれの底部に対向
するＮ-層４２に第３の半導体層としてのＰ-領域５４が
形成されている。その他の構成は実施例５と同様であ
る。このようにＰ-領域５４を配設するすることによ
り、トレンチ４５及びトレンチ５５の先端の電位分布が
Ｐ-領域５４に沿うようにのびるので、隣接するトレン
チ間相互で電界が干渉し易くなり、それぞれのトレンチ
の先端隅部の電界が緩和されるため素子の耐圧がさらに
高くなる。
【００９５】この実施例のＵＭＯＳの製造方法を説明す
る。図３５は製造工程での素子を示す部分断面図であ
る。この実施例のＵＭＯＳの製造方法は実施例５のＵＭ
ＯＳの製造方法とほぼ同じであり、実施例５のＵＭＯＳ
の製造方法においてトレンチ６７を形成する（図２８参
照）まで同じで、この後、シリコンエッチング用マスク
６６をマスクとしてＰ型不純物を低濃度に注入し拡散す
ることにより、トレンチ６７の底部のＮ-層６１にＰ-領
域８１を形成する（図３５参照）。
る。図３５は製造工程での素子を示す部分断面図であ
る。この実施例のＵＭＯＳの製造方法は実施例５のＵＭ
ＯＳの製造方法とほぼ同じであり、実施例５のＵＭＯＳ
の製造方法においてトレンチ６７を形成する（図２８参
照）まで同じで、この後、シリコンエッチング用マスク
６６をマスクとしてＰ型不純物を低濃度に注入し拡散す
ることにより、トレンチ６７の底部のＮ-層６１にＰ-領
域８１を形成する（図３５参照）。
【００９６】次いでトレンチ６７の表面に熱酸化膜を形
成し、Ｐベース層６３、Ｎ+ソース領域６５及びトレン
チ６７の表面上に形成された酸化膜６８の上に、Ｐ型不
純物がドープされたポリシリコン６９が積層されトレン
チ６７を埋設する（図２９参照）。これ以降の工程は、
実施例５のＵＭＯＳの製造方法と同じである。 実施例７
成し、Ｐベース層６３、Ｎ+ソース領域６５及びトレン
チ６７の表面上に形成された酸化膜６８の上に、Ｐ型不
純物がドープされたポリシリコン６９が積層されトレン
チ６７を埋設する（図２９参照）。これ以降の工程は、
実施例５のＵＭＯＳの製造方法と同じである。 実施例７
【００９７】図３６はこの発明のさらに他の実施例を示
す部分断面図である。この実施例のＵＭＯＳは、実施例
５のＵＭＯＳのトレンチ５５の底部に対向するＮ-層４
２にＰ-領域５４が形成されている。その他の構成は実
施例５と同様である。
す部分断面図である。この実施例のＵＭＯＳは、実施例
５のＵＭＯＳのトレンチ５５の底部に対向するＮ-層４
２にＰ-領域５４が形成されている。その他の構成は実
施例５と同様である。
【００９８】このようにＰ-領域５４を配設するするこ
とにより、トレンチ５５の先端の電位分布がＰ-領域５
４に沿うようにのびるので、隣接するトレンチとの間で
電界が干渉し易くなり、トレンチの先端隅部の電界が緩
和されるため耐圧が高くなる。
とにより、トレンチ５５の先端の電位分布がＰ-領域５
４に沿うようにのびるので、隣接するトレンチとの間で
電界が干渉し易くなり、トレンチの先端隅部の電界が緩
和されるため耐圧が高くなる。
【００９９】さらに、ソース電極４９からドレイン電極
５０への電流経路はトレンチ４５の近傍のチャネル領域
５２を経由する経路であるから、この経路上にはＰ-領
域５４を設けていないからオン電圧は低く抑えられる。
次にこの実施例に係るＵＭＯＳの製造方法を説明する。
図３７〜図４８が各工程での素子を示す断面図である。
Ｎ+基板６０上にＮ-層６１が形成される（図３７参
照）。
５０への電流経路はトレンチ４５の近傍のチャネル領域
５２を経由する経路であるから、この経路上にはＰ-領
域５４を設けていないからオン電圧は低く抑えられる。
次にこの実施例に係るＵＭＯＳの製造方法を説明する。
図３７〜図４８が各工程での素子を示す断面図である。
Ｎ+基板６０上にＮ-層６１が形成される（図３７参
照）。
【０１００】次にＮ-層６１にＰ型の不純物が注入され
拡散することによりＰベース層６３が形成される（図３
８参照）。このＰベース層６３の表面にレジスト６４を
積層し、写真製版工程により、第１の開口としての帯状
開口を複数設けたレジストパターンが形成され、このレ
ジストパターンをマスクとしてＰベース層６３の表面に
Ｎ型不純物を高濃度に注入し拡散されてＮ+ソース領域
６５が形成される（図３９参照）。
拡散することによりＰベース層６３が形成される（図３
８参照）。このＰベース層６３の表面にレジスト６４を
積層し、写真製版工程により、第１の開口としての帯状
開口を複数設けたレジストパターンが形成され、このレ
ジストパターンをマスクとしてＰベース層６３の表面に
Ｎ型不純物を高濃度に注入し拡散されてＮ+ソース領域
６５が形成される（図３９参照）。
【０１０１】この後Ｐベース層６３及びＮ+ソース領域
６５の表面上に遮蔽膜としての酸化膜６６を形成し、こ
の酸化膜でＰベース層６３の表面に第２の開口としての
帯状の開口を設けたシリコンエッチング用マスクが形成
され、このシリコンエッチング用マスクをマスクとして
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
によりエッチングを行い、Ｐベース層６３表面からＮ-
層６１まで貫通するトレンチ６７を形成し、シリコンエ
ッチング用マスクをマスクとしてＰ型不純物を低濃度に
注入し拡散することにより、トレンチ６７の底部のＮ-
層６１にＰ-領域８１を形成する（図４０参照）。
６５の表面上に遮蔽膜としての酸化膜６６を形成し、こ
の酸化膜でＰベース層６３の表面に第２の開口としての
帯状の開口を設けたシリコンエッチング用マスクが形成
され、このシリコンエッチング用マスクをマスクとして
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
によりエッチングを行い、Ｐベース層６３表面からＮ-
層６１まで貫通するトレンチ６７を形成し、シリコンエ
ッチング用マスクをマスクとしてＰ型不純物を低濃度に
注入し拡散することにより、トレンチ６７の底部のＮ-
層６１にＰ-領域８１を形成する（図４０参照）。
【０１０２】次いでトレンチ６７の表面に熱酸化膜を形
成し、素子表面上にＰ型不純物がドープされたポリシリ
コン６９を積層しトレンチ６７を埋設する（図４１参
照）。次に積層されたポリシリコン６９を、トレンチ６
７に埋設されたポリシリコン６９を残すようにトレンチ
６７の開口部までエッチバックする（図４２参照）。
成し、素子表面上にＰ型不純物がドープされたポリシリ
コン６９を積層しトレンチ６７を埋設する（図４１参
照）。次に積層されたポリシリコン６９を、トレンチ６
７に埋設されたポリシリコン６９を残すようにトレンチ
６７の開口部までエッチバックする（図４２参照）。
【０１０３】次いでトレンチ６７の開口部までエッチバ
ックしたポリシリコン６９の表面に酸化膜を形成し、素
子表面を覆った酸化膜でＮ+ソース領域６５それぞれの
表面に、Ｐベース層６３の表面に形成されたトレンチ６
７に沿って第３の開口としての帯状の開口を形成したシ
リコンエッチング用マスク８４が形成され、このシリコ
ンエッチング用マスク８４をマスクとしてＲＩＥ（Ｒｅ
ａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）によりエッチン
グを行い、Ｎ+ソース領域６５表面からＮ-層６１まで貫
通するトレンチ８２を形成する（図４３参照）。次いで
トレンチ８２の表面に熱酸化膜を形成し、素子表面上に
Ｐ型不純物がドープされたポリシリコン８３を積層しト
レンチ８２を埋設する（図４４参照）。
ックしたポリシリコン６９の表面に酸化膜を形成し、素
子表面を覆った酸化膜でＮ+ソース領域６５それぞれの
表面に、Ｐベース層６３の表面に形成されたトレンチ６
７に沿って第３の開口としての帯状の開口を形成したシ
リコンエッチング用マスク８４が形成され、このシリコ
ンエッチング用マスク８４をマスクとしてＲＩＥ（Ｒｅ
ａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｎｇ）によりエッチン
グを行い、Ｎ+ソース領域６５表面からＮ-層６１まで貫
通するトレンチ８２を形成する（図４３参照）。次いで
トレンチ８２の表面に熱酸化膜を形成し、素子表面上に
Ｐ型不純物がドープされたポリシリコン８３を積層しト
レンチ８２を埋設する（図４４参照）。
【０１０４】次に積層されたポリシリコン８３を、トレ
ンチ８２に埋設されたポリシリコン８３を残すようにト
レンチ８２の開口部までエッチバックする（図４５参
照）。図４０〜図４２の工程と図４３〜図４５の工程と
は入れ換えても構わない。次いで素子表面上にＢＰＳＧ
７０を積層する（図４６参照）。次いでこのＢＰＳＧ７
０の表面上にレジストを積層し、写真製版工程により、
Ｐベース層６３表面とＰベース層６３表面に開口部が設
けられたトレンチ６９の開口部とＮ+ソース領域６５の
一部とを囲みＮ+ソース領域６５の一部とこのＮ+ソース
領域６５に開口部が設けられたトレンチ８２の開口部と
を除く開口を設けたレジストパターン７１が形成され、
このレジストパターンをマスクとしてＢＰＳＧ７０及び
酸化膜６８のエッチングを行い、トレンチ８２に埋設さ
れたポリシリコン８３の表面上に層間絶縁膜を形成する
（図４７参照）。
ンチ８２に埋設されたポリシリコン８３を残すようにト
レンチ８２の開口部までエッチバックする（図４５参
照）。図４０〜図４２の工程と図４３〜図４５の工程と
は入れ換えても構わない。次いで素子表面上にＢＰＳＧ
７０を積層する（図４６参照）。次いでこのＢＰＳＧ７
０の表面上にレジストを積層し、写真製版工程により、
Ｐベース層６３表面とＰベース層６３表面に開口部が設
けられたトレンチ６９の開口部とＮ+ソース領域６５の
一部とを囲みＮ+ソース領域６５の一部とこのＮ+ソース
領域６５に開口部が設けられたトレンチ８２の開口部と
を除く開口を設けたレジストパターン７１が形成され、
このレジストパターンをマスクとしてＢＰＳＧ７０及び
酸化膜６８のエッチングを行い、トレンチ８２に埋設さ
れたポリシリコン８３の表面上に層間絶縁膜を形成する
（図４７参照）。
【０１０５】その後Ｐベース層６３とＮ+ソース領域６
５とが短絡するように、エッチングで露出したＰベース
層６３とＮ+ソース領域６５との表面上並びに層間絶縁
膜上にＡｌ−Ｓiが積層され、ソース電極とトレンチ６
７に埋設されたポリシリコン６９に接続されたゲート配
線とゲートパッドとが同時に形成される（図４８参
照）。更にＮ+基板６０の表面上にドレイン電極が形成
される。
５とが短絡するように、エッチングで露出したＰベース
層６３とＮ+ソース領域６５との表面上並びに層間絶縁
膜上にＡｌ−Ｓiが積層され、ソース電極とトレンチ６
７に埋設されたポリシリコン６９に接続されたゲート配
線とゲートパッドとが同時に形成される（図４８参
照）。更にＮ+基板６０の表面上にドレイン電極が形成
される。
【０１０６】実施例８ 図４９はこの発明のさらに他の実施例を示す部分平面図
である。この実施例のＵＭＯＳは、Ｐベース層４３の表
面に帯状のＮ+ソース領域４４を列状に複数配置し、こ
の帯状のＮ+ソース領域４４と交差するようにトレンチ
４７を直交させて配置したものである。Ｎ+ソース領域
４４の下層はＰベース層４３となっていて、表面に露出
したＰベース層４３と繋がってる。Ｎ+ソース領域４４
の配置の他は実施例５〜実施例７と同じ構成である。
である。この実施例のＵＭＯＳは、Ｐベース層４３の表
面に帯状のＮ+ソース領域４４を列状に複数配置し、こ
の帯状のＮ+ソース領域４４と交差するようにトレンチ
４７を直交させて配置したものである。Ｎ+ソース領域
４４の下層はＰベース層４３となっていて、表面に露出
したＰベース層４３と繋がってる。Ｎ+ソース領域４４
の配置の他は実施例５〜実施例７と同じ構成である。
【０１０７】このような構成にすることにより、Ｐベー
ス層４３及びＮ+ソース領域４４とソース電極４９との
コンタクトを、トレンチ４７と直交するＮ+ソース領域
４４の表面で層間絶縁膜４８から露出している位置で自
在にとることができる。従って層間絶縁膜４８を形成す
る際のマスク合わせの余裕分が少なくてもよいから、ト
レンチ４７に隣接させてその長手方向にＮ+ソース領域
４４を延在させる場合よりも、ゲートとしてのトレンチ
とダミートレンチとの間隔を短くできるので、さらにセ
ルを高密度に配置でき、素子の小型化を図ることができ
る。
ス層４３及びＮ+ソース領域４４とソース電極４９との
コンタクトを、トレンチ４７と直交するＮ+ソース領域
４４の表面で層間絶縁膜４８から露出している位置で自
在にとることができる。従って層間絶縁膜４８を形成す
る際のマスク合わせの余裕分が少なくてもよいから、ト
レンチ４７に隣接させてその長手方向にＮ+ソース領域
４４を延在させる場合よりも、ゲートとしてのトレンチ
とダミートレンチとの間隔を短くできるので、さらにセ
ルを高密度に配置でき、素子の小型化を図ることができ
る。
【０１０８】ところで、上記説明ではこの発明をＮチャ
ネルのＵＭＯＳについて説明してきたが、Ｐチャネルの
ＵＭＯＳについてこの発明を適用できることは云うまで
もない。
ネルのＵＭＯＳについて説明してきたが、Ｐチャネルの
ＵＭＯＳについてこの発明を適用できることは云うまで
もない。
【０１０９】
【発明の効果】この発明は以上説明したように構成され
ているので以下に示すような効果がある。第１の発明の
ように構成された絶縁ゲート型半導体装置は、第１の半
導体層よりも不純物濃度が低い第２導電型の第３の半導
体層を半導体基板の第１の主面と第１の半導体層との間
に配設しているので、第１の主電極と第２の主電極との
間に電圧を印加したとき、空乏層は第３の半導体層にも
延び、溝先端隅部の電界が緩和されるから、耐圧の高い
絶縁ゲート型半導体装置を構成できる。
ているので以下に示すような効果がある。第１の発明の
ように構成された絶縁ゲート型半導体装置は、第１の半
導体層よりも不純物濃度が低い第２導電型の第３の半導
体層を半導体基板の第１の主面と第１の半導体層との間
に配設しているので、第１の主電極と第２の主電極との
間に電圧を印加したとき、空乏層は第３の半導体層にも
延び、溝先端隅部の電界が緩和されるから、耐圧の高い
絶縁ゲート型半導体装置を構成できる。
【０１１０】第２の発明のように構成された絶縁ゲート
型半導体装置は、第３の半導体層が半導体基板の一部を
介して溝と対向しているので、チャンネル領域が第１の
半導体層に形成され、チャネル長さが短くなり、オン電
圧を低くすることができるから、耐圧が高く、消費電力
の少ない絶縁ゲート型半導体装置を構成できる。
型半導体装置は、第３の半導体層が半導体基板の一部を
介して溝と対向しているので、チャンネル領域が第１の
半導体層に形成され、チャネル長さが短くなり、オン電
圧を低くすることができるから、耐圧が高く、消費電力
の少ない絶縁ゲート型半導体装置を構成できる。
【０１１１】第３の発明のように構成された絶縁ゲート
型半導体装置は、第２の半導体層が複数の溝の開口の両
側に隣接して延在するとともに隣り合う溝間に延在する
第２の半導体層を第１の半導体層を介して配設したの
で、複数のセル領域が構成でき大電流容量の素子を構成
することができる。
型半導体装置は、第２の半導体層が複数の溝の開口の両
側に隣接して延在するとともに隣り合う溝間に延在する
第２の半導体層を第１の半導体層を介して配設したの
で、複数のセル領域が構成でき大電流容量の素子を構成
することができる。
【０１１２】第４の発明のように構成された絶縁ゲート
型半導体装置は、第２の半導体層を複数の溝の開口と交
差して複数並列して延在させたので、セル領域を多数形
成でき、大電流容量の素子を構成することができる。
型半導体装置は、第２の半導体層を複数の溝の開口と交
差して複数並列して延在させたので、セル領域を多数形
成でき、大電流容量の素子を構成することができる。
【０１１３】第５の発明のように構成された絶縁ゲート
型半導体装置は、制御電極と接続された第１の導電体が
配設された第１の溝と第１の主電極と短絡された第２の
導電体が配設された第２の溝とを備えているので、第２
の溝を介して第１の溝相互の距離を短縮でき、溝先端隅
部相互間で電界が干渉し、溝先端隅部の電界が相互に引
張り合うので、溝先端隅部の電界が緩和されるから、耐
圧の高い絶縁ゲート型半導体装置を構成できる。
型半導体装置は、制御電極と接続された第１の導電体が
配設された第１の溝と第１の主電極と短絡された第２の
導電体が配設された第２の溝とを備えているので、第２
の溝を介して第１の溝相互の距離を短縮でき、溝先端隅
部相互間で電界が干渉し、溝先端隅部の電界が相互に引
張り合うので、溝先端隅部の電界が緩和されるから、耐
圧の高い絶縁ゲート型半導体装置を構成できる。
【０１１４】第６の発明のように構成された絶縁ゲート
型半導体装置は、溝の底部の少なくとも第１または第２
の導電体に第１または第２の絶縁膜を介して対向する半
導体基板の一部に、第１の半導体層よりも不純物濃度が
低い第２導電型の第３の半導体層を配設しているので、
溝先端隅部相互間で電界が干渉し易くなり溝先端隅部の
電界がより緩和されるから、さらに耐圧の高い絶縁ゲー
ト型半導体装置を構成できる。第７の発明のように構成
された絶縁ゲート型半導体装置は、第３の半導体層を第
２の溝の第２の導電体のみに対向して配設したので、オ
ン電圧を低く押さえることができるから、耐圧が高く、
消費電力の少ない絶縁ゲート型半導体装置を構成でき
る。
型半導体装置は、溝の底部の少なくとも第１または第２
の導電体に第１または第２の絶縁膜を介して対向する半
導体基板の一部に、第１の半導体層よりも不純物濃度が
低い第２導電型の第３の半導体層を配設しているので、
溝先端隅部相互間で電界が干渉し易くなり溝先端隅部の
電界がより緩和されるから、さらに耐圧の高い絶縁ゲー
ト型半導体装置を構成できる。第７の発明のように構成
された絶縁ゲート型半導体装置は、第３の半導体層を第
２の溝の第２の導電体のみに対向して配設したので、オ
ン電圧を低く押さえることができるから、耐圧が高く、
消費電力の少ない絶縁ゲート型半導体装置を構成でき
る。
【０１１５】第８の発明のように構成された絶縁ゲート
型半導体装置は、第３の溝と第４の溝とが交互に配設さ
れるとともに第２の半導体層が第３の溝の両側に隣接し
て延在しているので、形成されるチャネル幅が広くなる
から、素子の電流密度を大きくでき大容量化を図ること
ができる。第９の発明のように構成された絶縁ゲート型
半導体装置は、第３の溝と第４の溝とが交互に配設され
るとともに第２の半導体層が第３及び第４の溝に交差し
複数帯状に配設されたので溝間隔を狭く、複数の溝が配
設でき、セルの高密度化と大容量化を図ることができ
る。
型半導体装置は、第３の溝と第４の溝とが交互に配設さ
れるとともに第２の半導体層が第３の溝の両側に隣接し
て延在しているので、形成されるチャネル幅が広くなる
から、素子の電流密度を大きくでき大容量化を図ること
ができる。第９の発明のように構成された絶縁ゲート型
半導体装置は、第３の溝と第４の溝とが交互に配設され
るとともに第２の半導体層が第３及び第４の溝に交差し
複数帯状に配設されたので溝間隔を狭く、複数の溝が配
設でき、セルの高密度化と大容量化を図ることができ
る。
【０１１６】
【０１１７】
【０１１８】
【０１１９】
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【０１２５】
【０１２６】
【図１】この発明の一実施例である絶縁ゲート型半導体
装置の平面図である。
装置の平面図である。
【図２】図１の絶縁ゲート型半導体装置の一部セルの部
分平面図である。
分平面図である。
【図３】図２に示した一部セルのＡ−Ａ断面での部分断
面図である。
面図である。
【図４】この発明の絶縁ゲート型半導体装置のドレイン
電圧印加時の電界のグラフである。
電圧印加時の電界のグラフである。
【図５】この発明の絶縁ゲート型半導体装置の製造工程
の素子の部分断面図である。
の素子の部分断面図である。
【図６】この発明の絶縁ゲート型半導体装置の製造工程
の素子の部分断面図である。
の素子の部分断面図である。
【図７】この発明の絶縁ゲート型半導体装置の製造工程
の素子の部分断面図である。
の素子の部分断面図である。
【図８】この発明の絶縁ゲート型半導体装置の製造工程
の素子の部分断面図である。
の素子の部分断面図である。
【図９】この発明の絶縁ゲート型半導体装置の製造工程
の素子の部分断面図である。
の素子の部分断面図である。
【図１０】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図１１】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図１２】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図１３】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図１４】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図１５】この発明の他の一例である絶縁ゲート型半導
体装置の部分断面図である。
体装置の部分断面図である。
【図１６】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図１７】この発明のさらに他の一実施例である絶縁ゲ
ート型半導体装置の部分平面図である。
ート型半導体装置の部分平面図である。
【図１８】図１７の絶縁ゲート型半導体装置のＡ−Ａ断
面の部分断面図である。
面の部分断面図である。
【図１９】図１７の絶縁ゲート型半導体装置のＢ−Ｂ断
面の部分断面図である。
面の部分断面図である。
【図２０】この発明のさらに他の一実施例である絶縁ゲ
ート型半導体装置の部分断面図である。
ート型半導体装置の部分断面図である。
【図２１】図２０の絶縁ゲート型半導体装置の他の断面
の部分断面図である。
の部分断面図である。
【図２２】この発明のさらに他の一実施例である絶縁ゲ
ート型半導体装置の部分平面図である。
ート型半導体装置の部分平面図である。
【図２３】図２２に示した部分平面図のＡ−Ａ断面での
部分断面図である。
部分断面図である。
【図２４】絶縁ゲート型半導体装置のセルピッチと耐圧
との関係を示すグラフである。
との関係を示すグラフである。
【図２５】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図２６】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図２７】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図２８】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図２９】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３０】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３１】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３２】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３３】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３４】この発明のさらに他の一実施例である絶縁ゲ
ート型半導体装置の部分断面図である。
ート型半導体装置の部分断面図である。
【図３５】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３６】この発明のさらに他の一実施例である絶縁ゲ
ート型半導体装置の部分断面図である。
ート型半導体装置の部分断面図である。
【図３７】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３８】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図３９】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４０】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４１】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４２】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４３】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４４】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４５】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４６】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４７】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４８】この発明の絶縁ゲート型半導体装置の製造工
程の素子の部分断面図である。
程の素子の部分断面図である。
【図４９】この発明のさらに他の一実施例である絶縁ゲ
ート型半導体装置の部分平面図である。
ート型半導体装置の部分平面図である。
【図５０】従来の絶縁ゲート型半導体装置の断面図であ
る。
る。
【図５１】従来の絶縁ゲート型半導体装置のドレイン電
圧印加時の電界のグラフである。
圧印加時の電界のグラフである。
【図５２】従来の絶縁ゲート型半導体装置の部分断面斜
視図である。
視図である。
４１ Ｎ+基板、 ４３ Ｐベース層、 ４５ ト
レンチ、 ４６ 絶縁膜、 ４７ ポリシリコン、
４４ Ｎ+ソース領域、 ４８ 層間絶縁膜、
４９ ソース電極、 ５０ ドレイン電極、 ５
５ トレンチ、３３ ゲートパッド
レンチ、 ４６ 絶縁膜、 ４７ ポリシリコン、
４４ Ｎ+ソース領域、 ４８ 層間絶縁膜、
４９ ソース電極、 ５０ ドレイン電極、 ５
５ トレンチ、３３ ゲートパッド
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (10)
- 【請求項１】 第１と第２の主面を有する第１導電型の
半導体基板と、 前記半導体基板の前記第１の主面に配設され、表面及び
少なくとも一つの溝を有し、前記少なくとも一つの溝が
該表面に開口を持つとともに前記半導体基板の前記第１
の主面に達するように配置されている第２導電型の第１
の半導体層と、 前記少なくとも一つの溝の内壁に配設された絶縁膜と、 前記絶縁膜を介して前記第１の半導体層と対向するよう
に前記少なくとも一つの溝の内側に配設されるとともに
制御電極と電気的に接続される導電体と、 前記導電体と前記絶縁膜を介して対向するように前記第
１の半導体層の前記表面の一部に配設された第１導電型
の第２の半導体層と、 前記第２の半導体層の表面の一部と前記導電体の表面と
を覆うように配設された絶縁層と、 前記半導体基板の前記第１の主面と前記第１の半導体層
との間に、前記第１の半導体層の裏面に沿って配設さ
れ、前記第１の半導体層よりも不純物濃度が低い第２導
電型の第３の半導体層と、 前記第１及び第２の半導体層の前記表面上に配設された
第１の主電極と、 前記半導体基板の前記第２の主面上に配設された第２の
主電極とを備え、 前記少なくとも一つの溝は第１及び第２の溝を含み、前
記第３の半導体層は前記第１及び第２の溝間に配置さ
れ、前記導電体は前記第１，第２及び第３の半導体層か
ら絶縁される、 絶縁ゲート型半導体装置。 - 【請求項２】 前記第３の半導体層が前記半導体基板の
一部を介して前記少なくとも一つの溝と対向しているこ
とを特徴とする請求項１記載の絶縁ゲート型半導体装
置。 - 【請求項３】 前記少なくとも一つの溝は、少なくとも
前記第１及び第２の溝を有する複数の溝を含み、 前記第２の半導体層は、前記複数の溝の前記開口の両側
に隣接して延在する複数の第２の半導体層を含み、 隣り合う前記溝の間に延在する前記第２の半導体層は、
前記第１の半導体層を介して配設されたことを特徴とす
る請求項１あるいは請求項２記載の絶縁ゲート型半導体
装置。 - 【請求項４】 前記少なくとも一つの溝は、少なくとも
第１及び第２の溝を有する複数の溝を含み、 前記第２の半導体層は複数の前記溝の開口と交差すると
ともに並列して延在する複数の第２の半導体層を含むこ
とを特徴とする請求項１あるいは請求項２記載の絶縁ゲ
ート型半導体装置。 - 【請求項５】 第１と第２の主面を有する第１導電型の
半導体基板と、 前記半導体基板の前記第１の主面に配設され、表面並び
に少なくとも一つの第１の溝及び少なくとも一つの第２
の溝を有し、前記少なくとも一つの第１の溝及び少なく
とも一つの第２の溝が前記表面で開口を持ち互いに平行
するとともにその深さが前記第１の半導体層の前記表面
から前記半導体基板に達するように配設されている第２
導電型の第１の半導体層と、 前記少なくとも一つの第１の溝及び前記少なくとも一つ
の第２の溝のそれぞれの内壁に配設された第１及び第２
の絶縁膜と、 前記第１の絶縁膜を介して前記第１の半導体層と対向す
るように前記少なくとも一つの第１の溝の内側に配設さ
れた第１の導電体と、 前記第２の絶縁膜を介して前記第１の半導体層と対向す
るように前記少なくとも一つの第２の溝の内側に配設さ
れた第２の導電体と、 前記第１の導電体と前記第１の絶縁膜を介して対向する
ように前記第１の半導体層の表面の一部に配設された第
１導電型の第２の半導体層と、 前記第１の導電体の表面と前記第２の半導体層の表面の
一部とを覆うように配設された絶縁層と、 前記第２の導電体と短絡されるとともに前記第１及び第
２の半導体層の表面上に配設された第１の主電極と、 前記半導体基板の前記第２の主面上に配設された第２の
主電極と、 を備えた絶縁ゲート型半導体装置。 - 【請求項６】 前記少なくとも一つの第１の溝の底部の
前記第１の導電体及び／または前記少なくとも一つの第
２の溝の底部の前記第２の導電体に前記第１ 及び第２の
絶縁膜を介して対向する前記半導体基板の一部に、前記
第１の半導体層よりも不純物濃度が低い複数の２導電型
の第３の半導体層が配設されたことを特徴とする請求項
５記載の絶縁ゲート型半導体装置。 - 【請求項７】 前記複数の第３の半導体層が前記少なく
とも一つの第２の溝の前記導電体のみに対向して配設さ
れたことを特徴とする請求項６記載の絶縁ゲート型半導
体装置。 - 【請求項８】 前記少なくとも一つの第１の溝は複数の
第３の溝を含み、前記少なくとも一つの第２の溝は複数
の第４の溝を含み、 前記第２の半導体層は複数の第２の半導体層を含み、 前記第３の溝と前記第４の溝とが交互に配設されるとと
もに前記第２の半導体層が前記第３の溝の両側に隣接し
て延在することを特徴とする請求項５ないし請求項７の
うち、いずれか１項に記載の絶縁ゲート型半導体装置。 - 【請求項９】 前記少なくとも一つの第１の溝は複数の
第３の溝を含み、前記少なくとも一つの第２の溝は複数
の第４の溝を含み、 前記第２の半導体層は複数の第２の半導体層を含み、 前記第３の溝と前記第４の溝とが交互に配設されるとと
もに前記第２の半導体層が前記第３及び第４の溝に交差
し帯状に配設されたことを特徴とする請求項５ないし請
求項７のうち、いずれか１項に記載の絶縁ゲート型半導
体装置。 - 【請求項１０】 前記第３の半導体層は前記第１の半導
体層の裏面に接触する、 請求項１記載の絶縁ゲート型半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30910694A JP3307785B2 (ja) | 1994-12-13 | 1994-12-13 | 絶縁ゲート型半導体装置 |
| EP98113298A EP0881692B1 (en) | 1994-12-13 | 1995-12-01 | Insulated gate semiconductor device and method of manufacturing the same |
| DE69510020T DE69510020T2 (de) | 1994-12-13 | 1995-12-01 | Vertikale Halbleiteranordnung mit isoliertem Gate und Vefahren zur Herstellung |
| DE69530232T DE69530232T2 (de) | 1994-12-13 | 1995-12-01 | Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung derselben |
| EP95118971A EP0717450B1 (en) | 1994-12-13 | 1995-12-01 | Vertical insulated gate semiconductor device and method of manufacturing the same |
| KR1019950049279A KR100288906B1 (ko) | 1994-12-13 | 1995-12-13 | 절연게이트형 반도체장치 및 그의 제조방법 |
| US08/900,825 US5864159A (en) | 1994-12-13 | 1997-07-25 | Insulated gate semiconductor device structure to prevent a reduction in breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30910694A JP3307785B2 (ja) | 1994-12-13 | 1994-12-13 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167711A JPH08167711A (ja) | 1996-06-25 |
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Family
ID=17988965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30910694A Expired - Lifetime JP3307785B2 (ja) | 1994-12-13 | 1994-12-13 | 絶縁ゲート型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5864159A (ja) |
| EP (2) | EP0881692B1 (ja) |
| JP (1) | JP3307785B2 (ja) |
| KR (1) | KR100288906B1 (ja) |
| DE (2) | DE69510020T2 (ja) |
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