CN103367144A - 沟槽式井区电场屏蔽功率mosfet结构及制作方法 - Google Patents
沟槽式井区电场屏蔽功率mosfet结构及制作方法 Download PDFInfo
- Publication number
- CN103367144A CN103367144A CN2012100824996A CN201210082499A CN103367144A CN 103367144 A CN103367144 A CN 103367144A CN 2012100824996 A CN2012100824996 A CN 2012100824996A CN 201210082499 A CN201210082499 A CN 201210082499A CN 103367144 A CN103367144 A CN 103367144A
- Authority
- CN
- China
- Prior art keywords
- wellblock
- shielding
- source electrode
- junction
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
一种沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构及制作方法,用以在单一记忆单元(Unit cell)的各沟槽结构下提供具有电场屏蔽的井区,而达到增加击穿电压与降低漏电流。其中,该制作方法是在基板及外延层上蚀刻出栅极沟槽与源极沟槽,再借由植入不同的掺杂物,用以形成电场屏蔽的井区,且借由将氧化层以全部或部分填满的方式填入该栅极沟槽与该源极沟槽内部,并形成基体井区(Pwell junction)与源极接面(Source junction),以及在源极接点区(Source contact)进行硅与多晶硅的蚀刻,并以P型重掺杂植入源极接点区。故借由本发明的结构与制作可达到降低漏电流及加强雪崩能量耐受度的目的。
Description
技术领域
本发明涉及一种晶体管结构及制作方法,尤其涉及在功率金属氧化物半导体场效应晶体管结构中形成电场屏蔽井区(shielding junction)的沟槽(trench)式井区(Junction)电场屏蔽功率金属氧化物半导体场效应晶体管结构及制作方法。
背景技术
现有技术中,功率金属氧化物半导体场效应晶体管(Power MOSFET)已被广泛使用在许多的组件与产品的应用上,例如分离组件、光电子组件、电源控制组件、直流对直流转换器、马达驱动等。然而,上述这些应用皆需要特殊的击穿电压、低导通电阻、高开关切换速度、和广大的安全操作区域。此外,在大部分的应用中,该功率金属氧化物半导体场效应晶体管需要能够在有电感性负载的情形发生时被导通与截止,而当功率金属氧化物半导体场效应晶体管从导通状态被切换至截止状态时,该感应负载会在源极(source)端与漏极端之间感应出电磁力,并加快雪崩击穿电流的增加速度,而使得当寄生的双极性晶体管又再度导通时,该半导体组件便会遭到毁损。
目前的功率晶体管产品不断的追求低导通电阻(low Rds-on),故借由不断的缩短基体深度(Pwell junction depth)及通道长度(Channel length)来达成形成低导通电阻的目的。
然而,在进行缩短基体深度及通道长度的同时,将会衍伸出漏极漏电流(Drain leakage)随之变大或该晶体管的击穿电压随之下降等问题。
故有需要提供一种新的组件结构除了可以实现浅结(shallow junction)达成低导通电阻的目的外,又能同时解决高击穿电压及雪崩能量等的问题。
发明内容
本发明的一个目的是提供沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构,其具有第一屏蔽井区与第二屏蔽井区,用以增加击穿电压耐受度的与降低漏电流的损失。
本发明的另一目的是提供上述的晶体管结构,且在该栅极(gate)沟槽与该源极沟槽的至少之一的侧壁与底部形成绝缘层,并且在该绝缘层上选择性填充多晶硅层以形成栅极电极与源极电极。
本发明的又一目的是提供上述的晶体管结构,借由调整源极沟槽或门极沟槽的沟槽深度,用以形成浅沟槽或深沟槽以供内嵌源极电极、栅极电极或屏蔽电极。
本发明的再一目的是提供上述的晶体管结构,具有彼此分离的多个多晶硅电极(例如栅极电极与屏蔽电极),用以达到高耐压与降低电场的目的。
本发明的又一目的是提供上述的晶体管结构,提供多阶沟槽结构,例如二阶沟槽,进一步形成具有上方阶沟槽结构宽度较宽而下方阶沟槽结构较窄的多阶宽窄结构的沟槽结构。
本发明的又一目的是提供沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管的制作方法,其通过植入第一离子至外延层以形成第一屏蔽井区,以及通过植入第二离子邻近该外延层的源极沟槽以形成第二屏蔽井区,用以使得该功率金属氧化物半导体场效应晶体管具有高击穿电压耐受度与低漏电流的功效。
为达到上述目的或其它目的,本发明提供一种沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构,其包含基板、外延层、第一屏蔽井区、第二屏蔽井区、基体接面、介电质层。该外延层设置于该基板的一侧,且该外延层具有栅极沟槽与源极沟槽,且这些沟槽结构的侧壁与底部的其中之一填充绝缘层;该第一屏蔽井区植入在该外延层中,且该第一屏蔽井区包覆该栅极沟槽与该源极沟槽;该第二屏蔽井区植入于该外延层中,且该第二屏蔽井区邻近、部分包覆或包覆该源极沟槽;该基体接面设置于该第二屏蔽井区的一侧,且该基体接面具有邻近该源极沟槽的重掺杂区;该源极接面设置于该基体接面的一侧,且该源极接面具有对应该源极沟槽的源极接点区;该介电质层在该源极接面的一侧,且该介电质层对应该栅极沟槽设置。
为达到上述目的或其它目的,本发明提供一种沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构的制作方法,其方法步骤包含:(1)提供基板,且在该基板上堆栈外延层;(2)形成氧化层于该外延层的一侧,且通过具有图案化的第一光阻层,蚀刻该氧化层与该外延层的至少一部分以形成具有栅极与源极的多沟槽结构,其中这些沟槽分别地形成浅沟槽或深沟槽的至少一种;(3)植入第一离子至该外延层,以形成第一屏蔽井区;(4)植入第二离子邻近该外延层的该源极沟槽,以形成第二屏蔽井区;(5)填入绝缘层至该外延层的表面与这些沟槽结构的侧壁或底部;(6)沉积多晶硅层至这些沟槽结构的至少一种;(7)形成基体接面与源极接面于该第二屏蔽井区的一侧;(8)沉积介电质层,且通过具有图案化的第二光阻层,用以形成源极接点区;(9)掺杂重离子并通过该源极接点区,以在这些沟槽结构之间形成重掺杂区。
与现有技术相较,本发明的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构借由缩短基体接面的深度用以实现浅结,除可用以达成低导通电阻外,亦能达到高击穿电压及雪崩能量。
附图说明
图1a-1c为本发明在一个实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;
图2为本发明在另一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;
图3为本发明在另一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;
图4为本发明在另一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;
图5为本发明在另一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;
图6a-6i为本发明实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;
图7a-7d为本发明实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图;以及
图8a-8d为本发明又一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图。
主要部件附图标记:
10、10’、10”金属氧化物半导体场效应晶体管结构
12基板
14外延层
16第一屏蔽井区
18、18’、18”、18”’第二屏蔽井区
20基体接面
22源极接面
24栅极沟槽
24’第一阶栅极沟槽
24”第二阶栅极沟槽
26源极沟槽
26’第一阶源极沟槽
26”第二阶源极沟槽
28绝缘层
30重掺杂区
32源极接点区
34介电质层
36栅极电极
38源极电极
40漏极端
42氧化层
44第一离子
46第二离子
48多晶硅
50重离子
52屏蔽电极
54栅极端
具体实施方式
为充分了解本发明的目的、特征及有益效果,这里借由下述具体的实施例,并结合附图,对本发明做详细说明,说明如下:
参照图1a,为本发明实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图。在本实施例中,沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构,由多个单位晶胞(Unit cell)10所组成,且这些单位晶胞10的任意一种的结构包含基板12、外延层14、第一屏蔽井区16、第二屏蔽井区18、基体接面20与源极接面22。其中,该基板12的材质可举例为N+型的红磷基板(Red phosphorous Substrate)。该外延层14设置于该基板12的一侧,且该外延层14具有栅极沟槽24与源极沟槽26,且该栅极沟槽24与源极沟槽26结构的侧壁及/或底部分别地具有绝缘层(SiO2)32,例如该外延层14的材质可为N-型外延层(N-type Epitaxy layer)。
该第一屏蔽井区16植入于该外延层14中,且该第一屏蔽井区16包覆该栅极沟槽24与该源极沟槽26。在此,该第一屏蔽井区16以N型屏蔽井区为例说明。
该第二屏蔽井区18植入于该外延层14中,且该第二屏蔽井区18包覆该源极沟槽30。在此,该第二屏蔽井区18以P型屏蔽井区为例说明。在其它实施例中,该第二屏蔽井区18亦可部分包覆或完全包覆该源极沟槽26。
举例而言,该第二屏蔽井区18可借由多次性延伸植入(multiple and deep),以形成具有多层的P型屏蔽井区18’的结构,如图3所示;以及,该第二屏蔽井区18可借由局部性植入及/或未驱入的情形下,以形成在该第一屏蔽井区16的P型屏蔽井区18”的结构,如图4所示;以及,该第二屏蔽井区18可借由局部性植入且未驱入以形成在该第一屏蔽井区16与该外延层14的P型屏蔽井区18”’的结构,如图5所示。
该基体接面(shallow body junction)20设置于该第二屏蔽井区18的一侧,且该基体接面20具有邻近该源极沟槽26的重掺杂区30。在此,该基体接面20以P基体接面20为例说明;以及,该重掺杂区30以P+重掺杂区为例说明。
该源极接面22(shallow source junction)设置于该基体接面20的一侧,且该源极接面22具有对应该源极沟槽26的源极接点区32。在此,该源极接面26以N+源极接面为例说明。其中,该重掺杂区30、该源极接面22的至少一部分与该源极沟槽26形成该源极接点区32。
该介电质层34在该源极接面22的一侧,且该介电质层34对应该栅极沟槽24设置,例如该介电质层34的材质可为硼磷硅酸盐玻璃(boronphosphosilicate glass),而另一实施例中,该介电质层34可通过蚀刻或研磨的方式进行平坦化的动作,形成如图2所示的结构。
在实施例中,可再通过该金属层设置于该介电质层34的一侧,使得该金属层通过该源极接点区32接触形成金属导线连接,例如该金属层的材质可为铝金属;以及,在该基板12的另一侧再镀上导电金属层以作为漏极端40。
再者,在该栅极沟槽24与该源极沟槽36的至少一个的侧壁、底部或绝缘层28中选择性填充多晶硅层,用以分别地形成栅极电极36与源极电极38,例如在图1b中该栅极沟槽24中的该栅极电极36比图1a中的该栅极沟槽24中的该栅极电极36所占的空间多。再者,在图1c中,该源极沟槽26仅填充绝缘层32,而可不填充任何的该源极电极38。
故借由上述实施例,可以清楚的了解到,可对该栅极沟槽24与该源极沟槽26进行适当的填充与调配。此外,若当该基体接面20的深度大于该重掺杂区30的深度时,则可用以避免漏电的现象。
参照图6a-6i,为本发明实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构的制作方法。在本实施例中,该制作步骤首先参照图6a-6c,提供基板12且在该基板上12堆栈外延层14,且形成氧化层42在该外延层14的一侧,用以作为掩模层,且通过具有图案化的第光阻层,用以蚀刻该氧化层42与该外延层14的至少一部份,用以形成具有高纵横比(high aspectratio)的栅极沟槽24与源极沟槽26的多沟槽结构,并且在这些沟槽结构形成之后,接着移除该氧化层42,其中这些沟槽24、26可依照其需求分别地形成浅沟槽或深沟槽的至少一种;接着参照图6d,植入第一离子44至该外延层14,以形成第一屏蔽井区16,且该第一屏蔽井区16借由全面性(blanket implantation)植入与牺牲氧化层(SAC oxide)的热处理驱入所形成。在此,该基板12的材质以N+型的红磷基板为例说明;该氧化层42的材质以二氧化硅为例说明;该外延层14的材质以N-型外延层为例说明;该第一离子55以N型材质为例说明。
接着再参照图6e-6f,植入第二离子46邻近该外延层14的该源极沟槽26,以形成第二屏蔽井区18,且该第二屏蔽井区18借由具有图案化的光阻层48与井区植入形成,并在该第二屏蔽井区18产生之后,一并移除该光阻层48。在此,该第二离子46以P型材质为例说明。
接着参照图6g,在该外延层14的表面与这些沟槽结构24、26的侧壁及/或底部填入绝缘层28,并在填入该绝缘层28之后,再沉积多晶硅层48至这些沟槽结构24、26的至少一个的剩余的空间中。在另一实施例中,沉积该多晶硅层48还可包含对这些沟槽结构24、26的至少一个进行全部、一部分该多晶硅层48的沉积,并接着以全面性植入并配合驱入(drive in)的方式,使得在该第二屏蔽井区16的一侧形成基体接面20与源极接面22。其中,上述直接利用全面性植入的方式可用以减少光罩微影制作与成本,但亦可利用光罩(mask)来形成基体接面20。在此,该基体接面20以P-型材质为例说明;以及,该源极接面22以N+材质为例说明。
接着参照图6h,为沉积介电质层34的过程,在该过程中通过具有图案化的第二光阻层,用以形成源极接点区32,并在形成该源极接点区32之后,掺杂重离子50并通过该源极接点区32,用以在这些沟槽结构24、26之间形成重掺杂区30,该重掺杂区30可用以降低漏电流及加强雪崩能量的耐受度。在实施例中,掺杂该重离子50会使得该重掺杂区304的深度大于该源极接面的深度。在另一实施例中,在沉积该介电质层34之后,更进一步可包含平坦化位于对应基体接面20与该源极接面22的一侧的该介电质层34。
此外,当该外延层14蚀刻时,会因为蚀刻选择比的关系,造成蚀刻该多晶硅48的高度有所差异,而上述高度差异会对该重离子50的植入造成影响,而形成很好的分布控制及雪崩能量的改进,例如该介电质层34可为硼磷硅酸盐玻璃;以及,该重离子50可为P+型材质。
值得注意的是,上述中的该基板可为N+型基板、该外延层可为N型外延层、该第一屏蔽井区可为N型屏蔽井区,以及该第二屏蔽井区可为P型屏蔽井区、ν型屏蔽井区、或π型屏蔽井区的其中一种。
一并参照图7a-7d,为本发明另一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图。在图7a-7d中,该功率金属氧化物半导体场效应晶体管结构10’除前述的该基板12、该外延层14、该第一屏蔽井区16、该第二屏蔽井区18、该基体接面20、该源极接面22、该栅极沟槽24、该源极沟槽26、该绝缘层28、该栅极电极36与该源极电极38等外,还可包含屏蔽电极52,内嵌于该绝缘层28且分离地设置于该栅极电极36与该源极电极38的至少一个的底部,且该屏蔽电极52邻近地设置于该栅极沟槽24与该源极沟槽26的底部,或该屏蔽电极52设置于该栅极电极36与该源极电极38的底部。再者,该栅极沟槽24的该栅极电极36与该屏蔽电极52通过该绝缘层28而构成栅极端54。其中,图7a-7d为举例说明的实施例。
一并参照图8a-8d,为本发明又一实施例的沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构示意图。在图8a-8d中,该功率金属氧化物半导体场效应晶体管结构10”除前述的该基板12、该外延层14、该第一屏蔽井区16、该第二屏蔽井区18、该基体接面20、该源极接面22、该栅极沟槽24、该源极沟槽26、该绝缘层28、该栅极电极36与该源极电极38等外,其中该栅极沟槽24还包含第一阶栅极沟槽24’与第二阶栅极沟槽24”,以及该源极沟槽26还包含第一阶源极沟槽26’与第二阶源极沟槽26”。
其中,该栅极电极36内嵌于该第一阶栅极沟槽24’或该第一阶栅极沟槽24’与该第二阶栅极沟槽24”内,以及该源极电极38内嵌于该第一阶源极沟槽26’或该第一阶源极沟槽26’与该第二阶源极沟槽26”内。此外,在该实施例中,该第二阶栅极沟槽24”与该第二阶源极沟槽26”的至少一个的宽度分别地窄于或等于该第一阶栅极沟槽24’与该第一阶源极沟槽26”的至少一个的宽度。
本发明在上文中已以较佳实施例揭露,然而本领域技术人员应理解的是,该实施例仅用于描绘本发明,而不应解读为限制本发明的范围。应注意的是,所有与该实施例等效的变化与置换,均应视为涵盖在本发明的范畴内。因此,本发明的保护范围当以权利要求书所作限定为准。
Claims (21)
1.一种沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构的制作方法,其特征在于,包含:
(1)提供基板,且于该基板上堆栈外延层;
(2)形成氧化层于该外延层的一侧,且通过具有图案化的第一光阻层,蚀刻该氧化层与该外延层的至少一部分以形成具有栅极与源极的多沟槽结构,其中这些沟槽分别地形成浅沟槽或深沟槽的至少一种;
(3)植入第一离子至该外延层,以形成第一屏蔽井区;
(4)植入第二离子邻近该外延层的该源极沟槽,以形成第二屏蔽井区;
(5)填入绝缘层至该外延层的表面与这些沟槽结构的侧壁与底部的其中之一;
(6)沉积多晶硅层至这些沟槽结构的至少一种;
(7)形成基体接面与源极接面在该第二屏蔽井区的一侧;
(8)沉积介电质层,且通过具有图案化的第二光阻层,用以形成源极接点区;以及
(9)掺杂重离子并通过该源极接点区,以在这些沟槽结构之间形成重掺杂区。
2.如权利要求1所述的制作方法,其特征在于,其步骤(6)更进一步包含对这些沟槽结构的至少一种进行至少一部分该多晶硅层的沉积。
3.如权利要求2所述的制作方法,其特征在于,其步骤在步骤(6)之后,该多晶硅层内嵌于这些沟槽结构。
4.如权利要求1所述的制作方法,其特征在于,其步骤(8)更进一步包含平坦化位于对应栅极的该基体接面与该源极接面的一侧的该介电质层。
5.如权利要求1所述的制作方法,其特征在于,其步骤(9)还包含掺杂该重离子使得该重掺杂区的深度大于该源极接面的深度。
6.如权利要求1所述的制作方法,其特征在于,其中该第一屏蔽井区借由全面性植入与牺牲氧化层的热处理驱入形成。
7.如权利要求1所述的制作方法,其特征在于,其中该第二屏蔽井区借由具有图案化的光阻层与井区植入形成。
8.一种沟槽式井区电场屏蔽功率金属氧化物半导体场效应晶体管结构,其特征在于,由多个单位晶胞所组成,且这些单位晶胞的任意一个的结构包含:
(1)基板;
(2)外延层,设置于该基板的一侧,且该外延层具有栅极沟槽与源极沟槽,且该栅极沟槽与该源极沟槽的侧壁与底部的其中之一填充绝缘层;
(3)第一屏蔽井区,植入于该外延层中,且该第一屏蔽井区包覆该栅极沟槽与该源极沟槽;
(4)第二屏蔽井区,植入于该外延层中,且该第二屏蔽井区邻近、部分包覆或完全包覆该源极沟槽;
(5)基体接面,设置于该第二屏蔽井区的一侧,且该基体接面具有邻近该源极沟槽的重掺杂区;
(6)源极接面,设置于该基体接面的一侧,且该源极接面具有对应该源极沟槽的源极接点区;以及
(7)介电质层,在该源极接面的一侧,且该介电质层对应该栅极沟槽设置。
9.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该第一屏蔽井区为N型屏蔽井区,而该第二屏蔽井区为P型屏蔽井区。
10.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该第二屏蔽井区借由多次性延伸植入或局部性植入,以形成具有多阶的第二屏蔽井区。
11.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该第二屏蔽井区借由局部性植入且未驱入以形成在该第一屏蔽井区。
12.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该第二屏蔽井区借由局部性植入且未驱入以形成该第一屏蔽井区与该外延层。
13.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该基体接面为P-基体接面、该源极接面为N+源极接面、该重掺杂区为P+重掺杂区、该基板为N+型基板、该外延层为N型外延层、该第一屏蔽井区为N型屏蔽井区,以及该第二屏蔽井区为P型屏蔽井区、ν型屏蔽井区、或π型屏蔽井区的其中一种。
14.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该绝缘层为填充多晶硅层。
15.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该重掺杂区、该源极接面的至少一部分与该源极沟槽形成该源极接点区。
16.如权利要求8所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,还包含栅极电极与源极电极,该栅极电极内嵌于该栅极沟槽,而该源极电极内嵌于该源极沟槽。
17.如权利要求16所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,还包含屏蔽电极,内嵌于该绝缘层且分离地设置于该栅极电极与该源极电极的至少其中一个的底部,且该屏蔽电极邻近地设置于该栅极沟槽与该源极沟槽的底部,或该屏蔽电极设置于该栅极电极与该源极电极的底部。
18.如权利要求17所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该栅极沟槽的该栅极电极与该屏蔽电极通过该绝缘层而构成栅极端。
19.如权利要求16所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该栅极沟槽还包含第一阶栅极沟槽与第二阶栅极沟槽,以及该源极沟槽还包含第一阶源极沟槽与第二阶源极沟槽。
20.如权利要求19所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该栅极电极内嵌于该第一阶栅极沟槽或该第一阶栅极沟槽与该第二阶栅极沟槽内,以及该源极电极内嵌于该第一阶源极沟槽或该第一阶源极沟槽与该第二阶源极沟槽内。
21.如权利要求20所述的功率金属氧化物半导体场效应晶体管结构,其特征在于,其中该第二阶栅极沟槽与该第二阶源极沟槽的至少一个的宽度分别地窄于或等于该第一阶栅极沟槽与该第一阶源极沟槽的至少一个的宽度。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012100824996A CN103367144A (zh) | 2012-03-26 | 2012-03-26 | 沟槽式井区电场屏蔽功率mosfet结构及制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012100824996A CN103367144A (zh) | 2012-03-26 | 2012-03-26 | 沟槽式井区电场屏蔽功率mosfet结构及制作方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103367144A true CN103367144A (zh) | 2013-10-23 |
Family
ID=49368237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012100824996A Pending CN103367144A (zh) | 2012-03-26 | 2012-03-26 | 沟槽式井区电场屏蔽功率mosfet结构及制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103367144A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109767986A (zh) * | 2019-01-24 | 2019-05-17 | 成都迈斯派尔半导体有限公司 | 半导体器件及其制造方法 |
CN110473903A (zh) * | 2018-05-09 | 2019-11-19 | 三菱电机株式会社 | 碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法 |
CN116364762A (zh) * | 2023-06-01 | 2023-06-30 | 苏州华太电子技术股份有限公司 | 双沟槽型mosfet器件及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5864159A (en) * | 1994-12-13 | 1999-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device structure to prevent a reduction in breakdown voltage |
CN101800245A (zh) * | 2005-08-09 | 2010-08-11 | 飞兆半导体公司 | 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法 |
US20100219461A1 (en) * | 2008-08-06 | 2010-09-02 | Mark Rinehimer | Structure With PN Clamp Regions Under Trenches |
US20110254088A1 (en) * | 2010-04-20 | 2011-10-20 | Maxpower Semiconductor Inc. | Power MOSFET With Embedded Recessed Field Plate and Methods of Fabrication |
-
2012
- 2012-03-26 CN CN2012100824996A patent/CN103367144A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5864159A (en) * | 1994-12-13 | 1999-01-26 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device structure to prevent a reduction in breakdown voltage |
CN101800245A (zh) * | 2005-08-09 | 2010-08-11 | 飞兆半导体公司 | 在屏蔽的栅极场效应晶体管中形成多晶硅层间电介质的结构和方法 |
US20100219461A1 (en) * | 2008-08-06 | 2010-09-02 | Mark Rinehimer | Structure With PN Clamp Regions Under Trenches |
US20110254088A1 (en) * | 2010-04-20 | 2011-10-20 | Maxpower Semiconductor Inc. | Power MOSFET With Embedded Recessed Field Plate and Methods of Fabrication |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110473903A (zh) * | 2018-05-09 | 2019-11-19 | 三菱电机株式会社 | 碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法 |
CN110473903B (zh) * | 2018-05-09 | 2023-07-25 | 三菱电机株式会社 | 碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法 |
CN109767986A (zh) * | 2019-01-24 | 2019-05-17 | 成都迈斯派尔半导体有限公司 | 半导体器件及其制造方法 |
CN109767986B (zh) * | 2019-01-24 | 2021-09-28 | 成都迈斯派尔半导体有限公司 | 半导体器件及其制造方法 |
CN116364762A (zh) * | 2023-06-01 | 2023-06-30 | 苏州华太电子技术股份有限公司 | 双沟槽型mosfet器件及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8659076B2 (en) | Semiconductor device structures and related processes | |
CN102623500B (zh) | 具有降低的导通电阻的沟槽型功率mosfet | |
CN103022140B (zh) | 横向晶体管及其制造方法 | |
CN103268887B (zh) | 场效应晶体管、边缘结构及相关制造方法 | |
CN102569298B (zh) | 包括二极管的半导体器件 | |
CN109166922B (zh) | 一种沟槽型超结功率终端结构及其制备方法 | |
CN102751332A (zh) | 耗尽型功率半导体器件及其制造方法 | |
CN111584621A (zh) | 高可靠性高密度元胞功率半导体器件结构及其制造方法 | |
CN106887451B (zh) | 超结器件及其制造方法 | |
CN103367144A (zh) | 沟槽式井区电场屏蔽功率mosfet结构及制作方法 | |
CN114068680A (zh) | 一种分裂栅mos器件及其制备方法 | |
CN108091684B (zh) | 超结金属氧化物场效应晶体管 | |
CN102983161B (zh) | 非埋层的双深n型阱高压隔离n型ldmos及制造方法 | |
CN101777584B (zh) | p沟道横向双扩散金属氧化物半导体器件 | |
CN103378171A (zh) | 一种沟槽肖特基半导体装置及其制备方法 | |
CN103426760B (zh) | P型ldmos表面沟道器件的制造工艺 | |
CN212033028U (zh) | 高可靠性高密度元胞功率半导体器件结构 | |
CN101764061B (zh) | 功率金属氧化物半导体场效晶体管结构及其制程方法 | |
CN104183494A (zh) | 沟渠式功率金属氧化物半导体结构与其形成方法 | |
CN202736927U (zh) | 耗尽型功率半导体器件 | |
CN104037206A (zh) | 超级结器件及制造方法 | |
CN102522338A (zh) | 高压超结mosfet结构及p型漂移区形成方法 | |
TWI497608B (zh) | Gold - oxygen Half - efficiency Electro - crystal Structure and Process Method | |
CN105957897A (zh) | 沟槽栅超结mosfet的制造方法 | |
CN114335170A (zh) | 半导体功率器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20131023 |