KR960026962A - 절연 게이트형 반도체 장치 및 그의 제조방법 - Google Patents

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Abstract

P베이스층(43)과 N′층(42)와의 사이에 P베이스층(43)에 접해서 P″층(51)이 형성되고, P″층(51)이 홈(45)의 절연막(46)과 N′층(42)을 통해서 대향하도록 형성된다.
이 형성에 있어서, 공핍증은 P″층(51)에 연장하고 홈(45)의 선단부에서 전계가 완화하여, 채널길이가 짤게될수 있다.
그러므로 내압이 높고 낮은 On 저항으 절연 게이트 반도체 장치를 설치할 수 있다.

Description

절연 게이트형 반도체 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예인 절연 게이트형 반도체 장치의 평면도.

Claims (30)

  1. 제1관 제2의 주면을 가지는 제1도전형의 반도체기판과, 이 반도체기판의 제1의 주면에 배설된 제2도전형의 제1의 반도체층과, 이 제1의 반도체층의 표면에 개구를 가지고, 상기 제1의 반도체층의 표면에서 상기 반도체기판에 달하는 깊이를 가지도록 배설된홈과, 이 홈의 내벽에 배설된 절연막과, 이 절연막을 통하여 상기 제1의 반도체층과 대향하도록 상기 홈의 내측에 배설되는 것과 함께 제어전극과 접속된 도전체와, 이 도전체와 상기 절연막을 통하여 대향하도록 상기 제1의 반도체층의 표면을 가리도록 배설된 제1전도형의 제2의 반도체층과, 이 제2의 반도체층으 표면의 일부와, 상기 도전체의 표면을 가리도록 배설된 절연층과, 상기 반도체기판의 제1의 주면과 상기 제1의 반도체층의 사이에 배설되어, 상기 제1의 반도체층보다도 불순물농도가 낮은 제2도전형의 제3의 반도체층과, 상기 제1및 제2의 반도체층 표면상에 배설된 제1의 주전극과, 상기 반도체기판의 제2의 주면상에 배설된 제2의 주전극과를 구비한 절연 게이트형 반도체 장치.
  2. 제1항에 있어서, 상기 적어도 하나의 홈(trench)은 복수의 홈을 포함하고, 상기 제2반도체층은 상기 개구의 양측면에 따라 상기 복수의 흠을 인접하는 복수의 제4반도체층을 포함하고, 그리고 제1반도체층이 상기 2개의 제4반도체층 사이에 놓일 수 있도록 상기 복수개의 홈중의 인접한 것들 사이에 존재하는 2개의 상기 제4반도체층이 배설되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  3. 제1항에 있어서, 상기 적어도 하나의 홈은 복수의 홈을 포함하고, 상기 제2반도체층은 상기 복수의 홈의 교차하는 개구와, 서로 병렬로 늘이는 복수의 제4반도체층을 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  4. 제1항에 있어서, 상기 제3번도체층은 상기 반도체 기판 그들 사이의 일부를 상기 적어도 하나의 홈을 대항하는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  5. 제4항에 있어서, 상기 적어도 하나의 홈은 복수의 홈을 포함하고, 상기 제2반도체층은 상기 개구의 양측면에 따라 상기 복수의 홈을 인접하는 복수의 제4반도체층을 포함하고, 그리고 제1반도체층이 상기 2개의 제4반도체층 사이에 놓일 수 있도록 상기 복수개의 홈중의 인접한 것들 사이에 존재하는 2개의 상기 제4반도체층이 배열되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  6. 제4항에 있어서, 상기 적어도 하나의 홈은 복수의 홈을 포함하고, 상기 제2반도체층은 상기 복수의 홈의 교차하는 개구와, 서로 병렬로 늘이는 복수의 제4반도체층을 포함하는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  7. 제1주면과 제2주면을 가지는 제1도전형의 반도체 기판과, 상기 반도체 기판의 상기 1주면에 배열되며, 적어도 하나의 제1홈과 적어도 하나의 제2홈과 면을 가지고 상기 적어도 제1홈과 상기 적어도 하나의 제2홈은 각각 상기 표면에 개구를 가지고 상기 반도체 기판의 제1주면에 평행해서 다달은 제2도전형의 제1반도체층과, 적어도 하나의 제1홈의 내벽상에 형성된 제1절연막과, 상기 적어도 하나의 제2홈의 내벽상에 형성된 제2절연막과, 그들사이에서 상기 제1절연막을 상기 제1반도체 층에 대향되는 상기 적어도 하나의 제1홈내부에 배열되는 제1도전체와, 그들사이에서 상기 제2절연막을 상기 제1반도체 층에 대향되는 상기 적어도 하나의 제2홈이 배열된 제2도전체와, 상기 제1반도체층의 상기면의 일부에 배열되고, 그들사이에 상기 제1절연막을 상기 제1도전체에 대향되는 제2반도체 층과, 상기 제2반도체 층의 일부면과 제1도전체면을 덮도록 배열된 절연층과, 상기 제2도전체에 솔트되고 상기 제1 및 제2반도체층의 상기면에 배열된 제1주전극과, 상기 반도체의기판의 상기 제2주면상에 배열된 제2주전극과, 상기 제1도전체에 접속된 제어전극을 구비하는 절연 게이트형 반도체 장치.
  8. 제7항에 있어서, 상기 적어도 하나의 제1홈은 복수의 제3홈을 포함하고, 상기 적어도 하나의 제2홈은 복수의 제4홈을 포함하며, 상기 제2반도체 층은 복수의 제3반도체층을 포함하고, 상기 제3홈과 상기 제4홈은 교대로 배열되고, 상기 제3반도체 층은 상기 제3홈의 양측을 따라 상기 제3트랜치에 인접하는 절연 게이트형 반도체 장치.
  9. 제7항에 있어서, 상기 적어도 하나의 제1홈은 복수의 제3홈을 포함하고, 상기 적어도 하나의 제2홈은 복수의 제4홈을 포함하며, 상기 제2반도체층은 복수의 제3반도체층을 포함하고, 상기 제3홈과 상기 제4홈은교대로 배열되고, 상기 제3반도체 층은 상기 제3및 제4홈을 교차하도록 스트라이프 형태로 배열되는 절연 게이트형 반도체 장치.
  10. 제7항에 있어서, 상기 제1반도체층의 불순물 농도보다 낮은 제2전도형의 복수의 제3반도체층은 그들사이에 상기 제2절연막을 적어도 하나의 제2홈의 저부에서 상기 제2도전체에 대향되고 그들사이에서 상기 제1절연막을 상기 적어도 제1홈의 저면부에 상기 제1도전체에 대향하는 상기 반도체 기판의 일부로 배열되는 절연 게이트형 반도체 장치.
  11. 제10항에 있어서, 상기 적어도 하나의 제1홈은 복수의 제3홈을 포함하고, 상기 적어도 하나의 제2홈은 복수의 제4홈을 포함하며, 상기 제2반도체층은 복수의 제4반도체층을 포함하고, 상기 제3홈과 상기 제4홈은 교대로 배열되고, 상기 제4반도체 층은 상기 제3홈의 양측을 따라 상기 제3홈에 인접하는 절연 게이트형 반도체 장치.
  12. 제10항에 있어서, 상기 적어도 하나의 제1홈은 복수의 제3홈을 포함하고, 상기 적어도 하나의 제2홈은 복수의 제4홈을 포함하며, 상기 제2반도체층은 복수의 제4반도체층을 포함하고, 상기 제3홈과 상기 제4홈은 교대로 배열되고, 상기 제4반도체 층은 상기 제3홈과 제4홈을 교차하도록 스트라이프 형태로 배열되는 절연 게이트형 반도체 장치.
  13. 제10항에 있어서, 상기 제3반도체층은 상기 제2절연막을 통하여 상기 제2홈에도 제2도 전형에만 대향되어 배치되는 절연 게이트형 반도체 장치.
  14. 제13항에 있어서, 상기 적어도 하나의 제1홈은 복수의 제3홈을 포함하고, 상기 적어도 하나의 제2홈은 복수의 제4홈을 포함하고, 상기 제2반도체층은 복수의 제4반도체층을 포함하고, 상기 제3홈과 상기 제4홈은 교대로 배열되고, 상기 제4반도체 층은 상기 제3홈의 양측을 따라 상기 제3홈에 인접하는 절연 게이트형 반도체 장치.
  15. 제13항에 있어서, 상기 적어도 하나의 제1홈은 복수의 제3홈을 포함하고, 상기 적어도 하나의 제2홈은 복수의 제4홈을 포함하고, 상기 제2반도체층은 복수의 제4반도체층을 포함하고, 상기 제3홈과 상기 제4홈은 교대로 배열되고, 상기 제4반도체 층은 상기 제3및 제4홈을 교차하도록 스트라이프 형태로 배열되는 절연 게이트형 반도체 장치.
  16. (a) 제1, 제2 주표면을 가진 제1전도형의 반도체기판을 준비하는 스탭과, (b) 제1반도체층을 형성하도록 상기 반도체기판의 상기 제1주표면에 저농도의 제2도전형의 불순물을 주입하고 확산하는 스텝과, (c) 제2반도체층을 형성하도록 상기 제1반도체층의 표면에 상기 스템(b)보다 고종도의 제2도저형의 불순물을 더 주입하고 확산하는 스텝과, (d) 상기 제2반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1개구로 상기 제2반도층의 표면상에 레지스트패턴을 형성하는 스텝과, (e) 제3반도체층을 형성하도록 상기 레지스트패턴을 마스크로 사용해서, 상기 적어도 하나의 제1개구를 통해 상기 제2반도체층의 상기 표면에 제1도전형의 불순물을 계속 더 주입하고 확산하는 스텝과, (f) 상기 제3번도체층의 상기 표면의 일부를 한정하도록 적어도 하나의 제2개구로 상기 제2반도체의 상기 표면과 상기 제3반도체의 표면상에 차폐막을 형성하는 스텝과, (g) 적어도 하나의 홈을 형성하도록 상기 차폐막을 마스크로 사용해서 상기 적어도 하나의 제2개구를 통해 상기 반도체기판에 상기 제3반도체의 상기 표면으로 부터 수직범위에서의 반도체를 제거하는 스텝과, (h) 상기 적어도 하나의 홈의 표면상에 절연막을 형성하는 스텝과, (i) 상기 적어도 하나의 홈을 채우도록 상기 절연막상에 도전체를 적충하는 스텝과, (j) 그 개구에서 상기 적어도 하나의 홈을 평평하게 하도록 상기 도전체를 제거하는 스텝과, (k) 상기 적어도 하나의 홈에 매립된 상기 제2, 제3반도체층의 상기 표면과 상기 도전체의 표면상에 절연층을 형성하는 스텝과, (l) 상기 제2반도체층의 상기 표면상의 개구부와 상기 제3반도체층의 상기 표면의 일부로 상기 절연층상에 레지스트패턴을 형성하는 스텝과, (m) 상기 레지스트패턴을 마스크로 사용해서, 상기 레지스트패턴의 상기 개구를 통해 상기 절연층을 제거하는 스텝과, (n) 제1주전극을 형성하도록 상기 스텝(m)으로 노출되는 상기 제2반도체층의 상기 표면과 상기 제3반도체층의 상기 표면의 상기 부분상에 도전체를 족층하는 스텝과, (o) 제2주전극을 형성하도록 상기 반도체기판의 상기 제2주표면상에 도전체를 적층하는 스텝과, (p) 상기 적어도 하나의 홈에 매립된 상기 도전체와 전기적으로 접속되도록 제어전극을 형성하는 스텝을 구비한 절연 게이트 반도체 장치의 제조방법.
  17. 제16항에 있어서, 상기 스텝(d)에 형성된 상기 레지스트패턴의 상기 적어도 하나의 제1개구는 서로 병렬로 배열된 스트라이프형의 복수의 제3개구를 포함하고, 상기 스텝(f)에 형성된 상기 차폐막의 상기 적어도 하나의 제2개구는 상기 제3반도체층보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 스텝(e)에서의 상기 제3개구를 통해 형성되는 스트라이프형의 상기 제3반도체층상에 배열된 복수의 제4개구를 포함란 절연 게이트반도체 장치의 제조방법.
  18. 제16항에 있어서, 상기 스텝(d)에 형성된 상기 레지스트패턴의 상기 적어도 하나의 개구는 소정의 패치에서 서로 병렬로 배열된 스트라이프형의 복수의 제3개구를 포함하고, 상기 스텝(f)에 형성된 상기 차폐막의 상기 적어도 하나의 제2개구는 상기 제3반도체층을 교차하도록 스프라이트 형태로 상기 스텝(e)에서의 상기 제3개구를 통해 형성되는 상기 제3반도체층상에 배열된 복수의 제4개구를 포함한 절연 게이트 반도체 장치의 제조방법.
  19. 제16항에 있어서, 상기 스텝(g)후 상기 스텝(h)전에, (q) 상기 제1반도체층에 상기 적어도 하나의 홈의 상기 내벽면의 표면영역에 존재하는 상기 제2도전형의 상기 불순물을 제거하도록 상기 적어도 하나의 홈의 내벽면상에 산화막을 형성하는 스텝과, (r) 상기 적어도 하나의 홈의 상기 내벽면상에 형성된 상기 산화막을 제거하는 스텝을 더 구비한 절연 게이트 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 스텝(d)에서 형성된 상기 레지스트패턴의 상기 적어도 하나의 제1개구는 병렬로 배열된 스트라이프형 복수의 제3개구를 포함하고, 상기 스텝(f)에서 형성된 상기 차폐막의 상기 적어도 하나의제2개구는 상기 제3반도체보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 스텝(e)에서의 상기 제3개구를 통해 형성되는 스트라이프형의 상기 제3반도체층상에 배열된 복수의 제4개구를 포함한 정련 게이트 반도체 장치의 제조방법.
  21. 제19항에 있어서, 상기 스텝(d)에서 형성된 상기 레지스트패턴의 상기 제1개구는 소정의 피치에서 병렬로 배열된 스트라이프형의 복수의 제3개구를 포함하고, 상기 스텝(f)에서 형성된 상기 차폐막의상기 제2개구는 상기 제3반도체층을 교차하도록 스트라이프형태로 상기 스텝(e)에서의 상기 제3개수부를 통해 형성되는 상기 제3반도체층상에 배열된 복수의 제4개구를 포함한 절연 게이트 반도체 장치의 제조방법.
  22. (a) 제1, 제2주표면을 가진 제1도전형의 반도체기판을 준비하는 스텝과, (b) 제1반도체기판을 형성하도록 사기 반도체기판의 상기 제1주표면에 제2도전형의 불순물을 주입하고 확산하는 스텝과, (c) 상기 제1반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1개구로 상기 제1반도체층의 표면상에 제1레지스트패턴을 형성하는 스텝과, (d) 제2반도체층을 형성하도록 상기 적어도 하나의 제1개구를 마스크로 사용해서 상기 제1레지스트패턴을 통해 상기 제1반도체층의 상기 표면에 제1도전형의 불순물을 더 주입하고 확산하는 스텝과, (e) 상기 제2반도층의 상기 표면의 일부상에 적어도 하나의 제3개구와 상기 제1반도체층의 상기 표면에 연장하는 적어도 하나의제2개구로 상기 제1반도체층의 상기 표면과 상기제2반도체의 표면위에 차폐막을 형성하는 스텝과, (f) 상기 적어도 하나의 제2개구와 상기 적어도 하나의 제3개구에 대향하는 제1홈과 제2홈을 형성하도록 상기 제2, 제3레지스트를 마스크로 상기 차폐막을 사용해서 상기 반도체기판에 상기 제1, 제2반도체층의 상기 표면으로부터 수직범위에서의 반도체를 제거하는 스텝과,(g) 상기 제1홈의 표면과 제2홈의 표면위에 절연막을 형성하는 스텝과, (h) 상기 제1홈과 상기 제2홈을 채우도록 상기 절연막상에 제1도전체를 적층하는 스텝과, (i) 그 개구에서 상기 제1, 제2홈을 평평하게 하도록 상기 제1도전체를 제거하는 스텝과, (j) 상기 제1, 제2홈에 매립된 상기 차폐막과 상기 제1도전체의 표면상에 절연층을 형성하는 스텝과, (k) 상기 제1홈에 매립된 상기 제도전체의 상기 표면과 상기 제2반도체층의 상기 표면의일부, 상기 제1반도체층의 상기 표면을 한정하도록 제4개구로 상기 절연층의 표면상에 제2레지스트패턴을 형성하는 스텝과, (l) 상기 제4개구를 마스크로서 상기 제2레지스트패턴을 사용해서 상기 절연층을 제거하는 스텝과, (m) 제1주전극을 형성하도록 상기 스텝(1)으로 노출되는 상기 제1홈에 매립된 상기 제1도전체의 상기 표면과 상기 제2반도체층의 상기 표면의 상기 부분, 상기 제1반도체층의 상기 표면상에 제2도전체를 적층하는 스텝과, (n) 제2주전극을 형성하도록 상기 반도체기판의 상기 제2주표면상에 제3도전체를 적층하는 스텝과, (o) 상기 제2홈에 매립된 상기 제1도전체와 전기적으로 접속되도록 제어전극을 형성하는 스텝을 구비한 절연 게이트 반도체 장치의 제조방법.
  23. 제22항에 있어서, 상기 스텝(c)에서 형성된 상기 제1레지스트패턴의 상기 적어도 하나의 제1개구는 소정의 피치에서 배열된 스트라이프형의 복수의 제5개구를 포함하고, 상기 제2반도체층은 상기 제5개구를 통해 형성되는 스트라이프의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에서 형성된 상기 차폐막의 상기 적어도 하나의 제3개구와 상기 적어도 하나의 제2개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7개구를 각각 포함하고, 상기 제7 개구는 상기 제4반도체층보다 폭이 좁게 스트라이프 형태로 긴쪽방향을 따라 상기 제4반도체층에 배열되는 절연 게이트 반도체 장치의 제조방법.
  24. 제22항에 있어서, 상기 스텝(c)에서 형성된 상기 제1레지스트패턴의 상기 적어도 하나의 제1개구는 소정의 피치에서 배열된 스트라이프형의 복수의 제5개구를 포함하고, 상기 제2반도체층은 상기 제5개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에서 사용된 상기 차폐막의 상기 적어도 하나의 제2개구와 상기 적어도 하나의 제3개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7개구를 포함하고, 상기 제7 개구는 상기 제4반도체층을 교차하도록 스트라이프형태로 배열되는 절연 게이트 반도체 장치의 제조방법.
  25. 제22항에 있어서, 상기 스텝(f)에 이어서, (p) 상기적어도 하나의 제2개구와 상기 적어도 하나의 제3개구를 마스크로 사용해서 상기 차폐막을 통해 상기 제1, 제2홈의 저부에서 상기 반도체기파에서의 저농도의 제2도전형의 불순물을 주입하고 확산하는 스텝을 더 구비한 절연 게이트 반도체 장치의 제조방법.
  26. 제25항에 있어서, 상기 스텝(c)에서 형성된 상기 제1레지스트패턴의 상기 적어도 하나의 제1개구는 소정의 피치에서 배열된 스트라이프형의 복수의 제5개구를 포함하고, 상기 제2반도체층은 상기 제5개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에서 형성된 상기 차폐막의 상기 적어도 하나의 제2개구와 상기 적어도 하나의 제3개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7개구를 각각 포함하고, 상기 제7개구는 상기 제4반도체층보다 폭이 좁게 스트라이프형태로 긴쪽 방향을 따라 상기 제4반도체층상에 배열되는 절연 게이트 반도체 장치의 제조방법.
  27. 제25항에 있어서, 상기 스텝(c)에서 형성된 상기 제1레지스트패턴의 상기 적어도 하나의 제1개구는 소정의 피치에서 배열된 스트라이프형의 복수의 제5개구를 포함하고, 상기 제2반도체층은 상기 제5개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에서 사용된 상기 차폐막의 상기 적어도 하나의 제2개구와 상기 적어도 하나의 제3개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7개구를 각각 포함하고, 상기 제7 개구는 상기 제4반도체층을 교차하도록 스트라이프형태로 배열되는 절연 게이트 반도체 장치의 제조방법.
  28. (a) 제1, 제2주표면을 가진 제1도전형의 반도체기판을 준비하느 스텝과, (b) 제1반도체기판을 형성하도록 상기 반도체기판의 상기 제1주표면에 제2도전형의 불순물을 주입하고 확산하는 스텝과, (c) 상기 제1반도체층의 상기 표면의 일부를 제거하여 만든 적어도 하나의 제1개구로 상기 제1반도층의 ㅍ면위에 제1레지스트패턴을 형성하느 스텝과, (d) 제2반도체층을 형성하도록 상기 적어도 하나의 제1개구를 마스크로 사용해서 상기 제1레지스트패턴을 통해 상기 제1반도체층의 상기 표면에 제1도전형의 불순물을 더 주입하고 확산하는 스텝과, (e) 상기 제1반도체층의 상기 표면의 일부상에 적어도 하나의 제2개구로 상기 제1반도체층의 상기 표면과 상기 제2반도체의 표면상에 제1차폐막을 형성하는 스텝과, (f) 상기 제1반도체층의 상기 표면에 개구를 가지는 제1홈을 형성하도록 상기 제2개구를 마스크로서 상기 제1차폐막을 사용해서 상기 반도체기판에 상기 제1반도체층의 상기 표면으로부터 수직범위에서의 반도체를 제거하는 스텝과, (g) 적어도 하나의 상기 제2개구를 마스크로서 사용해서 상기 제1차폐막을 통해 상기 제1홈의 저부에 상시 반도체기판에서의 저농도의 제2도전형의 불순물을 계속 더 주입하고 확산하는 스텝과, (h) 상기 제1홈의 표면상에 제1절연막을 형성하는 스텝과, (i) 상기 제1홈을 채우도록 상기 제1절연막상에 제1도전체를 적층하는 스텝과, (j) 그 개구에서 상기 제1홈을 평평하게하도록 상기 제1도전체를 제거하는 스텝과, (k) 상기 제2반도체층의 상기 표면의 일부상에 적어도 하나의 제3개구로 상기 제1, 제2반도체층의 상기 표면과 상기 제1홈에 매립된 상기 제1도전체의 표면에 제2차폐막을 형성하는 스텝과, (l) 상기 제2반도체층의 상기 표면에 개구를 가진 제2홈을 형성하도록 적어도 하나의 제3개구를 마스크로서 상기 제2차폐막을 사용해서 상기 반도체기판에 상기 제2반도체층의 상기 표면으로부터 수직범위에서 반도체를 제거하는 스텝과, (m) 상기 제2홈의 표면상에 제2절연막을 형성하는 스텝과, (n) 상기 제2홈을 채우도록 상기 제2절연막상에 제2도전체를 적층하는 스텝과, (o) 그 개구 부분에 상기 제2홈을 평평하게 하도록 상기 제2도전체를 제거하는 스텝과, (p) 상기 제1, 제2홈에 매립된 상기 제1, 제2도전체의 표면과 상기 제1, 제2반도체층의 상기 표면상에 절연층을 제거하는 스텝과, (q) 상기 제1홈에 매립된 상기 제1도전체의 상기 표면과 상기 제2반도체층의 상기 표면의 일부, 상기 제1반도체층의 상기 표면상에 제4개구로 상기 절연층상에 제2레지스트패턴을 형성하는 스텝과, (r) 상기 제4개구를 마스크로서 상기 제2레지스트패턴을 사용해서 상기 절연층을 제거하는 스텝과, (s) 제1주전극을 형성하도록 상기 스텝(r)에서 노출되는 상기 제1홈에 매립된 상기 제1도전체의 상기 표면과 상기 제2반도체층의 상기 표면의 상기 부분, 상기 제1반도체층의 상기 표면상에 제3도전체를 적층하는 스텝과, (t) 상기 반도체기판의 상기 제2주표면상에 제4도전체를 적층하는 스텝과, (u) 상기 홈에 캐립된 상기 제2도전체와 전기적으로 접속된 제어전극을 형성하는 스텝을 구비한 절연 게이트 반도체 장치의 제조방법.
  29. 제28항에 있어서, 상기 스텝(c)에 형성된 상기 제1레지스트패턴의 상기 적어도 하나의 제1개구부는 소정의 피치에 배열된 스트라이프형의 복수의 제5개구를 포함하고, 상기 제2반도체층은 상기 제5개구를 통해 형성되는 스트라이프형의 복수의 제4반도체층보을 포함하고, 상기 스텝(e)에 형성된 상기 차폐막의 상기 적어도 하나의 제2개구와 상기 적어도 하나의 제3개구는 서로 병렬로 교대로 배열되는 복수의 제6, 제7개구을 각각 포함하고, 상기 제7개구는 상기 제4반도체층보다 폭이 좁게 스트라이프형태로 긴쪽방향을 따라 상기 제4반도체 층상에 배열되는 절연 게이트 반도체 장치의 제조방법.
  30. 제28항에 있어서, 상기 스텝(c)에 형성된 상기 제1레지스트패턴의 상기 적어도 하나의 제1개구는 소정의 피치에 배열된 스트라이프형의 복수의 제5개구를 포함하고, 상기 제2반도체층은 상기 제5개구를 통해 형성되는 스프라이프형의 복수의 제4반도체층을 포함하고, 상기 스텝(e)에 사용된 상기 차폐막의 상기 적어도 하나의 제2개구와 상기 적어도 하나의 제3개구는 서로 병렬로 교대로 배역되는 복수의 제6, 제7개를 각각 포함하고, 상기 제7개구는 상기 제4반도체층을 교차하도록 스프라이프형태로 배열되는 절연 게이트 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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