KR100882226B1 - 전력용 반도체장치 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

게이트 배선의 간격이 넓어지는 경우에도, 대전류화 및 고신뢰성화의 요구에 따른 전력용 반도체장치를 제공한다. 상기 전력용 반도체장치는, 제1도전형의 제1의 반도체층의 한쪽 면 위에 설치된 제2도전형의 제2의 반도체층과, 이 제2의 반도체층 위에 설치된 제2도전형의 제3의 반도체층과, 이 제3의 반도체층의 표면내에 선택적으로 설치된 제1도전형의 제1의 반도체 영역과, 이 제1의 반도체 영역의 표면내에 선택적으로 설치된 제2도전형의 제2의 반도체 영역과, 제3의 반도체층과 제1의 반도체 영역 및 제2의 반도체 영역의 일부 위에 설치된 게이트 절연막과, 이 게이트 절연막 위에 설치된 게이트 전극과, 제2의 반도체 영역 위에 설치되어, 상기 제2의 반도체 영역과 전기적으로 접속된 제1의 주전극과, 제1의 반도체층의 다른 쪽 면 위에 설치된 제2의 주전극을 구비하여, 게이트 전극을, 게이트 절연막 위에 설치된 폴리실리콘 막과, 이 폴리실리콘 막 위에 폴리실리콘에 불순물을 도프한 도프 폴리실리콘 막을 설치한 구성으로 한 것이다.
도프 폴리실리콘 막, 게이트 전극, 게이트 절연막, 불순물

Description

전력용 반도체장치{Power Semiconductor Device}
본 발명은, MOS게이트 구조를 가지는 전력용 반도체장치에 관한 것으로, 특히 인버터 등의 전력의 변환이나 제어에 이용되는 절연 게이트형 바이폴러트랜지스터에 관한 것이다.
최근, 인버터 등의 전력의 변환이나 제어에 이용되는 전력용 반도체장치로서 절연 게이트형 바이폴러트랜지스터(이하 IGBT(Insulated Gate Bipolar Transistor)라고 한다.)가 많이 이용되고 있다. 그리고 이 IGBT에 있어서는, 보다 대전류화(고내압화) 및 고신뢰성화의 요구가 높아지고 있다.
도 7은, 예를 들면 특허문헌 1에 개시되고 있는 IGBT칩의 평면도이다. 도 7에 있어서의 IGBT칩(50)에 있어서, 부호 51은 이미터 전극(제1의 주전극), 52는 이미터 전극(51)의 가장자리의 일부에 설치된 오목부에 형성된 게이트 패드, 53은 게이트 패드(52)로부터 이미터 전극(51)의 주위 및 면내에 연장 설치되어, 이미터 전극(51)을 단책상으로 분할하도록 설치된 게이트 배선이다. 그리고 게이트 배선(53) 사이에는 여러 가지 셀 구조의 IGBT셀(54)이 설치된다.
예를 들면 도 8은 도 7의 IGBT셀(54)의 A-A단면을 나타내는 부분 단면도로서, 비특허문헌 1에 개시되고 있는 일반적인 플래너 게이트형 IGBT의 셀 구조이다. 도 8에 있어서, 55는 반도체 기판으로 이루어지는 p+콜렉터층(제1도전형의 제1의 반도체층), 56은 p+콜렉터층(55)의 한쪽 면 위에 설치된 n+버퍼층(제2도전형의 제2의 반도체층), 57은 n+버퍼층(56)위에 설치된 n-층(제2도전형의 제3의 반도체층), 58은 n-층(57)의 표면내에 선택적으로 설치된 p베이스 영역(제1도전형의 제1의 반도체 영역), 59는 p베이스 영역(58)의 표면내에 선택적으로 설치된 n+이미터 영역(제2도전형의 제2의 반도체 영역), 60은 n-층(57)과 n+이미터 영역(59)의 일부 및 그 사이의 p베이스 영역(58) 위에 설치된 산화막 등의 절연체로 이루어지는 게이트 절연막, 61은 게이트 절연막(60)위에 설치된 폴리실리콘 등의 도전체로 이루어지는 게이트 전극, 62는 게이트 전극(61)과 게이트 절연막(60) 및 n+이미터 영역(59)의 일부를 덮도록 설치된 실리케이트 유리(BPSG)등의 절연체로 이루어지는 층간 절연막, 51은 도 7에서 나타낸 알루미늄 등의 도전체로 이루어지는 이미터 전극으로, 층간 절연막(62)과 p베이스 영역(58) 및 n+이미터 영역(59)의 일부를 덮도록 설치된다. 부호 63은 p+콜렉터층(55)의 다른 쪽 면 위에 설치된 알루미늄 등의 도전체로 이루어지는 콜렉터 전극(제2의 주전극)이다. 또한 게이트 전극(61)의 연장 방향(도 8에 있어서 는 지면 전후 방향)의 단부는 게이트 배선(53)에 접속되어 있다.
또 도 9는 도 7의 IGBT셀(54)의 A-A단면을 나타내는 부분 단면도이며, 비특허문헌 2에 개시되고 있는 테라스 게이트 구조를 가지는 플래너 게이트형 IGBT의 셀 구조이다. 도 9에 있어서, 도 8과 서로 다른 점은, n-층(57)위에 설치되어 있는 테라스 게이트부(65)이며, 그 특징은, 도 8에 나타내는 일반적인 플래너 게이트형 IGBT에 비해 테라스 게이트부(65)의 게이트 절연막(60)이 두꺼운 점이다. 이에 따라 게이트 절연막(60)의 용량이 작아지므로, 귀환 용량이 저감된다. 또한 도 9에 있어서 도 8에서 나타낸 것과 동일한 또는 상당하는 것에 관해서는 동일한 부호를 붙여 설명은 생략한다.
또 도 10a, 도 10b는 도 7의 IGBT셀(54)의 평면도 및 A-A단면을 나타내는 부분 단면도이며, 게이트 동작하지 않는 트렌치(이하, 더미 트렌치라고 한다.)를 갖는 트렌치 게이트형 IGBT의 셀 구조를 나타낸 것으로, 예를 들면 특허문헌 2에 상당하는 것이 기재되어 있다. 또한 도 10a는 이해를 쉽게 하기 위해 이미터 전극(51)을 제거하여 나타내고 있다. 도 10에 있어서, p+콜렉터층(55), n+버퍼층(56), n-층(57), 이미터 전극(51) 및 콜렉터 전극(63)은 도 8에서 나타낸 것과 동일 또는 상당하는 것으로 동일한 부호를 붙여 설명은 생략한다. 부호 66은 n-층(57)위에 설치된 p베이스층(제1도전형의 제4의 반도체층), 67은 p베이스층(66)표면에서 n-층(57)에 도달하도록 설치된 트렌치 게이트이며, 이 트렌치 게이트(67)는, 트렌 치(67a)와 트렌치(67a)의 내면에 설치된 산화막 등의 절연체로 이루어지는 게이트 절연막(67b) 및 게이트 절연막(67b)의 내부를 메우도록 설치된 폴리실리콘 등의 도전체로 이루어지는 게이트 전극(67c)으로 구성되어 있다. 부호 68은 p베이스층(66)표면에서 n-층(57)에 도달하도록 설치된 더미 트렌치이며, 이 더미 트렌치(68)는, 트렌치(68a)와 트렌치(68a)의 내면에 설치된 산화막 등의 절연체로 이루어지는 절연막(68b) 및 절연막(68b)의 내부를 메우도록 설치되고, 이미터 전극(51)과 전기적으로 접속된 폴리실리콘 등의 도전체로 이루어지는 더미 전극(68c)으로 구성되어 있다. 부호 69는 트렌치 게이트(67)의 양측에 인접하여 p베이스층(66)의 표면내에 설치된 n+이미터 영역, 70은 n+이미터 영역(69)의 일부와 트렌치 게이트(67)을 덮도록 설치된 층간 절연막, 51은 도 7에서 나타낸 이미터 전극으로 층간 절연막(70), p베이스층(66), 더미 트렌치(68) 및 n+이미터 영역(69)의 노출 부분을 덮도록 설치된다. 또한 더미 트렌치를 사용하는 것은, 단락시에 IGBT칩(50)에 흐르는 전류가 억제되므로, 단락 내량(SCSOA(Short Circuit Safe Operation Area))의 확보가 가능하여, 대전류화에 대하여 유효하게 기능하는 점에 있다. 또한 게이트 전극(67c)은, 그 단부가 게이트 배선(53)에 접속되고 있다.
[특허문헌 1] 일본국 공개특허공보 특개평8-316479호(제1도)
[특허문헌 2] 일본국 공개특허공보 특개2002-353456호(제1도)
[비특허문헌 1] 트랜지스터 기술 SPECIAL No.85 CQ출판 주식회사 2004년1월 1일 발행 p44(도 3-10)
[비특허문헌 2] 파워 디바이스·파워 IC핸드북 코로나사 1996년 발행 p151(도 6, 28(a))
종래의 전력용 반도체장치인 IGBT는, 상기한 바와 같이 구성되어 있는 것이 있지만, 최근의 IGBT에 대한 대전류화(고내압화) 및 고신뢰성화의 요구에 대하여, 다음과 같은 과제가 현저하게 된다.
IGBT칩(50)에 있어서는, 폴리실리콘 등의 도전체로 형성되는 게이트 전극(61, 67c)의 게이트 저항(도 7에 R로서 나타낸다)을 억제하기 위해, 도 7에서 도시한 바와 같이 이미터 전극(51)을 알루미늄 등의 도전체로 형성되는 게이트 배선(53)으로 단책상으로 분할하도록 설치하고 있다. 그러나 대전류화 및 고신뢰성화에 대응하기 위해, IGBT칩(50)이 탑재되는 IGBT패키지에 있어서는, 이미터 전극(51)에 본딩하는 알루미늄 등의 도전체로 이루어지는 와이어의 수가 증가하는 경향에 있다. 이 때문에 와이어 본딩의 신뢰성을 향상시키기 위해서는, 게이트 배선(53)의 간격을 넓게 하여 단책상으로 설치된 각각의 이미터 전극(51)의 면적을 넓게할 필요가 있지만, 한편 넓게 하면, 전술한 바와 같이 게이트 전극(61, 67c)의 게이트 저항에 큰 차이가 생기게 된다. 구체적으로는 IGBT(54)에 있어서, 게이트 배선(53)에 가까운 위치에서는 게이트 저항이 작아지고, 게이트 배선(53)으로부터 떨어진 위치(예를 들면 게이트 배선간의 중앙위치)에서는 게이트 저항이 커진다. 그 때문에 턴오프 시에, 게이트 배선(53)에 가까운 위치와 떨어진 위치의 IGBT 셀(54)에 공급되는 전류가 언밸런스(이하, 분류 언밸런스라고 한다.)하게 되어, 턴오프 속도가 늦어지는 게이트 배선(53)으로부터 떨어진 위치의 IGBT셀(54)에 전류가 집중하여 발열함으로써 턴오프 내량, 즉 역 바이어스 안전동작영역(RBSOA(Reverse Biased Safe Operating Area))이 저하하게 된다.
이 게이트 전극(61, 67c)의 게이트 저항을 저감시키는 수단으로서, 게이트 전극(61, 67c)의 재료인 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘을 사용할 수 있다. 그러나 도 8 및 도 9에 나타내는 플래너 게이트형 IGBT의 게이트 전극(61)에 도프 폴리실리콘을 사용했을 경우, 도프된 불순물이 게이트 절연막(60) 및 n-층(57)으로 오토 도프하여, 게이트 리크 특성이나 주내압 리크 특성에 영향을 주게 된다. 또 도 10에 나타내는 트렌치 게이트형 IGBT의 게이트 전극(67c)에 도프 폴리실리콘을 사용했을 경우, 트렌치 게이트의 폭은 매우 좁게 형성되고 있기 때문에, 게이트 전극(67c)의 단면적은 상당히 작아진다. 그 때문에 상기한 바와 같이 게이트 배선(53)의 간격이 넓어질 경우, 게이트 저항이 증대하여 분류 언밸런스가 일어나, 턴오프 내량이 저하하게 된다.
본 발명은, 상기와 같은 과제를 해소하기 위해 행해진 것으로, 게이트 배선(53)의 간격이 넓어지는 경우에 있어서도, 분류 언밸런스를 개선하면서, 대전류화 및 고신뢰성화의 요구에 따른 전력용 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 전력용 반도체장치는, 제1도전형의 제1의 반도체층의 한쪽 면 위에 설치된 제2도전형의 제2의 반도체층과, 이 제2의 반도체층 위에 설치된 제2도전형의 제3의 반도체층과, 이 제3의 반도체층의 표면내에 선택적으로 설치된 제1도전형의 제1의 반도체 영역과, 이 제1의 반도체 영역의 표면내에 선택적으로 설치된 제2도전형의 제2의 반도체 영역과, 제3의 반도체층과 제1의 반도체 영역 및 제2의 반도체 영역의 일부 위에 설치된 게이트 절연막과, 이 게이트 절연막 위에 설치된 게이트 전극과, 제2의 반도체 영역 위에 설치되어, 상기 제2의 반도체 영역과 전기적으로 접속된 제1의 주전극과, 제1의 반도체층의 다른 쪽 면 위에 설치된 제2의 주전극을 구비하여, 게이트 전극을, 게이트 절연막 위에 설치된 폴리실리콘 막과, 이 폴리실리콘 막 위에 폴리실리콘에 불순물을 도프한 도프 폴리실리콘 막을 설치한 구성으로 한 것이다.
본 발명에 의하면, 게이트 전극을, 게이트 절연막 위에 설치된 폴리실리콘 막위에, 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막을 설치한 구성을 가지고 전력용 반도체장치를 구성했으므로, 게이트 전극의 게이트 저항이 종래에 비해 저감된다. 그 때문에 턴오프 시의 분류 언밸런스가 개선되어, 턴오프 내량의 저하를 초래하지 않는다. 또한 도프 폴리실리콘 막과 게이트 절연막 사이에 불순물이 도프 되지 않는 폴리실리콘 막을 설치했기 때문에, 도프 폴리실리콘 막을 설치함으로써 염려되는 불순물의 게이트 절연막 및 n-층으로의 오토 도프에 의한 게 이트 리크 특성이나 주내압 리크 특성의 영향도 배제할 수 있다. 따라서 대전류화 및 고신뢰성화의 요구에 따른 전력용 반도체장치를 얻을 수 있다.
(실시예 1)
본 발명의 실시예 1에 대하여 설명한다. 도 1은 본 발명의 실시예 1에 따른 전력용 반도체장치인 플래너 게이트형 IGBT의 부분 단면도이며, 도 7에 나타내는 IGBT셀(54)의 A-A단면에 있어서의 셀 구조를 나타낸 것이다. 도 1에 있어서 종래기술에서 나타낸 도 8과 서로 다른 점은, 게이트 전극(1)을, 게이트 절연막(60)위에 설치된 폴리실리콘 막(1a)과, 이 폴리실리콘 막(1a)위에, 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막(1b)을 설치한 구성으로 하고, 이 게이트 전극(1)의 연장 방향(도 1에 있어서는 지면 전후 방향)에 있는 단부를 게이트 배선(53)에 접속하고 있는 것이다. 그 밖의 구성에 대해서는 도 8에 나타낸 것과 동일 또는 상당하는 것이기 때문에 동일한 부호를 붙여 설명은 생략한다.
이러한 도 1의 구조에 의하면, 게이트 전극(1)을, 게이트 절연막(60)위에 설치된 폴리실리콘 막(1a)과, 이 폴리실리콘 막(1a)위에, 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막(1b)을 설치한 구성으로 했기 때문에, 게이트 전극(1)의 게이트 저항이 종래에 비해 저감된다. 그 때문에 게이트 배선(53)에 가까운 위치의 IGBT셀(54)과 게이트 배선(53)으로부터 떨어진 위치(예를 들면 게이트 배선간의 중앙위치)의 IGBT셀(54)의 게이트 저항의 차이가 작아진다. 따라서 게이트 배선(53)에 가까운 위치와 게이트 배선(53)으로부터 떨어진 위치의 IGBT 셀(54)에 있어서의 턴오프 시의 분류 언밸런스가 개선되어, 게이트 배선(53)으로부터 떨어진 위치의 IGBT셀(54)에 전류가 집중하여 발열하지 않게 되므로, 턴오프 내량의 저하를 방지할 수 있다.
또 도프 폴리실리콘 막(1b)과 게이트 절연막(60) 사이에 불순물이 도프 되지 않는 폴리실리콘 막(1a)을 설치하고 있기 때문에, 도프 폴리실리콘 막(1b)에 포함되는 불순물이, 게이트 절연막(60) 또는 n-층(57)으로 자연스럽게 확산되는 즉 오토 도프가 억제된다. 이 때문에 오토 도프에 의해 걱정되는 게이트 리크 특성이나 주내압 리크 특성에 대한 영향을 배제할 수 있다.
이에 따라 게이트 배선(53)의 간격이 넓어지는 경우라도, 분류 언밸런스의 개선에 의해 턴오프 내량의 저하가 방지되고, 또한 불순물의 오토 도프의 억제에 의해, 염려되는 게이트 리크 특성이나 주내압 리크 특성에 대한 영향도 배제할 수 있게 되므로, 대전류화(고내압화) 및 고신뢰성화의 요구에 따른 플래너형 IGBT를 얻을 수 있다.
(실시예 2)
실시예 1에서는, 게이트 전극(1)을, 게이트 절연막(60)위에 설치된 폴리실리콘 막(1a)과, 이 폴리실리콘 막(1a)위에, 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막(1b)을 설치한 구성으로 한 것을 나타냈다. 도 2는 실시예 2를 설명하는 부분 확대도로서, 도 1의 게이트 전극(1)의 부분을 확대한 것에 상당한다. 이 실시예 2가 실시예 1과 서로 다른 점은, 도프 폴리실리콘 막(1b)에 포함 되는 불순물에 농도 구배를 갖는 점이다. 구체적으로는, 도 2에 나타내는 불순물 농도분포와 같이, 도프 폴리실리콘 막(1b)의 두께 방향에 불순물 농도구배를 갖게 하고, 도프 폴리실리콘 막(1b)의 상부에서의 불순물 농도를 가장 높게 하여, 두께 방향, 즉 폴리실리콘 막(1a)을 향해 불순물 농도를 감소시키고, 폴리실리콘 막(1b)에 접촉하는 도프 폴리실리콘 막(1b)의 저부에서의 불순물 농도를 더욱 낮게 또는 제로로 하고 있다. 또한 도 8에 나타낸 것과 동일 또는 상당하는 것에 대해서는 동일한 부호를 붙여 설명은 생략한다.
이러한 도 2의 구조에 의하면, 게이트 전극(1)의 저항이 도 2에 나타내는 저항분포와 같이 되며, 도프 폴리실리콘 막(1b)의 상부에 저저항의 영역을 가짐으로써 실시예 1과 마찬가지로 턴오프 내량의 저하를 방지할 수 있다.
또 폴리실리콘 막(1a)과 접촉하는 도프 폴리실리콘 막(1b)의 저부에 있어서, 도프 폴리실리콘 막(1b)의 불순물 농도를 가장 낮게 또는 제로로 하고 있기 때문에, 도프 폴리실리콘 막(1b)에 포함되는 불순물이 게이트 절연막(60) 또는 n-층(57)으로 자연스럽게 확산되는 오토 도프가, 실시예 1에 비해 더욱 억제된다. 이 때문에 오토 도프에 의해 염려되는 게이트 리크 특성이나 주내압 리크 특성에 대한 영향을 더욱 배제할 수 있다.
이에 따라 게이트 배선(53)의 간격이 넓어지는 경우라도, 분류 언밸런스의 개선에 의해 턴오프 내량의 저하가 방지되고, 또한 불순물의 오토 도프의 더욱 억제됨에 따라, 염려되는 게이트 리크 특성이나 주내압 리크 특성에 대한 영향도 더 욱 배제할 수 있기 되므로, 보다 대전류화(고내압화) 및 고신뢰성화의 요구에 따른 플래너형 IGBT를 얻을 수 있다.
(실시예 3)
실시예 1에서 나타낸 폴리실리콘 막(1a)과 도프 폴리실리콘 막(1b)으로 이루어지는 게이트 전극(1)은, 도 9에서 나타낸 테라스 게이트 구조를 가지는 플래너 게이트형 IGBT에도 응용가능하다. 도 3은 본 발명의 실시예 3에 따른 전력용 반도체장치인 테라스 게이트 구조를 가진 플래너 게이트형 IGBT의 부분 단면도로서, 도 7에 나타내는 IGBT셀(54)의 A-A단면에 있어서의 셀 구조를 나타낸 것이다. 도 3에 있어서 종래기술에서 나타낸 도 9와 서로 다른 점은, 테라스 게이트부(65)에 있어서, 게이트 전극(2)을, 게이트 절연막(60)위에 설치한 폴리실리콘 막(2a)과, 이 폴리실리콘 막(2a)위에, 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막(2b)을 설치한 구성으로 한 점이다. 또한 게이트 전극(2)의 연장 방향(도 3에 있어서는 지면전후 방향)에 있는 단부는 게이트 배선(53)에 접속되어 있다. 그 밖의 구조에 관해서는 도 8 및 도 9에 나타낸 것과 동일 또는 상당하는 것이기 때문에 동일 부호를 붙여 설명은 생략한다.
이러한 도 3의 구조에 의하면, 테라스 게이트부(65)에 있어서, 게이트 전극(2)을, 게이트 절연막(60)위에 설치한 폴리실리콘 막(2a)과, 이 폴리실리콘 막(2a)위에, 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막(2b)을 설치한 구성으로 했기 때문에, 게이트 전극(2)의 게이트 저항이 종래에 비해 저감된다. 그 때문에 실시예 1과 마찬가지로 턴오프 내량의 저하를 방지할 수 있다.
또 실시예 1과 마찬가지로, 도프 폴리실리콘 막(2b)에 포함되는 불순물이 게이트 절연막(60) 또는 n-층(57)으로 자연히 확산되는 오토 도프가 억제된다. 이 때문에 오토 도프에 의해 염려되는 게이트 리크 특성이나 주내압 리크 특성에 대한 영향을 배제할 수 있다.
이에 따라 게이트 배선(53)의 간격이 넓어지는 경우라도, 분류 언밸런스의 개선에 의해 턴오프 내량의 저하가 방지되고, 또한 불순물의 오토 도프의 억제에 의해, 염려되는 게이트 리크 특성이나 주내압 리크 특성에 대한 영향도 더욱 배제할 수 있기 때문에, 보다 대전류화(고내압화) 및 고신뢰성화의 요구에 따른 플래너형 IGBT를 얻을 수 있다.
(실시예 4)
실시예 3에서는, 테라스 게이트부(65)에 있어서, 게이트 전극(2)을, 게이트 절연막(60)위에 설치한 폴리실리콘 막(2a)과, 이 폴리실리콘 막(2a)위에 폴리실리콘에 불순물을 도프하여 저저항화한 도프 폴리실리콘 막(2b)을 설치한 구성으로 한 것을 나타냈지만, 도프 폴리실리콘 막(2b)에 실시예 2와 같이 불순물 농도구배를 갖도록 해도 된다. 이 경우 실시예 2와 같이, 턴오프 내량의 저하의 방지에 덧붙여서, 도프 폴리실리콘 막(2b)에 포함되는 불순물의 게이트 절연막(60) 또는 n-층(57)으로의 오토 도프가 더욱 억제되므로, 오토 도프에 의해 염려되는 IGBT의 게이트 리크 특성이나 주내압 리크 특성에 대한 영향을 더욱 배제할 수 있기 때문에, 보다 대전류화 및 고신뢰성화의 요구에 따른 플래너 게이트형 IGBT를 얻을 수 있다.
(실시예 5)
본 발명의 실시예 5에 대하여 설명한다. 도 4a, 도 4b는 도 7에 나타내는 IGBT셀(54)의 평면도 및 A-A단면을 나타내는 부분 단면도로서, 본 발명의 실시예 5에 따른 전력용 반도체장치인 더미 트렌치를 가지는 트렌치 게이트형 IGBT의 셀 구조를 도시한 것이다. 또한 도 4a는 이해해 쉽게 하기 위해 이미터 전극(51)을 제거하여 도시하고 있다. 도 4에 있어서, p+콜렉터층(55)(제1도전형의 제1의 반도체층), n+버퍼층(56)(제2도전형의 제2의 반도체층), n-층(57)(제2도전형의 제3의 반도체층), 이미터 전극(51)(제1의 주전극), 콜렉터 전극(63)(제2의 주전극), p베이스층(66)(제1도전형의 제4의 반도체층) 및 더미 트렌치(68)(트렌치(68a), 절연막(68b), 더미 전극(68c))는, 도 10에서 나타낸 것과 동일 또는 상당하는 것이며 동일 부호를 붙여 설명은 생략한다. 3 및 4는 근접하여 설치되고, 나란히 설치된 2개의 트렌치 게이트이며, p베이스층(66)표면에서 n-층(57)에 도달하도록 설치된다. 이 2개의 트렌치 게이트 3 및 4는, 각각 트렌치(3a, 4a)와 트렌치(3a, 4a)의 내면에 설치된 산화막 등의 절연체로 이루어지는 게이트 절연막(3b, 4b) 및 게이트 절연막(3b, 4b)내부를 메우도록 설치된 폴리실리콘등의 도전체로 이루어지는 게이트 전극(3c, 4c)으로 구성되어 있다. 부호 6은 2개의 트렌치 게이트 3 및 4의 각각의 한쪽에만 인접하여 p베이스층(66)의 표면내에 설치된 n+이미터 영역(제2도전형의 제1의 반도체 영역)이다. 도 4에 있어서는, 2개의 트렌치 게이트 3 및 4를 최대한 근 접하여 배치하도록 하기 위해, n+이미터 영역(6)은 2개의 트렌치 게이트 3 및 4의 양쪽 외측에 설치하고 있다. 부호 7은 n+이미터 영역(6)의 일부와 2개의 트렌치 게이트 3 및 4를 덮도록 설치된 층간 절연막, 51은 도 7에서 나타낸 이미터 전극이며, 층간 절연막(7), p베이스층(66), 더미 트렌치(68) 및 n+이미터 영역(6)의 노출부를 덮도록 설치된다. 또한 게이트 전극(3c, 4c)은, 그 연장 방향(도 4a에 있어서는 지면 상하방향, 도 4b에 있어서는 지면 전후 방향)에 있는 단부에서 게이트 배선(53)에 접속되어 있다.
이러한 도 4의 구조에 의하면, 서로 근접하여 설치되고, 나란히 설치된 2개의 트렌치 게이트 3 및 4의 각각 한쪽에만 인접하여, p베이스층(66)표면내에 n+이미터 영역(6)을 설치했기 때문에, 2개의 트렌치 게이트 3 및 4로 하나의 트렌치 게이트와 같이 동작하여, 게이트 전극의 단면적이 실질적으로 증가하므로, 보다 구체적으로는, 게이트 전극의 단면적이 트렌치 게이트(3)의 게이트 전극(3c)의 단면적과 트렌치 게이트(4)의 게이트 전극(4c)의 단면적의 합이 되어 증가(여기에서는 종래에 비해서 약 2배가 된다)하므로, 게이트 저항이 종래에 비해 저감된다. 이 때문에 게이트 배선(53)에 가까운 위치의 IGBT셀(54)과 게이트 배선(53)으로부터 떨어진 위치(예를 들면 게이트 배선간의 중앙위치)의 IGBT셀(54)의 게이트 저항의 차이가 작아진다. 따라서 게이트 배선(53)에 가까운 위치와 게이트 배선(53)으로부터 떨어진 위치의 IGBT셀(54)에 있어서의 턴오프 시의 분류 언밸런스가 개선되어, 게이트 배선(53)으로부터 떨어진 위치의 IGBT셀(54)에 전류가 집중하여 발열하지 않게 되므로, 턴오프 내량의 저하를 방지할 수 있다.
또 2개의 트렌치 게이트 3 및 4의 각각에는, 한쪽에만 인접하여 n+이미터 영역(6)을 설치하고 있으므로, 턴온 시에 있어서 n채널이 한쪽에만 형성된다. 따라서 단락시의 전류손실을 낮게 억제할 수 있기 때문에, 더미 트렌치(68)가 없는 경우라도, 단락 내량의 확보가 가능하게 된다. 또한 더미 트렌치(68)를 설치함으로써 단락 내량은 더욱 향상한다.
이에 따라 게이트 배선(53)의 간격이 넓어지는 경우에도, 분류 언밸런스의 개선에 의해 턴오프 내량의 저하가 방지되므로, 대전류화 및 고신뢰성화의 요구에 따른 트렌치 게이트형 IGBT를 얻을 수 있다. 또한 더미 트렌치를 설치함으로써 단락 내량이 더욱 향상되므로, 보다 대전류화 및 고신뢰성화의 요구에 따른 트렌치 게이트형 IGBT를 얻을 수 있다.
(실시예 6)
본 발명의 실시예 6에 대하여 설명한다. 도 5a, 도 5b는 도 7에 나타내는 IGBT셀(54)의 평면도 및 A-A단면을 나타내는 부분 단면도이며, 본 발명의 실시예 6에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 셀 구조를 나타낸 것이다. 또한 도 5a는 이해를 쉽게 하기 위해 이미터 전극(51)을 제거하여 나타내고 있다. 도 5에 있어서, p+콜렉터층(55)(제1도전형의 제1의 반도체층), n+버퍼층(56)(제2도전형의 제2의 반도체층), n-층(57)(제2도전형의 제3의 반도체층), 이미터 전극 (51)(제1의 주전극), 콜렉터 전극(63)(제2의 주전극), p베이스층(66)(제1도전형의 제4의 반도체층)은, 도 10에서 나타낸 것과 동일 또는 상당하는 것으로 동일 부호를 붙여 설명은 생략한다. 부호 8은 p베이스층(66)표면에서 n-층(57)에 도달하도록 설치된 트렌치 게이트이며, 이 트렌치 게이트(8)는 트렌치(8a)와 트렌치(8a)의 내면에 설치된 산화막 등의 절연체로 이루어지는 게이트 절연막(8b) 및 게이트 절연막(8b)내부를 메우도록 설치된 폴리실리콘 등의 도전체로 이루어지는 게이트 전극(8c)으로 구성되어 있다. 9는 트렌치 게이트(8)의 한 쪽에만 인접하여 p베이스층(66)의 표면내에 설치된 n+이미터 영역(제2도전형의 제1의 반도체 영역), 10은 n+이미터 영역(9)의 일부와 트렌치 게이트(8)를 덮도록 설치된 층간 절연막, 51은 도 7에서 나타낸 이미터 전극이며, 층간 절연막(10), p베이스층(66) 및 n+이미터 영역(9)의 노출부를 덮도록 설치된다. 또한 게이트 전극(8c)은, 그 연장 방향(도 5a에 있어서는 지면 상하방향, 도 5b에 있어서는 지면 전후 방향)에 있는 단부에서 게이트 배선(53)에 접속되어 있다.
이러한 도 5의 구조에 의하면, 트렌치 게이트(8)의 한쪽에만 인접하여 p베이스층(66)의 표면내에 n+이미터 영역(9)을 설치했기 때문에, 트렌치 게이트(8)에 공급되는 전류가 종래에 비해 저감되므로, 트렌치 게이트(8)의 게이트 전극(8c)의 실효적인 단면적이 커지고, 트렌치 게이트(8)의 게이트 저항은 종래에 비해 저감된다. 그 때문에 게이트 배선(53)에 가까운 위치의 IGBT셀(54)과 게이트 배선(53)으 로부터 떨어진 위치(예를 들면 게이트 배선간의 중앙위치)의 IGBT셀(54)의 게이트 저항의 차이가 작아진다. 따라서 게이트 배선(53)에 가까운 위치와 게이트 배선(53)으로부터 떨어진 위치의 IGBT셀(54)에 있어서의 턴오프 시의 분류 언밸런스가 개선되어, 게이트 배선(53)으로부터 떨어진 위치의 IGBT셀(54)에 전류가 집중하여 발열하지 않게 되므로, 턴오프 내량의 저하를 방지할 수 있다.
또 트렌치 게이트(8)의 한쪽에만 인접하여 n+이미터 영역(9)을 설치하고 있기 때문에, 턴온 시에 있어서 n채널이 한쪽에만 형성된다. 따라서 단락시의 전류손실을 낮게 억제할 수 있기 때문에, 단락 내량의 확보가 가능하게 된다. 또한 실시예 5에서 나타낸 더미 트렌치(68)를 설치함으로써 단락 내량의 향상이 더욱 가능하게 된다.
이에 따라 게이트 배선(53)의 간격이 넓어지는 경우라도, 분류 언밸런스의 개선에 의해 턴오프 내량의 저하가 방지되므로, 대전류화 및 고신뢰성화의 요구에 따른 트렌치 게이트형 IGBT를 얻을 수 있다. 또한 더미 트렌치를 설치함으로써 단락 내량이 더욱 향상되므로, 보다 대전류화 및 고신뢰성화의 요구에 따른 트렌치 게이트형 IGBT를 얻을 수 있다.
(실시예 7)
실시예 6에서는, 트렌치 게이트(8)의 한쪽에만 인접하여 p베이스층(66)의 표면내에 n+이미터 영역(9)을 설치한 것을 나타냈지만, n+이미터 영역(9)은 트렌치 게이트(8)의 한쪽에만 설치되어 있으면 실시예 6과 동등한 효과를 얻을 수 있다. 예 를 들면 도 6에 나타내는 바와 같이, n+이미터 영역(9)을 소정의 길이를 가지는 제1의 n+이미터 영역(9a)과 제2의 n+이미터 영역(9b)으로서, 트렌치 게이트(8)의 연장 방향(도 6a에 있어서는 지면 상하방향, 도 6b 및 도 6c에 있어서는 지면 전후 방향)에 인접하여 p베이스층(66)의 표면내에 교대로 설치해도 된다. 또한 도 6에 있어서, 도 6a는 도 7에 나타내는 IGBT셀(54)의 평면도이며, 도 6b 및 도 6c는 도 6a에 있어서의 B-B단면 및 C-C단면을 나타내는 부분 단면도이다. 또 도 6에 있어서 실시예 6의 도 5와 동일 또는 상당하는 것에 관해서는 동일 부호를 붙여 설명은 생략한다.
도 1은 본 발명의 실시예 1에 따른 전력용 반도체장치인 플래너 게이트형 IGBT의 부분 단면도이다.
도 2는 본 발명의 실시예 2에 따른 전력용 반도체장치인 플래너 게이트형 IGBT의 부분 확대도이다.
도 3은 본 발명의 실시예 3에 따른 전력용 반도체장치인 플래너 게이트형 IGBT의 부분 단면도이다.
도 4는 본 발명의 실시예 5에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 평면도 및 부분 단면도이다.
도 5는 본 발명의 실시예 6에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 평면도 및 부분 단면도이다.
도 6은 본 발명의 실시예 7에 따른 전력용 반도체장치인 트렌치 게이트형 IGBT의 평면도 및 부분 단면도이다.
도 7은 종래의 전력용 반도체장치인 IGBT칩을 나타내는 평면도이다.
도 8은 종래의 전력용 반도체장치인 플래너 게이트형 IGBT의 부분 단면도이다.
도 9는 종래의 전력용 반도체장치인 테라스 게이트 구조를 가지는 플래너 게이트형 IGBT의 부분 단면도이다.
도 10은 종래의 전력용 반도체장치인 더미 트렌치 구조를 구비한 트렌치 게이트형 IGBT의 부분 단면도이다.
[부호의 설명]
1 : 게이트 전극 1a : 폴리실리콘 막
1b : 도프 폴리실리콘 막 50 : IGBT칩
51 : 이미터 전극 52 : 게이트 패드
53 : 게이트 배선 54 : IGBT셀
55 : p+콜렉터층 56 : n+버퍼층
57 : n-층 58 : p베이스 영역
59 : n+이미터 영역 60 : 게이트 절연막
61 : 게이트 전극 62 : 층간 절연막
63 : 콜렉터 전극

Claims (3)

  1. 제1도전형의 제1의 반도체층과,
    상기 제1의 반도체층의 한쪽 면 위에 설치된 제2도전형의 제2의 반도체층과,
    상기 제2의 반도체층 위에 설치된 제2도전형의 제3의 반도체층과,
    상기 제3의 반도체층 위에 설치된 제1도전형의 제4의 반도체층과,
    상기 제4의 반도체층의 표면에서 상기 제3의 반도체층내로 그 저부가 도달하도록 하여, 서로 근접하여 설치되고, 나란히 설치된 트렌치와, 이 트렌치의 내면에 설치된 게이트 절연막과, 이 게이트 절연막의 내부를 메우도록 설치된 게이트 전극으로 이루어지는 2개의 트렌치 게이트와,
    상기 2개의 트렌치 게이트의 각각의 한쪽에만 인접하여, 상기 제4의 반도체층의 표면내에 설치된 제2도전형의 제1의 반도체 영역과,
    상기 제4의 반도체층 위에 설치되고, 상기 제1의 반도체 영역과 전기적으로 접속된 제1의 주전극과,
    상기 제4의 반도체층의 표면에서 상기 제3의 반도체층내로 그 저부가 도달하도록 설치된, 트렌치와, 이 트렌치의 내면에 설치된 절연막과, 이 절연막의 내부를 메우도록 설치되어 상기 제1의 주전극과 전기적으로 접속된 더미 전극으로 이루어지는 더미 트렌치와,
    상기 제1의 반도체층의 다른 쪽 면 위에 설치된 제2의 주전극을 구비한 것을 특징으로 하는 전력용 반도체장치.
  2. 제1도전형의 제1의 반도체층과,
    상기 제1의 반도체층의 한쪽 면 위에 설치된 제2도전형의 제2의 반도체층과,
    상기 제2의 반도체층 위에 설치된 제2도전형의 제3의 반도체층과,
    상기 제3의 반도체층 위에 설치된 제1도전형의 제4의 반도체층과,
    상기 제4의 반도체층의 표면에서 상기 제3의 반도체층내로 그 저부가 도달하도록 설치된 트렌치와, 이 트렌치의 내면에 설치된 게이트 절연막과, 이 게이트 절연막의 내부를 메우도록 설치된 게이트 전극으로 이루어지는 트렌치 게이트와,
    상기 트렌치 게이트의 한쪽에만 인접하여 상기 제4의 반도체층의 표면내에 설치된 제2도전형의 제1의 반도체 영역과,
    상기 제4의 반도체층 위에 설치되고, 상기 제1의 반도체 영역과 전기적으로 접속된 제1의 주전극과,
    상기 제4의 반도체층의 표면에서 상기 제3의 반도체층내로 그 저부가 도달하도록 설치된 트렌치와, 이 트렌치의 내면에 설치된 절연막과, 이 절연막의 내부를 메우도록 설치되어 상기 제1의 주전극과 전기적으로 접속된 더미 전극으로 이루어지는 더미 트렌치와,
    상기 제1의 반도체층의 다른 쪽 면 위에 설치된 제2의 주전극을 구비한 것을 특징으로 하는 전력용 반도체장치.
  3. 제 2항에 있어서,
    상기 제1의 반도체 영역은, 상기 트렌치 게이트의 연장 방향으로 소정의 길이를 가지고, 상기 연장 방향에 대하여 교대로 설치한 것을 특징으로 하는 전력용 반도체장치.
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