JP2018006360A - 半導体装置 - Google Patents

Abstract

【課題】メイン素子領域とセンス素子領域が同一半導体基板上に形成された半導体装置において、センス素子がメイン素子よりも先にターンオンすることにより、面積の小さいセンス素子に負荷電流が集中し、センス素子領域において大電流に起因した素子破壊が生じることを抑制する。【解決手段】センス素子領域に形成されるトレンチを略格子形状とすることで、センス素子領域において、ゲート絶縁膜がボディ層に接する面積を、メイン素子領域において、ゲート絶縁膜がボディ層に接する面積よりも大きくする。これにより、センス素子領域のゲート容量を、メイン素子領域のゲート容量よりも大きくする。【選択図】図４

Description

本発明が開示する技術は、半導体装置に関する。

特許文献１は、メイン素子領域とセンス素子領域に区画されている半導体基板を備える半導体装置を開示する。メイン素子領域に対応する範囲の半導体基板にメインスイッチング素子が形成されており、センス素子領域に対応する範囲の半導体基板にセンススイッチング素子が形成されている。メイン素子領域の面積が、センス素子領域の面積よりも大きい。メインスイッチング素子に流れる電流とセンススイッチング素子に流れる電流の比は、メイン素子領域とセンス素子領域とにそれぞれ形成される総チャネル長の比と略一致する。したがって、センススイッチング素子を流れる電流を検出することで、メインスイッチング素子を流れる電流を知ることができる。

特開２００６−９３４５９号公報

負荷短絡等に起因してこのような半導体装置にサージが印加される場合がある。
従来、センス素子を内蔵した半導体装置では、メイン素子領域とセンス素子領域とで単位セル構造を統一とすることが多い。
ここで、製造ばらつき等により、センス素子がメイン素子よりも先にターンオンすると、面積の小さいセンス素子に負荷電流が集中し、センス素子領域において大電流に起因した素子破壊が生じることが考えられる。一方で、センス素子に流れる単位面積当たりの電流量を制限するために欠陥層等を設けると、電流検出に使用される電流量を確保するためにセンス素子領域の面積を大きくする必要があり、半導体装置の大型化に繋がる。

本明細書は、メイン素子領域とセンス素子領域とが同一半導体基板上に形成されている半導体装置であって、半導体装置を大型化することなく、センス素子領域に負荷電流が集中することを抑制する半導体装置を提供するものである。

本明細書は、メイン素子領域と、メイン素子領域よりも面積の小さいセンス素子領域とが同一半導体基板上に形成されている半導体装置を提供する。メイン素子領域は、半導体基板の表面側に形成されている第２導電型の第１メイン半導体領域と、第１メイン半導体領域の裏面側に形成されている第１導電型の第２メイン半導体層と、第２メイン半導体層の裏面側に形成されている第２導電型の第３メイン半導体層と、半導体基板の表面に、第１方向に沿って形成されており、第１メイン半導体領域と第２メイン半導体層を貫通して、第３メイン半導体層に達する、複数のメイントレンチと、メイントレンチの内面を覆うメインゲート酸化膜と、メイントレンチの内部に配置されており、メインゲート酸化膜によって半導体基板から絶縁されているメインゲート電極と、を備える。センス素子領域は、半導体基板の表面側に形成されている第２導電型の第１センス半導体領域と、第１センス半導体領域の裏面側に形成されている第１導電型の第２センス半導体層と、第２センス半導体層の裏面側に形成されている第２導電型の第３センス半導体層と、半導体基板の表面に、第１方向に沿って形成されており、第１センス半導体領域と第２センス半導体層を貫通して、第３センス半導体層に達する、複数の第１センストレンチと、半導体基板の表面に、第１方向に間隔を空けて形成されており、第１センス半導体領域と第２センス半導体層を貫通して、第３センス半導体層に達すると共に、第１センストレンチと接続する、第２センストレンチと、第１センストレンチ及び第２センストレンチの内面を一体的に覆うセンスゲート酸化膜と、第１センストレンチ及び第２センストレンチの内部に配置されており、センスゲート酸化膜によって半導体基板から絶縁されているセンスゲート電極と、を備える。センスゲート絶縁膜の第２センス半導体層に接する面積は、メインゲート絶縁膜の第２メイン半導体層に接する面積よりも大きい。

上記の構成によれば、センス素子領域に形成されるトレンチを略格子形状とすることで、センス素子領域において、ゲート絶縁膜がボディ層に接する面積を、メイン素子領域において、ゲート絶縁膜がボディ層に接する面積よりも大きくすることで、センス素子領域のゲート容量を、メイン素子領域のゲート容量よりも大きくする。これにより、センス素子のターンオンをメイン素子のターンオンよりも遅らせ、面積の小さいセンス素子領域に負荷電流が集中することを抑制する。
また、センス素子領域に形成されるトレンチゲートを略格子状に形成することにより、チャネル面積を大きくし、センス素子領域の面積を小さくする。

半導体装置の回路図の概略を示す。 半導体装置の平面図を模式的に示す。 半導体装置の要部断面図を模式的に示しており、図２のI−I線に対応した断面図である。 半導体装置の平面図の拡大図を模式的に示しており、図２の領域IIに対応した平面図であって、図３のIII−III線に対応した断面図である。

図１は、実施形態に係る半導体装置１の回路図の概略を示す。半導体装置１は、メインスイッチング素子ＳＷ１及びセンススイッチング素子ＳＷ２を構成するＩＧＢＴ、メインエミッタ電極２２、センスエミッタ電極２４、コレクタ電極２８及びゲートパッド２６を有する。メインエミッタ電極２２は、外部電極４４に接続される。センスエミッタ電極２４は、センス抵抗Ｒ１を介して外部電極４４に接続される。

図２に示されるように、半導体装置１は、シリコン製の半導体基板１０を有する。半導体基板１０の表面には、複数のメインエミッタ電極２２、センスエミッタ電極２４及びゲートパッド２６が形成されている。メインエミッタ電極２２の周囲、さらに、隣接するメインエミッタ電極２２の間には、ゲートパッド２６に電気的に接続するゲート配線（図示省略）が配設されている。半導体基板１０の裏面には、コレクタ電極２８が形成されている。メインエミッタ電極２２が形成されている範囲がメイン素子領域１０Ａに対応し、センスエミッタ電極２４が形成されている範囲がセンス素子領域１０Ｂに対応する。このよに、半導体基板１０はメイン素子領域１０Ａとセンス素子領域１０Ｂに区画されており、メイン素子領域１０Ａの面積がセンス素子領域１０Ｂの面積よりも大きい。

図３は、図２のI−I線に対応した断面図である。図３に示されるように、メインエミッタ電極２２が形成されているメイン素子領域１０Ａに対応する範囲の半導体基板１０にメインスイッチング素子ＳＷ１が形成されており、センスエミッタ電極２４が形成されているセンス素子領域１０Ｂに対応する範囲の半導体基板１０にセンススイッチング素子ＳＷ２が形成されている。メイン素子領域１０Ａとセンス素子領域１０Ｂの間には、スイッチング素子が形成されていない分離範囲１０Ｃが存在する。

半導体基板１０は、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、ボディ領域１４Ａ、１４Ｂ、ボディコンタクト領域１５Ａ、１５Ｂ及びエミッタ領域１６Ａ、１６Ｂを有する。コレクタ領域１１は、半導体基板１０の裏面側に形成されており、ｐ型不純物濃度が濃いｐ型領域である。メインスイッチング素子ＳＷ１及びセンススイッチング素子ＳＷ２のコレクタ領域１１の各々は、コレクタ電極２８に共通接続しており、コレクタ電極２８にオーミック接触する。バッファ領域１２は、コレクタ領域１１とドリフト領域１３の間に配置されており、ｎ型領域である。ドリフト領域１３は、バッファ領域１２とボディ領域１４の間に配置されており、ｎ型不純物濃度が薄いｎ型領域である。ボディ領域１４Ａ、１４Ｂは、ドリフト領域１３とエミッタ領域１６Ａ、１６Ｂの間に配置されており、ｐ型領域である。ボディ領域１４は、メイン素子領域１０Ａとセンス素子領域１０Ｂの間でドリフト領域１３によって分離されている。ボディコンタクト領域１５Ａ、１５Ｂは、半導体基板１０の表面側に形成されると共に、ボディ領域１４Ａ、１４Ｂに接続しており、ｐ型不純物が濃いｐ型領域である。メインスイッチング素子ＳＷ１のボディコンタクト領域１５Ａは、メインエミッタ電極２２にオーミック接触する。センススイッチング素子ＳＷ２のボディコンタクト領域１５Ｂは、センスエミッタ電極２４にオーミック接触する。エミッタ領域１６Ａ、１６Ｂは、半導体基板１０の表面側に形成されると共に、ボディ領域１４に接しており、ｎ型不純物濃度が濃いｎ型領域である。メインスイッチング素子ＳＷ１のエミッタ領域１６Ａは、メインエミッタ電極２２にオーミック接触する。センススイッチング素子ＳＷ２のエミッタ領域１６Ｂは、センスエミッタ電極２４にオーミック接触する。

図４は、図２の領域IIに対応した平面拡大図であって、図３のIII−III線に対応した断面図である。半導体基板１０の表面側には、複数のトレンチが形成されている。ここで、図４に示されるように、メイン素子領域１０Ａには、ストライプ状にトレンチが形成されており、センス素子領域１０Ｂには、格子状にトレンチが形成される。各トレンチは、エミッタ領域１６Ａ、１６Ｂとボディ領域１４Ａ、１４Ｂを貫通してドリフト領域１３に達する。各トレンチ内に、ゲート絶縁膜３２Ａ、３２Ｂとゲート電極３４Ａ、３４Ｂを有する絶縁トレンチゲート３０Ａ、３０Ｂが形成されている。ゲート絶縁膜３２Ａ、３２Ｂは、トレンチの内面を覆うように形成されている。ゲート電極３４Ａ、３４Ｂは、ゲート絶縁膜３２Ａ、３２Ｂによって半導体基板１０から絶縁されている。ゲート電極３４Ａ、３４Ｂは、ゲート絶縁膜３２Ａ、３２Ｂを介して、エミッタ領域１６Ａ、１６Ｂ、ボディ領域１４Ａ、１４Ｂ及びドリフト領域１３に対向する。ゲート電極３４Ａ、３４Ｂ上に層間絶縁膜が形成されており、ゲート電極３４Ａとメインエミッタ電極２２が層間絶縁膜で絶縁されており、ゲート電極３４Ｂとセンスエミッタ電極２４も層間絶縁膜で絶縁されている。ゲート電極３４Ａ、３４Ｂは、図示しないゲート配線によってゲートパッド２６（図２参照）に電気的に接続されている。

上記したように、メインスイッチング素子ＳＷ１は、コレクタ電極２８、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、ボディ領域１４Ａ、ボディコンタクト領域１５Ａ、エミッタ領域１６Ａ、メインエミッタ電極２２及び絶縁トレンチゲート３０Ａによって構成されている。また、センススイッチング素子ＳＷ２は、コレクタ電極２８、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、ボディ領域１４Ｂ、ボディコンタクト領域１５Ｂ、エミッタ領域１６Ｂ、センスエミッタ電極２４及び絶縁トレンチゲート３０Ｂによって構成されている。メインスイッチング素子ＳＷ１は、ゲート電極３４に印加されるゲート電圧に基づいて、コレクタ電極２８とメインエミッタ電極２２の間を流れる電流をスイッチングする。センススイッチング素子ＳＷ２は、ゲート電極３４に印加されるゲート電圧に基づいて、コレクタ電極２８とセンスエミッタ電極２４の間を流れる電流をスイッチングする。

上記の構成によれば、センス素子領域１０Ｂに形成されるトレンチ３０Ｂを略格子形状とすることで、センス素子領域１０Ｂにおいて、ゲート絶縁膜３２Ｂがボディ層１４Ｂに接する面積を、メイン素子領域１０Ａにおいて、ゲート絶縁膜３２Ａがボディ層１４Ａに接する面積よりも大きくする。これにより、センス素子領域１０Ｂのゲート容量を、メイン素子領域１０Ａのゲート容量よりも大きくする。

次に、半導体装置１の動作について説明する。メインスイッチング素子ＳＷ１とセンススイッチング素子ＳＷ２を同時にオンさせると、コレクタ電極２８から外部電極４４（図１参照）に向かって電流が流れる。電流の大部分は、メインスイッチング素子ＳＷ１（即ち、メインエミッタ電極２２）を経由して流れる。電流の一部は、センススイッチング素子ＳＷ２（即ち、センスエミッタ電極２４）を経由して流れる。センススイッチング素子ＳＷ２に流れる電流は、センス抵抗Ｒ１の両端の電位差によって測定することができる。また、メインスイッチング素子ＳＷ１に流れる電流とセンススイッチング素子ＳＷ２に流れる電流の比は、メイン素子領域１０Ａとセンス素子領域１０Ｂにそれぞれ形成される総チャネル長の比と略等しい。したがって、センススイッチング素子ＳＷ２の電流を検出することで、メインスイッチング素子ＳＷ１の電流を検出することができる。

負荷短絡等に起因して半導体装置１にサージが印加される場合がある。半導体装置１では、センス素子領域１０Ａのゲート容量が、メイン素子領域１０Ｂのゲート容量よりも大きい。したがって、センススイッチング素子ＳＷ２のターンオンをメインスイッチング素子ＳＷ１のターンオンよりも遅らせ、面積の小さいセンス素子領域１０Ｂに負荷電流が集中し、センス素子領域１０Ｂにおいて大電流に起因した素子破壊が生じることを抑制する。また、センス素子領域に形成されるトレンチゲートを略格子状に形成することにより、チャネル面積を大きくし、センス素子領域の面積を小さくする。

上記では、メイン素子領域１０Ａにおいてストライプ状にトレンチを形成している例を説明した。この例に代えて、メイン素子領域１０Ａにおいても、一部格子状にトレンチが形成されており、センス素子領域１０Ｂにおいて、ゲート絶縁膜３２Ｂがボディ層１４Ｂに接する面積が、メイン素子領域１０Ａにおいて、ゲート絶縁膜３２Ａがボディ層１４Ａに接する面積よりも大きい構造であってもよい。この場合、メイン素子領域１０Ａにおいて、オン抵抗を低減することができる。

１：半導体装置
１０：半導体基板
１０Ａ：メイン素子領域
１０Ｂ：センス素子領域
１０Ｃ：分離範囲
１１：コレクタ領域
１２：バッファ領域
１３：ドリフト領域（第３メイン領域、第３センス領域）
１４Ａ、１４Ｂ：ボディ領域（第２メイン領域、第２センス領域）
１５Ａ、１５Ｂ：ボディコンタクト領域
１６Ａ、１６Ｂ：エミッタ領域（第１メイン領域、第１センス領域）
２２：メインエミッタ電極
２４：センスエミッタ電極
２６：ゲートパッド
２８：コレクタ電極
３０Ａ、３０Ｂ：絶縁トレンチゲート
３２Ａ、３２Ｂ：ゲート絶縁膜（メインゲート絶縁膜、センスゲート絶縁膜）
３４Ａ、３４Ｂ：ゲート電極（メインゲート電極、センスゲート電極）
ＳＷ１：メインスイッチング素子
ＳＷ２：センススイッチング素子
外部抵抗：Ｒ１

Claims (1)

1. メイン素子領域と、メイン素子領域よりも面積の小さいセンス素子領域とが同一基板上に形成されている半導体装置であって、
   前記メイン素子領域は、
   前記半導体基板の表面側に形成されている第２導電型の第１メイン半導体領域と、
   前記第１メイン半導体領域の裏面側に形成されている第１導電型の第２メイン半導体層と、
   前記第２メイン半導体層の裏面側に形成されている第２導電型の第３メイン半導体層と、
   前記半導体基板の表面に、第１方向に沿って形成されており、前記第１メイン半導体領域と前記第２メイン半導体層を貫通して、前記第３メイン半導体層に達する、複数のメイントレンチと、
   前記メイントレンチの内面を覆うメインゲート酸化膜と、
   前記メイントレンチの内部に配置されており、前記メインゲート酸化膜によって前記半導体基板から絶縁されているメインゲート電極と、
   を備え、
   前記センス素子領域は、
   前記半導体基板の表面側に形成されている第２導電型の第１センス半導体領域と、
   前記第１センス半導体領域の裏面側に形成されている第１導電型の第２センス半導体層と、
   前記第２センス半導体層の裏面側に形成されている第２導電型の第３センス半導体層と、
   前記半導体基板の表面に、前記第１方向に沿って形成されており、前記第１センス半導体領域と前記第２センス半導体層を貫通して、前記第３センス半導体層に達する、複数の第１センストレンチと、
   前記半導体基板の表面に、前記第１方向に間隔を空けて形成されており、前記第１センス半導体領域と前記第２センス半導体層を貫通して、前記第３センス半導体層に達すると共に、前記第１センストレンチと接続する第２センストレンチと、
   前記第１センストレンチ及び前記第２センストレンチの内面を一体的に覆うセンスゲート酸化膜と、
   前記第１センストレンチ及び前記第２センストレンチの内部に配置されており、前記センスゲート酸化膜によって前記半導体基板から絶縁されているセンスゲート電極と、
   を備え、
   前記センスゲート絶縁膜の前記第２センス半導体層に接する面積は、前記メインゲート絶縁膜の前記第２メイン半導体層に接する面積よりも大きい、半導体装置。

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