KR20180097462A - 반도체장치 - Google Patents

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마사노리 미야타
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Abstract

센스 다이오드에의 과전압의 인가를 억제한다.
반도체장치에 있어서, 반도체기판과, 상기 반도체기판의 상부에 배치되어 있는 상부 주전극과, 상기 반도체기판의 상부에 배치되어 있는 센스 애노드 전극과, 제 1 저항층과, 상기 반도체기판의 하부에 배치되어 있는 하부 주전극을 가지고 있다. 상기 제 1 저항층은, 상기 반도체기판의 상부에 배치되어 있으며, 상기 상부 주전극 및 상기 센스 애노드 전극보다도 높은 저항률을 가지며, 상기 상부 주전극과 상기 센스 애노드 전극을 접속하고 있다. 상기 반도체기판이, 스위칭 소자와 센스 다이오드를 가지고 있다. 상기 스위칭 소자가, 상기 상부 주전극과 상기 하부 주전극의 사이에 접속되어 있다. 상기 센스 다이오드가, 상기 센스 애노드 전극에 접속되어 있는 p형의 제 1 애노드 영역과, 상기 하부 주전극에 접속되어 있는 n형의 제 1 캐소드 영역을 가지고 있다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 명세서에 개시의 기술은, 반도체장치에 관한 것이다.
특허문헌 1에, 공통의 반도체기판에 스위칭 소자와 보호 다이오드가 설치된 반도체장치가 개시되어 있다. 보호 다이오드의 캐소드 전극은, 스위칭 소자의 일방의 단자에 접속되어 있다. 보호 다이오드 애노드 전극은, 외부 회로에 접속되어 있다. 보호 다이오드 애노드 전극의 전위는, 스위칭 소자의 상기 일방의 단자의 전위에 따라 변화된다. 특허문헌 1의 기술에서는, 보호 다이오드 애노드 전극의 전위에 따라, 스위칭 소자에 병렬로 접속되어 있는 환류 다이오드가 온하고 있는지 아닌지를 판정한다. 외부 회로는, 환류 다이오드가 오프하고 있을 때에, 스위칭 소자의 온을 허가한다.
일본국 공개특허 특개2016-149715호 공보
특허문헌 1의 보호 다이오드와 같이, 다이오드의 캐소드 전극을 스위칭 소자의 일방의 단자에 접속하면, 그 단자의 전위에 따라 다이오드의 애노드 전극의 전위가 변화된다. 이 종류의 다이오드는, 특허문헌 1의 사용 방법(즉, 환류 다이오드의 온의 판정) 이외의 방법에서도, 스위칭 소자의 단자의 전위에 의거하여 스위칭 소자의 동작 상태를 판정하기 위하여 사용할 수 있다. 이하에서는, 이 종류의 다이오드(특허문헌 1의 보호 다이오드를 포함한다)를, 센스 다이오드라고 한다.
센스 다이오드와 스위칭 소자를 단일의 반도체기판에 설치할 경우에는, 반도체기판의 상면에 상부 주전극과 센스 애노드 전극을 설치하고, 반도체기판의 하면에 하부 주전극을 설치할 수 있다. 센스 다이오드의 p형의 애노드층이 센스 애노드 전극에 접속되고, 센스 다이오드의 n형의 캐소드층이 하부 주전극에 접속된다. 스위칭 소자는, 상부 주전극과 하부 주전극의 사이에 접속된다. 즉, 하부 주전극에 있어서, 스위칭 소자와 센스 다이오드가 접속된다. 즉, 하부 주전극은, 스위칭 소자의 일방의 단자인 것과 함께, 센스 다이오드의 캐소드 전극이기도 하다. 반도체기판의 상부에 배치되어 있는 상부 주전극과 센스 애노드 전극의 사이에는 기생 용량이 존재한다. 또한, 반도체기판의 상부에 배치되어 있는 센스 애노드 전극과 반도체기판의 하부에 배치되어 있는 하부 주전극의 사이에도, 기생 용량이 존재한다.
도 12는, 이 반도체장치의 회로도를 예로서 나타내고 있다. 도 12에는, 스위칭 소자(100), 센스 다이오드(110), 상부 주전극(120), 하부 주전극(130), 센스 애노드 전극(140), 기생 용량(150) 및 기생 용량(160)이 나타나 있다. 또한, 도 12에서는, 스위칭 소자(100)로서 IGBT가 나타나 있지만, 스위칭 소자(100)는 MOSFET, 바이폴러 트랜지스터 등의 다른 스위칭 소자이어도 된다. 도 12에 나타내는 바와 같이, 스위칭 소자(100)는, 상부 주전극(120)과 하부 주전극(130)의 사이에 접속되어 있다. 센스 다이오드(110)의 캐소드층은 하부 주전극(130)에 접속되어 있으며, 센스 다이오드(110)의 애노드층은, 센스 애노드 전극(140)에 접속되어 있다. 센스 애노드 전극(140)과 상부 주전극(120)의 사이에, 기생 용량(150)이 존재하고 있다. 센스 애노드 전극(140)과 하부 주전극(130)의 사이에, 기생 용량(160)이 존재하고 있다.
도 12의 반도체장치에 있어서, 스위칭 소자(100)의 동작 중에, 기생 용량(150) 또는 기생 용량(160)을 개재한 용량 결합에 의해, 의도하지 않게 센스 애노드 전극(140)의 전위가 상승하는 경우가 있다. 용량 결합에 의한 센스 애노드 전극(140)의 전위 상승에 의해, 센스 다이오드(110)에 과전압이 인가(印加)될 경우가 있다.
따라서, 본 명세서에서는, 센스 다이오드에의 과전압의 인가를 억제하는 기술을 제공한다.
본 명세서가 개시하는 반도체장치는, 반도체기판과, 상기 반도체기판의 상부에 배치되어 있는 상부 주전극과, 상기 반도체기판의 상부에 배치되어 있는 센스 애노드 전극과, 제 1 저항층과, 상기 반도체기판의 하부에 배치되어 있는 하부 주전극을 가지고 있다. 상기 제 1 저항층은, 상기 반도체기판의 상부에 배치되어 있으며, 상기 상부 주전극 및 상기 센스 애노드 전극보다도 높은 저항률을 가지며, 상기 상부 주전극과 상기 센스 애노드 전극을 접속하고 있다. 상기 반도체기판이, 스위칭 소자와 센스 다이오드를 가지고 있다. 상기 스위칭 소자가, 상기 상부 주전극과 상기 하부 주전극의 사이에 접속되어 있다. 상기 센스 다이오드가, 상기 센스 애노드 전극에 접속되어 있는 p형의 제 1 애노드 영역과, 상기 하부 주전극에 접속되어 있는 n형의 제 1 캐소드 영역을 가지고 있다.
이 반도체장치에서는, 제 1 저항층에 의해 센스 애노드 전극이 상부 주전극에 접속되어 있다. 이 때문에, 용량 결합에 의해 센스 애노드 전극의 전위가 상승하면, 제 1 저항층을 개재하여 센스 애노드 전극으로부터 상부 주전극에 전류가 흐른다. 이 때문에, 센스 애노드 전극의 전위가 그 이상 상승하는 것이 억제된다. 이 때문에, 센스 다이오드에의 과전압의 인가가 억제된다. 또한, 가령, 센스 애노드 전극과 상부 주전극의 사이의 저항이 지극히 낮으면, 센스 애노드 전극의 전위가 상부 주전극의 전위로 고정되어 버린다. 이에 비하여, 이 반도체장치에서는, 센스 애노드 전극과 상부 주전극을 접속하는 제 1 저항층이, 상부 주전극 및 센스 애노드 전극보다도 높은 저항률을 가진다. 이 때문에, 센스 애노드 전극의 전위가 상부 주전극의 전위로 고정되지 않아, 센스 애노드 전극의 전위가 변화할 수 있다. 따라서, 센스 애노드 전극의 전위로부터, 스위칭 소자의 동작 상태를 판별할 수 있다. 따라서, 이 반도체장치에 의하면, 스위칭 소자를 적합하게 제어할 수 있다.
도 1은 실시형태의 반도체장치의 상면도이다.
도 2는 도 1의 II-II선에 있어서의 반도체장치의 단면도이다.
도 3은 소자 영역(18)에 있어서의 반도체장치의 단면도이다.
도 4는 실시형태의 반도체장치의 회로도이다.
도 5는 변형예의 반도체장치의 도 1에 대응하는 상면도이다.
도 6은 변형예의 반도체장치의 도 1에 대응하는 상면도이다.
도 7은 변형예의 반도체장치의 도 1에 대응하는 상면도이다.
도 8은 변형예의 반도체장치의 도 1에 대응하는 상면도이다.
도 9는 변형예의 반도체장치의 도 2에 대응하는 단면도이다.
도 10은 변형예의 반도체장치의 도 2에 대응하는 단면도이다.
도 11은 변형예의 반도체장치의 도 2에 대응하는 단면도이다.
도 12는 센스 다이오드를 가지는 반도체장치의 회로도이다.
도 1∼3은, 실시형태의 반도체장치(10)를 나타내고 있다. 반도체장치(10)는, 반도체기판(12)을 가지고 있다. 반도체기판(12)은, 실리콘제의 기판이다. 도 1에 나타내는 바와 같이, 반도체기판(12)의 상부에, 상부 주전극(14)과 센스 애노드 전극(50)이 배치되어 있다. 상부 주전극(14)의 하부의 반도체기판(12)에, 소자 영역(18)이 설치되어 있다. 뒤에 상세히 설명하지만, 소자 영역(18) 내에, IGBT와 환류 다이오드가 설치되어 있다. 또한, 센스 애노드 전극(50)의 하부의 반도체기판(12)에, 센스 영역(70)이 설치되어 있다. 뒤에 상세히 설명하지만, 센스 영역(70) 내에, 센스 다이오드가 설치되어 있다. 소자 영역(18)의 면적은, 센스 영역(70)의 면적보다도 훨씬 크다. 또한, 이하의 설명에 있어서, 반도체기판(12)의 두께 방향을 z방향이라고 하고, 반도체기판(12)의 상면에 평행한 일방향(z방향에 직교하는 일방향)을 x방향이라고 하고, z방향 및 x방향에 직교하는 방향을 y방향이라고 한다.
도 2에 나타내는 바와 같이, 센스 영역(70) 내의 반도체기판(12)의 상면은, 층간 절연막(36)에 의해 덮여 있다. 또한, 센스 영역(70)의 상부에, 센스 애노드 전극(50), 제 2 저항층(52) 및 배선층(54)이 배치되어 있다.
제 2 저항층(52)은, 불순물이 도프된 폴리 실리콘에 의해 구성되어 있다. 제 2 저항층(52)은, 센스 애노드 전극(50) 및 배선층(54)보다도 높은 저항률을 가지고 있다. 제 2 저항층(52)은, 층간 절연막(36) 상에 배치되어 있다. 제 2 저항층(52)의 하부의 층간 절연막(36)에, 콘택트 홀(36c)이 설치되어 있다. 콘택트 홀(36c) 내에, 배선층(54)이 배치되어 있다. 배선층(54)은, Al(알루미늄) 또는 AlSi(알루미늄과 실리콘의 합금)에 의해 구성되어 있다. 배선층(54)은, 제 2 저항층(52)에 접하고 있다. 배선층(54)은, 반도체기판(12)의 상면에 접하고 있다. 즉, 배선층(54)에 의해, 제 2 저항층(52)이 반도체기판(12)에 접속되어 있다. 센스 애노드 전극(50)은, Al 또는 AlSi에 의해 구성되어 있다. 센스 애노드 전극(50)은, 제 2 저항층(52) 상에 배치되어 있다. 센스 애노드 전극(50)은, 제 2 저항층(52)의 상면 전체를 덮고 있다. 센스 애노드 전극(50)의 상면은, 본딩 패드이다. 센스 애노드 전극(50)의 상면에, 와이어(17)의 단부가 본딩되어 있다. 와이어(17)의 타단은, 외부 회로에 접속되어 있다.
제 2 저항층(52)과 배선층(54)에 의해, 센스 애노드 전극(50)과 반도체기판(12)(보다 상세하게는, 후술하는 애노드 영역(60))을 접속하는 전류 경로가 구성되어 있다. 상술한 바와 같이, 제 2 저항층(52)의 저항률은, 센스 애노드 전극(50)의 저항률 및 배선층(54)의 저항률보다도 높다. 이 때문에, 본딩 패드로부터 반도체기판(12)에 이르는 전류 경로에 있어서, 제 2 저항층(52)의 저항은, 센스 애노드 전극(50)의 저항 및 배선층(54)의 저항보다도 높다.
상부 주전극(14)은, Al 또는 AlSi에 의해 구성되어 있다. 도 2, 3에 나타내는 바와 같이, 상부 주전극(14)은, 소자 영역(18) 내에서 반도체기판(12)의 상면에 접하고 있다. 도 2에 나타내는 바와 같이, 상부 주전극(14)과 센스 애노드 전극(50)의 사이에는, 간격이 설치되어 있다.
도 2에 나타내는 바와 같이, 소자 영역(18)과 센스 영역(70)의 사이에 위치하는 반도체기판(12)의 상면은, 층간 절연막(36)에 덮여 있다. 이 부분의 층간 절연막(36) 상에, 제 1 저항층(51)이 배치되어 있다. 제 1 저항층(51)은, 불순물이 도프된 폴리 실리콘에 의해 구성되어 있다. 제 1 저항층(51)의 상면은, 층간 절연막(36)에 덮여 있다. 제 1 저항층(51) 상의 층간 절연막(36)에, 콘택트 홀(36a,36b)이 설치되어 있다. 센스 애노드 전극(50)은, 콘택트 홀(36b)까지 뻗어 있다. 센스 애노드 전극(50)은, 콘택트 홀(36b) 내에서 제 1 저항층(51)을 덮고 있다. 상부 주전극(14)은, 콘택트 홀(36a)까지 뻗어 있다. 상부 주전극(14)은, 콘택트 홀(36a) 내에서 제 1 저항층(51)을 덮고 있다. 제 1 저항층(51)을 개재하여, 센스 애노드 전극(50)이 상부 주전극(14)에 접속되어 있다.
도 2, 3에 나타내는 바와 같이, 반도체기판(12)의 하면에는, 하부 주전극(16)이 배치되어 있다. 하부 주전극(16)은, 반도체기판(12)의 하면의 대략 전역에 접하고 있다.
도 2에 나타내는 바와 같이, 센스 영역(70) 내에, 애노드 영역(60), 드리프트 영역(27) 및 캐소드 영역(62)이 배치되어 있다.
애노드 영역(60)은, p형 영역이다. 애노드 영역(60)은, 반도체기판(12)의 상면에 노출하는 범위에 배치되어 있다. 애노드 영역(60)은, 배선층(54)의 아래에 배치되어 있다. 애노드 영역(60)은, 배선층(54)에 접하고 있다. 애노드 영역(60)은, 배선층(54)과 제 2 저항층(52)을 개재하여 센스 애노드 전극(50)에 접속되어 있다.
드리프트 영역(27)은, n형 불순물 농도가 낮은 n형 영역이다. 드리프트 영역(27)은, 애노드 영역(60)의 아래에 배치되어 있다. 제 2 저항층(52)의 저항률은, 전도도 변조 현상이 생기지 않고 있을 때의 드리프트 영역(27)의 저항률보다도 높은 것이 바람직하다.
캐소드 영역(62)은, 드리프트 영역(27)보다도 n형 불순물 농도가 높은 n형 영역이다. 캐소드 영역(62)은, 애노드 영역(60)의 하부에 있어서, 드리프트 영역(27)의 하에 배치되어 있다. 캐소드 영역(62)은, 반도체기판(12)의 하면에 노출하는 범위에 배치되어 있다. 캐소드 영역(62)은, 하부 주전극(16)에 접하고 있다.
센스 영역(70) 내에는, 애노드 영역(60), 드리프트 영역(27) 및 캐소드 영역(62)에 의해, 센스 다이오드가 설치되어 있다.
도 3에 나타내는 바와 같이, 소자 영역(18)은, IGBT가 설치되어 있는 IGBT 범위(20)와, 환류 다이오드가 설치되어 있는 다이오드 범위(40)를 가지고 있다. IGBT 범위(20)와 다이오드 범위(40)는 서로 인접하고 있다. 소자 영역(18) 내에는, IGBT 범위(20)와 다이오드 범위(40)가 y방향에 있어서 번갈아 반복하도록 배치되어 있다.
소자 영역(18) 내의 반도체기판(12)의 상면에는, 복수의 트렌치(38)가 설치되어 있다. 반도체기판(12)의 상면에 있어서, 복수의 트렌치(38)는, x방향을 따라 평행하게 뻗어 있다. 도 3에 나타내는 단면에 있어서는, 각 트렌치(38)는, 반도체기판(12)의 상면으로부터 z방향을 따라 뻗어 있다. IGBT 범위(20)와 다이오드 범위(40)의 각각에, 복수의 트렌치(38)가 설치되어 있다. 각 트렌치(38)의 내면은, 게이트 절연막(32)에 의해 덮여 있다. 각 트렌치(38) 내에, 게이트 전극(34)이 배치되어 있다. 각 게이트 전극(34)은, 게이트 절연막(32)에 의해 반도체기판(12)으로부터 절연되어 있다. 각 게이트 전극(34)의 상면은, 층간 절연막(36)에 의해 덮여 있다. 각 게이트 전극(34)은, 층간 절연막(36)에 의해 상부 주전극(14)으로부터 절연되어 있다. IGBT 범위(20) 내의 각 게이트 전극(34)은, 도시하지 않은 게이트 배선에 접속되어 있다. 다이오드 범위(40) 내의 각 게이트 전극(34)은, 게이트 배선에 접속되어 있어도 되고, 상부 주전극(14) 등에 접속된 더미 전극이어도 된다.
2개의 트렌치(38)에 끼여 있는 각 범위에, 이미터 영역(22)과 p형 영역(24)이 배치되어 있다. IGBT 범위(20) 내 및 다이오드 범위(40) 내에, 이미터 영역(22)과 p형 영역(24)이 배치되어 있다. 이미터 영역(22)은, n형 영역이다. 이미터 영역(22)은, 반도체기판(12)의 상면에 노출하는 범위에 배치되어 있다. 이미터 영역(22)은, 상부 주전극(14)에 접하고 있다. 이미터 영역(22)은, 트렌치(38)의 상단부에 있어서 게이트 절연막(32)에 접하고 있다. p형 영역(24)은, 고농도 영역(24a)과 저농도 영역(24b)을 가지고 있다. 고농도 영역(24a)은, 저농도 영역(24b)보다도 높은 p형 불순물 농도를 가지고 있다. 고농도 영역(24a)은, 반도체기판(12)의 상면에 노출하는 범위에 배치되어 있다. 고농도 영역(24a)은, 상부 주전극(14)에 접하고 있다. 저농도 영역(24b)은, 고농도 영역(24a)과 이미터 영역(22)의 하에 배치되어 있다. 저농도 영역(24b)은, 이미터 영역(22)의 하에서 게이트 절연막(32)에 접하고 있다. IGBT 범위(20) 내의 p형 영역(24)은, IGBT의 바디 영역으로서 기능한다. 또한, 다이오드 범위(40) 내의 p형 영역(24)은, 환류 다이오드의 애노드 영역으로서 기능한다. 또한, 도 3에서는 다이오드 범위(40) 내에 이미터 영역(22)이 배치되어 있지만, 다이오드 범위(40) 내에 이미터 영역(22)이 배치되어 있지 않아도 된다.
IGBT 범위(20) 내 및 다이오드 범위(40) 내의 p형 영역(24)의 하에, 드리프트 영역(27)이 배치되어 있다. 즉, 드리프트 영역(27)은, 센스 영역(70)과 IGBT 범위(20)와 다이오드 범위(40)에 걸쳐서 분포되어 있다. 드리프트 영역(27)은, p형 영역(24)의 하에서 게이트 절연막(32)에 접하고 있다. 드리프트 영역(27)은, p형 영역(24)에 의해 이미터 영역(22)으로부터 분리되어 있다.
IGBT 범위(20) 내의 드리프트 영역(27)의 하에, 컬렉터 영역(30)이 배치되어 있다. 컬렉터 영역(30)은, p형 영역이다. 컬렉터 영역(30)은, 반도체기판(12)의 하면에 노출하는 범위에 배치되어 있다. 컬렉터 영역(30)은, 하부 주전극(16)에 접하고 있다. 컬렉터 영역(30)은, 드리프트 영역(27)에 의해 p형 영역(24)으로부터 분리되어 있다.
다이오드 범위(40) 내의 드리프트 영역(27)의 하에, 캐소드 영역(44)이 배치되어 있다. 캐소드 영역(44)은, 드리프트 영역(27)보다도 n형 불순물 농도가 높은 n형 영역이다. 캐소드 영역(44)은, 반도체기판(12)의 하면에 노출하는 범위에 배치되어 있다. 캐소드 영역(44)은, 하부 주전극(16)에 접하고 있다.
IGBT 범위(20) 내에는, 이미터 영역(22), p형 영역(24)(즉, 바디 영역), 드리프트 영역(27), 컬렉터 영역(30), 게이트 전극(34) 및 게이트 절연막(32) 등에 의해 IGBT가 구성되어 있다. IGBT로서 동작하는 경우에는, 상부 주전극(14)이 이미터 전극으로서 기능하고, 하부 주전극(16)이 컬렉터 전극으로서 기능한다.
다이오드 범위(40) 내에는, p형 영역(24)(즉, 애노드 영역), 드리프트 영역(27), 캐소드 영역(44) 등에 의해, 환류 다이오드가 구성되어 있다. 환류 다이오드로서 기능하는 경우에는, 상부 주전극(14)이 애노드 전극으로서 기능하고, 하부 주전극(16)이 캐소드 전극으로서 기능한다.
도 2에 나타내는 바와 같이, 소자 영역(18)과 센스 영역(70)의 사이에는, 드리프트 영역(27)이 분포되어 있다. 드리프트 영역(27)에 의해, p형 영역(24)(바디 영역)이 애노드 영역(60)으로부터 분리되어 있다. 이하에서는, p형 영역(24)과 애노드 영역(60)의 사이에 위치하는 드리프트 영역(27)을, 분리 영역(27a)이라고 하는 경우가 있다. 제 1 저항층(51)의 저항률은, 분리 영역(27a)의 저항률보다도 낮은 것이 바람직하다.
도 4는, 반도체장치(10)의 내부 회로를 나타내고 있다. 도 4에 있어서, IGBT(82)는 IGBT 범위(20) 내에 설치되어 있는 IGBT를 나타내고 있으며, 환류 다이오드(84)는 다이오드 범위(40) 내에 설치되어 있는 환류 다이오드를 나타내고 있으며, 센스 다이오드(80)는 센스 영역(70) 내에 설치되어 있는 센스 다이오드를 나타내고 있다. IGBT(82)의 컬렉터는 하부 주전극(16)에 접속되어 있으며, IGBT(82)의 이미터는 상부 주전극(14)에 접속되어 있다. 환류 다이오드(84)의 애노드는 상부 주전극(14)에 접속되어 있으며, 환류 다이오드(84)의 캐소드는 하부 주전극(16)에 접속되어 있다. 즉, 환류 다이오드(84)는, IGBT(82)에 대하여 역(逆)병렬로 접속되어 있다. 센스 다이오드(80)의 캐소드는, 하부 주전극(16)에 접속되어 있다. 또한, 센스 다이오드(80)의 애노드는, 센스 애노드 전극(50)에 접속되어 있다. 센스 애노드 전극(50)은, 와이어(17)(도 1 참조) 등을 개재하여 외부 회로(90)에 접속되어 있다. 외부 회로(90)는, 센스 애노드 전극(50)의 전위에 따라, IGBT(82)의 게이트 전극의 전위를 제어한다. 센스 애노드 전극(50)의 전위는, 하부 주전극(16)의 전위에 따라 변화된다. 하부 주전극(16)의 전위가 소정값 이하이면, 센스 다이오드(80)가 온하여, 센스 애노드 전극(50)의 전위가 하부 주전극(16)과 대략 동일한 전위(더 상세하게는, 센스 다이오드(80)의 순방향 전압 강하분만큼 하부 주전극(16)의 전위보다도 높은 전위)가 된다. 또한, 하부 주전극(16)의 전위가 소정값보다도 높으면, 센스 다이오드(80)가 오프한다. 이 경우, 센스 애노드 전극(50)은 하부 주전극(16)의 전위로부터 독립한 전위(예를 들면 외부 회로(90)의 내부에서 정해지는 전위)가 된다. 따라서, 외부 회로(90)는, 센스 애노드 전극(50)의 전위를 검출함으로써, IGBT(82)의 동작 상태를 검지할 수 있다. 이 때문에, 외부 회로(90)는, IGBT(82)를 적합하게 제어할 수 있다. 또한, 도 1, 2에 나타내는 바와 같이, 센스 애노드 전극(50)은, 상부 주전극(14)의 가까이 배치되어 있다. 이 때문에, 센스 애노드 전극(50)과 상부 주전극(14)의 사이에, 기생 용량이 존재하고 있다. 도 4에서는, 이 기생 용량을, 용량(86)으로서 나타내고 있다. 또한 도 2에 나타내는 바와 같이, 센스 애노드 전극(50)과 하부 주전극(16)은, 반도체기판(12)을 사이에 두고 대향하고 있다. 이 때문에, 센스 애노드 전극(50)과 하부 주전극(16)의 사이에, 기생 용량이 존재하고 있다. 도 4에서는, 이 기생 용량을, 용량(88)으로서 나타내고 있다. 또한, 센스 애노드 전극(50)은, 제 1 저항층(51)에 의해 상부 주전극(14)에 접속되어 있다. 도 4에서는, 제 1 저항층(51)을, 저항(51)으로서 나타내고 있다.
센스 애노드 전극(50)의 전위가, 기생 용량(86,88)을 개재한 용량 결합에 의해 변화될 경우가 있다. 예를 들면 상부 주전극(14)의 전위가 급격하게 변화되면, 기생 용량(88)을 개재한 용량 결합에 의해, 센스 애노드 전극(50)의 전위가 변화된다. 또한, 하부 주전극(16)의 전위가 급격하게 변화되면, 기생 용량(86)을 개재한 용량 결합에 의해, 센스 애노드 전극(50)의 전위가 변화된다. 용량 결합에 의해 센스 애노드 전극(50)의 전위가 변화되면, 센스 다이오드(80)에 높은 부하가 가해진다. 예를 들면, 센스 애노드 전극(50)의 전위가 용량 결합에 의해 과도하게 상승하면, 센스 다이오드(80)에 순방향으로 과전압이 인가된다. 이 때문에, 센스 다이오드(80)에 순방향으로 과전류가 흐른다. 또한, 센스 애노드 전극(50)의 전위의 상승에 의해 센스 다이오드(80)에 순방향으로 전류가 흐르고 있는 사이에, 애노드 영역(60)으로부터 드리프트 영역(27)으로 홀이 주입된다. 그 후에 센스 애노드 전극(50)의 전위가 저하하면, 센스 다이오드(80)에 인가되는 전압이 순방향 전압으로부터 역방향 전압으로 전환된다. 그러면, 드리프트 영역(27) 내에 존재하는 홀이, 센스 애노드 전극(50)으로 배출된다. 이 때문에, 센스 다이오드(80)에 리커버리 전류가 흐른다. 순방향 전류가 클수록, 그 후에 흐르는 리커버리 전류는 커져, 센스 다이오드(80)에 대한 부하가 커진다. 또한, 센스 애노드 전극(50)의 전위가 과도하게 상승하면, 센스 애노드 전극(50)과 상부 주전극(14)의 사이의 절연막의 절연성이 열화하는 경우가 있다.
이에 대하여 본 실시형태의 반도체장치(10)에서는, 제 1 저항층(51)과 제 2 저항층(52)에 의해, 센스 다이오드(80)에의 부하가 경감된다. 이하, 상세하게 설명한다.
상술한 바와 같이, 제 1 저항층(51)은, 센스 애노드 전극(50)과 상부 주전극(14)을 접속하고 있다. 용량 결합에 의해 센스 애노드 전극(50)의 전위가 상승하면, 제 1 저항층(51)을 개재하여 센스 애노드 전극(50)으로부터 상부 주전극(14)에 미소(微小) 전류가 흐른다. 이에 의해, 센스 애노드 전극(50)의 전위가 그 이상 상승하는 것이 억제된다. 이 때문에, 센스 다이오드(80)에의 과전압의 인가가 억제된다. 또한, 센스 애노드 전극(50)과 상부 주전극(14)의 사이의 절연막의 절연성의 열화를 억제할 수 있다. 또한, 제 1 저항층(51)의 저항이 지나치게 낮으면, 센스 애노드 전극(50)의 전위가 상부 주전극(14)의 전위로 고정되어, 외부 회로(90)가 정상적으로 동작할 수 없게 된다. 이에 대하여, 본 실시형태에서는, 제 1 저항층(51)이 비교적 높은 저항을 가지고 있다. 이 때문에, 센스 애노드 전극(50)의 전위가, 상부 주전극(14)의 전위로부터 어느 정도 독립하여 변동될 수 있다. 이 때문에, 외부 회로(90)는, 센스 애노드 전극(50)의 전위에 따라, IGBT(82)를 적절하게 제어할 수 있다. 또한, 센스 애노드 전극(50)으로부터 상부 주전극(14)에 흐르는 미소 전류는, 반도체기판(12)의 내부가 아닌, 제 1 저항층(51)에 흐른다. 이 때문에, 반도체기판(12)의 발열이 억제되어, 반도체기판(12)에 대한 스트레스가 경감된다.
또한 상술한 바와 같이, 저항이 높은 제 2 저항층(52)이, 센스 애노드 전극(50)과 애노드 영역(60)의 사이에 배치되어 있다. 이 때문에, 센스 다이오드(80)의 순방향 전압 강하가 크다. 이 때문에, 순전압이 인가되었을 때에, 센스 다이오드(80)에 순방향 전류가 흐르기 어렵다. 이에 의해, 센스 다이오드(80)에 과전류가 흐르는 것이 억제된다. 또한, 센스 다이오드에 순방향 전류가 흐르기 어려우므로, 센스 다이오드(80)에 인가되는 전압이 순방향 전압으로부터 역방향 전압으로 전환될 때에, 센스 다이오드(80)에 리커버리 전류가 흐르기 어렵다.
이상에서 설명한 바와 같이 본 실시형태의 반도체장치(10)에서는, 센스 다이오드(80)에 과전압이 인가되기 어렵다. 또한 본 실시형태의 반도체장치(10)에서는, 센스 다이오드(80)에 과전류 및 리커버리 전류가 흐르기 어렵다. 이 때문에, 센스 다이오드(80)에 가해지는 부하가 경감되어, 센스 다이오드(80)의 신뢰성이 향상한다.
또한, 반도체장치(10)를 구성하는 각 부재의 구성을, 예로서, 이하에 기재한다. 드리프트 영역(27)은, 불순물로서 인을 포함하며, 40∼100Ω㎝의 저항률을 가지며, 80∼165㎛의 두께를 가질 수 있다. 상부 주전극(14)은, Al 또는 AlSi에 의해 구성된 층의 상면에 적층된 티탄층, 니켈층 및 금(Au)층을 가지며, 3∼30㎛의 두께를 가질 수 있다. 하부 주전극(16)은, Al 또는 AlSi에 의해 구성된 층의 하면에 적층된 티탄층, 니켈층 및 금층을 가질 수 있다. 또는, 하부 주전극(16)은, 티탄층, 니켈층 및 금층에 의해 구성되어 있어도 된다. 하부 주전극(16)은, 1∼30㎛의 두께를 가질 수 있다. p형 영역(24)은, 불순물로서 붕소를 포함하며, 1×1016∼1×1019㎝-3의 피크 불순물 농도를 가지며, 0.2∼5.0㎛의 두께를 가질 수 있다. 이미터 영역(22)은, 불순물로서 비소 또는 인을 포함하며, 1×1018∼1×1021㎝-3의 피크 불순물 농도를 가지며, 0.2∼1.5㎛의 두께를 가질 수 있다. 캐소드 영역(44)은, 불순물로서 인을 포함하며, 1×1018∼1×1021㎝-3의 피크 불순물 농도를 가지며, 0.2∼3.0㎛의 두께를 가질 수 있다. 컬렉터 영역(30)은, 불순물로서 붕소를 포함하며, 1×1015∼1×1019㎝-3의 피크 불순물 농도를 가지며, 0.2∼3.0㎛의 두께를 가질 수 있다. 트렌치(38)는, 4∼7㎛의 깊이를 가질 수 있다. 제 1 저항층(51)은, 500∼2000㎚의 두께를 가지며, 1×108∼1×1018Ω㎝의 저항률을 가질 수 있다.
또한, 제 1 저항층(51)의 저항이 지나치게 높으면 용량 결합의 영향이 커지는 한편, 제 1 저항층(51)의 저항이 지나치게 낮으면 센스 애노드 전극(50)의 전위가 고정된다. 이 때문에, 제 1 저항층(51)의 저항은, 적절한 값으로 설정되어 있을 필요가 있다. 예를 들면 제 1 저항층(51)의 두께를 조절하여, 제 1 저항층(51)의 저항을 조절할 수 있다. 또한 제 1 저항층(51)의 저항을 조절하기 위하여, 도 5∼8의 구성을 채용해도 된다.
도 5의 구성에서는, 제 1 저항층(51)이 복수로 분리되어 있다. 도 5의 구성에서는, 도 1의 구성보다도, 제 1 저항층(51)의 전류 경로가 좁아진다. 따라서, 제 1 저항층(51)의 저항을 높게 할 수 있다.
도 6의 구성에서는, 제 1 저항층(51)이 사행(蛇行)하고 있으며, 그 양단에서 제 1 저항층(51)이 센스 애노드 전극(50)과 상부 주전극(14)에 접속되어 있다. 도 6의 구성에서는, 도 1의 구성보다도, 제 1 저항층(51)의 전류 경로가 좁아지는 것과 함께 길어진다. 따라서 제 1 저항층(51)의 저항을 높게 할 수 있다.
도 7의 구성에서는, 센스 애노드 전극(50)의 윤곽의 2변에 있어서, 상부 주전극(14)이 센스 애노드 전극(50)에 인접하고 있다. 그들 2변에 있어서, 제 1 저항층(51)이 센스 애노드 전극(50)과 상부 주전극(14)을 접속하고 있다. 도 7의 구성에서는, 도 1의 구성보다도, 제 1 저항층(51)의 전류 경로가 넓어진다. 따라서, 제 1 저항층(51)의 저항을 낮게 할 수 있다.
도 8의 구성에서는, 센스 애노드 전극(50)이 상부 주전극(14)에 둘러싸여 있다. 센스 애노드 전극(50)의 주위 전체에 있어서, 제 1 저항층(51)이 센스 애노드 전극(50)과 상부 주전극(14)을 접속하고 있다. 도 8의 구성에서는, 도 1의 구성보다도, 제 1 저항층(51)의 전류 경로가 넓어진다. 따라서, 제 1 저항층(51)의 저항을 낮게 할 수 있다. 또한, 도 8에서는, 와이어(17)의 도시를 생략하고 있다.
또한 상술한 실시형태에서는, 상부 주전극(14)이 제 1 저항층(51)의 상면의 일부(콘택트 홀(36a)의 부분)를 덮고 있으며, 센스 애노드 전극(50)이 제 1 저항층(51)의 상면의 일부(콘택트 홀(36b)의 부분)를 덮고 있다. 그러나, 도 9에 나타내는 바와 같이, 제 1 저항층(51)이 상부 주전극(14)의 상면의 일부와, 센스 애노드 전극(50)의 상면의 일부를 덮고 있어도 된다.
또한 상술한 실시형태에서는, 애노드 영역(60)이 본딩 패드(즉, 센스 애노드 전극(50))의 하부에 배치되어 있었다. 그러나, 도 10에 나타내는 바와 같이, 애노드 영역(60)이, 본딩 패드의 하부에 배치되어 있지 않고, 본딩 패드의 외측에 배치되어 있어도 된다. 이 경우, 제 2 저항층(52)이, 본딩 패드의 하부에 위치하는 부분(52a)와, 그 부분(52a)으로부터 본딩 패드의 외측까지 인출된 부분(52b)을 가지고 있어도 된다. 애노드 영역(60)은, 제 2 저항층(52)의 부분(52b)을 개재하여 센스 애노드 전극(50)에 접속되어 있어도 된다. 이 구성에 의하면, 와이어 본딩 시의 충격이, 애노드 영역(60)에 가해지기 어렵다. 이에 의해, 애노드 영역(60)에 결함 등이 생기는 것을 억제할 수 있다. 이 때문에, 센스 다이오드(80)의 리크 전류 등을 억제할 수 있다. 또한, 본딩 패드의 하부에, 폴리 실리콘에 의해 구성되어 있는 제 2 저항층(52)이 배치되어 있으므로, 와이어 본딩 시에 폴리 실리콘층에 의해 반도체기판(12)을 보호할 수 있다. 이에 의해, 와이어 본딩 시에 반도체기판(12)에의 데미지를 경감할 수 있다.
또한, 상술한 실시형태에서는, 제 2 저항층(52)이 배선층(54)을 개재하여 반도체기판(12)(즉, 애노드 영역(60)에 접속되어 있었다. 그러나, 도 11에 나타내는 바와 같이, 제 2 저항층(52)이, 반도체기판(12)에 직접 접하여 있어도 된다. 이 경우에 있어서, 제 2 저항층(52)을, 폴리 실리콘에 의해 구성하는 것이 특히 바람직하다. 도 11에 나타내는 구성에 있어서, 제 2 저항층(52)을 폴리 실리콘에 의해 구성하면, 센스 다이오드(80)에 역전압이 인가되었을 때에, 애노드 영역(60)으로부터 제 2 저항층(52)으로 홀이 유입한다. 폴리 실리콘 내의 커리어 라이프 타임은 짧다. 이 때문에, 제 2 저항층(52) 내를 홀이 흐를 때에, 많은 홀이 재결합에 의해 소멸한다. 이에 의해, 리커버리 전류를 더욱 저감할 수 있다.
또한, 상술한 실시형태에서는, 제 1 저항층(51)과 제 2 저항층(52)이 폴리 실리콘에 의해 구성되어 있었다. 폴리 실리콘 내의 불순물 농도를 조정함으로써, 폴리 실리콘의 저항률을 용이하게 조정할 수 있다. 따라서, 제 1 저항층(51)과 제 2 저항층(52)의 저항률을 소망하는 저항률로 조정하기 쉽다. 또한, 제 1 저항층(51)이, SInSiN(semi-insulating silicon nitride)막(반 절연성 질화규소막)에 의해 구성되어 있어도 된다. SInSiN막은, 반도체기판의 표면보호나 반도체기판 내부의 전계 안정을 위한 보호막으로서 반도체기판의 상면에 설치될 경우가 있다. 제 1 저항층(51)이 SInSiN막인 경우에는, 보호막으로서의 SInSiN막과 동시에, 제 1 저항층(51)을 형성할 수 있다. 도 9에 나타내는 바와 같이 상부 주전극(14)과 센스 애노드 전극(50)의 상부에 제 1 저항층(51)이 배치되며, 제 1 저항층(51)이 SInSiN막일 경우에는, 이하와 같이 반도체장치(10)를 제조할 수 있다. 우선, 상부 주전극(14)과 센스 애노드 전극(50)을 형성한다. 다음으로, 반도체기판의 표면에 SInSiN막을 형성한다. 다음으로 SInSiN막을 패터닝 한다. 이 때, 보호막 및 제 1 저항층(51)으로서 필요한 개소에, SInSiN막을 잔존시킨다. 이 방법에 의하면, 보호막과 제 1 저항층(51)을 동시에 형성할 수 있다.
또한, 제 1 저항층(51)과 제 2 저항층(52)은, 같은 재료에 의해 구성되어 있어도 되며, 다른 재료에 의해 구성되어 있어도 된다. 단, 제 1 저항층(51)과 제 2 저항층(52)이 같은 재료이면, 제조 공정에 있어서 제 1 저항층(51)과 제 2 저항층(52)을 동시에 형성할 수 있다. 이 경우, 제 1 저항층(51)과 제 2 저항층(52)의 저항률이 대략 같아진다.
또한, 상술한 실시형태에서는, 소자 영역(18) 내에 IGBT가 설치되어 있었지만, IGBT 대신에 MOSFET 등의 다른 스위칭 소자가 소자 영역(18) 내에 설치되어 있어도 된다.
또한, 상술한 실시형태에서는, 센스 애노드 전극(50)의 상면 전체가 본딩 패드였지만, 센스 애노드 전극(50)의 상면의 일부가 본딩 패드여도 된다.
상술한 실시형태의 구성요소와, 청구항의 구성요소의 관계에 대하여 설명한다. 실시형태의 애노드 영역(60)은, 청구항의 제 1 애노드 영역의 일례이다. 실시형태의 캐소드 영역(62)은, 청구항의 제 1 캐소드 영역의 일례이다. 실시형태의 다이오드 범위(40) 내의 p형 영역(24)은, 청구항의 제 2 애노드 영역의 일례이다. 실시형태의 캐소드 영역(44)은, 청구항의 제 2 캐소드 영역의 일례이다.
본 명세서가 개시하는 기술요소에 대해서, 이하에 열기한다. 또한, 이하의 각 기술요소는, 각각 독립하여 유용한 것이다.
본 명세서가 개시하는 일례의 반도체장치에서는, 스위칭 소자가, 상부 주전극에 접속되어 있는 p형의 바디 영역을 가지고 있어도 된다. 또한 반도체기판이, 바디 영역을 제 1 애노드 영역으로부터 분리하고 있는 n형의 분리 영역을 가지고 있어도 된다. 제 1 저항층의 저항률이, 분리 영역의 저항률보다도 낮아도 된다.
이 구성에 의하면, 센스 애노드 전극과 상부 주전극의 사이의 저항을 낮게 할 수 있다. 이에 의해, 센스 다이오드에의 과전압의 인가를 보다 효과적으로 억제할 수 있다.
본 명세서가 개시하는 일례의 반도체장치에서는, 제 1 저항층이, 상부 주전극의 상면의 일부와, 센스 애노드 전극의 상면의 일부를 덮고 있어도 된다.
본 명세서가 개시하는 별도의 일례의 반도체장치에서는, 상부 주전극이, 제 1 저항층의 상면의 일부를 덮고 있어도 된다. 또한 센스 애노드 전극이, 제 1 저항층의 상면의 일부를 덮고 있어도 된다.
본 명세서가 개시하는 일례의 반도체장치에서는, 제 1 저항층이, 폴리 실리콘에 의해 구성되어 있어도 된다.
이 구성에 의하면, 폴리 실리콘 내의 불순물 농도를 조정함으로써 제 1 저항층의 저항률을 조정할 수 있다.
본 명세서가 개시하는 일례의 반도체장치는, 반도체기판의 상부에 배치되어 있으며, 센스 애노드 전극보다도 높은 저항률을 가지는 제 2 저항층을 추가로 가지고 있어도 된다. 제 1 애노드 영역이, 제 2 저항층을 개재하여 상기 센스 애노드 전극에 접속되어 있어도 된다.
이 구성에 의하면, 센스 다이오드에 전류가 흐르기 어려워진다. 따라서 센스 다이오드의 순방향 전류 및 리커버리 전류를 억제할 수 있다.
제 2 저항층을 가지는 일례의 반도체장치에서는, 센스 애노드 전극이, 와이어가 본딩되는 본딩 패드를 가지고 있어도 된다. 제 2 저항층이, 본딩 패드의 하부에서 센스 애노드 전극에 접속되어 있는 제 1 부분과, 제 1 부분으로부터 본딩 패드의 외측까지 뻗어 있는 제 2 부분을 가지고 있어도 된다. 제 1 애노드 영역이, 본딩 패드의 하부에 배치되고 있지 않고, 제 2 부분을 개재하여 센스 애노드 전극에 접속되어 있어도 된다.
이 구성에 의하면, 와이어 본딩 시의 충격이 제 1 애노드 영역에 가해지기 어려워, 제 1 애노드 영역에 결함이 생기는 것을 억제할 수 있다.
제 2 저항층이 본딩 패드의 하부에 배치되어 있는 구성에 있어서는, 제 2 저항층이, 폴리 실리콘에 의해 구성되어 있어도 된다.
충격에 강한 폴리 실리콘을 본딩 패드의 아래에 배치함으로써, 와이어 본딩 시의 충격으로부터 반도체기판을 보호할 수 있다.
제 2 저항층을 가지는 일례의 반도체장치는, 반도체기판의 상부에 배치되어 있으며, 제 2 저항층보다도 낮은 저항률을 가지며, 제 1 애노드 영역에 접하는 배선층을 추가로 가지고 있어도 된다. 제 1 애노드 영역이, 배선층을 개재하여 제 2 저항층에 접속되어 있어도 된다.
또한, 제 2 저항층을 가지는 다른 일례의 반도체장치에서는, 제 1 애노드 영역이, 제 2 저항층에 접하여 있어도 된다. 이 경우에, 제 2 저항층이, 폴리 실리콘에 의해 구성되어 있어도 된다.
폴리 실리콘 내의 커리어 라이프 타임은 짧다. 이 구성에서는, 센스 다이오드에 역전압이 인가되었을 때에 반도체기판으로부터 센스 애노드 전극으로 배출되는 홀이, 폴리 실리콘에 의해 구성되어 있는 제 2 저항층을 지난다. 이 때문에, 제 2 저항층 내에서 홀이 재결합에 의해 소멸하기 쉽다. 이 때문에, 리커버리 전류를 더욱 억제할 수 있다.
또한, 제 2 저항층을 가지는 일례의 구성에서는, 반도체기판이, 제 1 애노드 영역과 제 1 캐소드 영역의 사이에 배치되어 있으며, 제 1 캐소드 영역보다도 n형 불순물 농도가 낮은 n형의 드리프트 영역을 가지고 있어도 된다. 제 2 저항층의 저항률이, 드리프트 영역의 저항률보다도 높아도 된다.
이 구성에 의하면, 센스 다이오드의 리커버리 전류를 더욱 억제할 수 있다.
또한, 본 명세서가 개시하는 일례의 구성에서는, 반도체기판이, 환류 다이오드를 추가로 가지고 있어도 된다. 환류 다이오드가, 상부 주전극에 접속되어 있는 p형의 제 2 애노드 영역과, 하부 주전극에 접속되어 있는 n형의 제 2 캐소드 영역을 가지고 있어도 된다.
이상, 실시형태에 대하여 상세하게 설명했지만, 이들은 예시에 지나지 않으며, 특허청구의 범위를 한정하는 것이 아니다. 특허청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 여러가지로 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술요소는, 단독 혹은 각종의 조합에 의해 기술 유용성을 발휘하는 것이며, 출원 시 청구항 기재의 조합에 한정되는 것은 아니다. 또한 본 명세서 또는 도면에 예시한 기술은 복수목적을 동시에 달성하는 것이며, 그 중 1개의 목적을 달성하는 것 자체로 기술 유용성을 가지는 것이다.
10 : 반도체장치
12 : 반도체기판
14 : 상부 주전극
16 : 하부 주전극
18 : 소자 영역
20 : IGBT 범위
22 : 이미터 영역
24 : p형 영역
27 : 드리프트 영역
30 : 컬렉터 영역
32 : 게이트 절연막
34 : 게이트 전극
36 : 층간 절연막
38 : 트렌치
40 : 다이오드 범위
44 : 캐소드 영역
50 : 센스 애노드 전극
51 : 제 1 저항층
52 : 제 2 저항층
54 : 배선층
60 : 애노드 영역
62 : 캐소드 영역
70 : 센스 영역

Claims (13)

  1. 반도체장치에 있어서,
    반도체기판과,
    상기 반도체기판의 상부에 배치되어 있는 상부 주전극과,
    상기 반도체기판의 상부에 배치되어 있는 센스 애노드 전극과,
    상기 반도체기판의 상부에 배치되어 있으며, 상기 상부 주전극 및 상기 센스 애노드 전극보다도 높은 저항률을 가지며, 상기 상부 주전극과 상기 센스 애노드 전극을 접속하고 있는 제 1 저항층과,
    상기 반도체기판의 하부에 배치되어 있는 하부 주전극을 가지고 있으며,
    상기 반도체기판이, 스위칭 소자와 센스 다이오드를 가지고 있으며,
    상기 스위칭 소자가, 상기 상부 주전극과 상기 하부 주전극의 사이에 접속되어 있으며,
    상기 센스 다이오드가, 상기 센스 애노드 전극에 접속되어 있는 p형의 제 1 애노드 영역과, 상기 하부 주전극에 접속되어 있는 n형의 제 1 캐소드 영역을 가지고 있는 반도체장치.
  2. 제 1 항에 있어서,
    상기 스위칭 소자가, 상기 상부 주전극에 접속되어 있는 p형의 바디 영역을 가지고 있으며,
    상기 반도체기판이, 상기 바디 영역을 상기 제 1 애노드 영역으로부터 분리하고 있는 n형의 분리 영역을 가지고 있으며,
    상기 제 1 저항층의 저항률이, 상기 분리 영역의 저항률보다도 낮은 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 저항층이, 상기 상부 주전극의 상면의 일부와, 상기 센스 애노드 전극의 상면의 일부를 덮고 있는 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 상부 주전극이, 상기 제 1 저항층의 상면의 일부를 덮고 있으며,
    상기 센스 애노드 전극이, 상기 제 1 저항층의 상면의 일부를 덮고 있는 반도체장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 저항층이, 폴리 실리콘에 의해 구성되어 있는 반도체장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체기판의 상부에 배치되어 있으며, 상기 센스 애노드 전극보다도 높은 저항률을 가지는 제 2 저항층을 추가로 가지며,
    상기 제 1 애노드 영역이, 상기 제 2 저항층을 개재하여 상기 센스 애노드 전극에 접속되어 있는 반도체장치.
  7. 제 6 항에 있어서,
    상기 센스 애노드 전극이, 와이어가 본딩되는 본딩 패드를 가지고 있으며,
    상기 제 2 저항층이, 상기 본딩 패드의 하부에서 상기 센스 애노드 전극에 접속되어 있는 제 1 부분과, 상기 제 1 부분으로부터 상기 본딩 패드의 외측까지 뻗어 있는 제 2 부분을 가지고 있으며,
    상기 제 1 애노드 영역이, 상기 본딩 패드의 하부에 배치되어 있지 않고, 상기 제 2 부분을 개재하여 상기 센스 애노드 전극에 접속되어 있는 반도체장치.
  8. 제 7 항에 있어서,
    상기 제 2 저항층이, 폴리 실리콘에 의해 구성되어 있는 반도체장치.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체기판의 상부에 배치되어 있으며, 상기 제 2 저항층보다도 낮은 저항률을 가지며, 상기 제 1 애노드 영역에 접하는 배선층을 추가로 가지며,
    상기 제 1 애노드 영역이, 상기 배선층을 개재하여 상기 제 2 저항층에 접속되어 있는 반도체장치.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 애노드 영역이, 상기 제 2 저항층에 접하고 있는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제 2 저항층이, 폴리 실리콘에 의해 구성되어 있는 반도체장치.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 반도체기판이, 상기 제 1 애노드 영역과 상기 제 1 캐소드 영역의 사이에 배치되어 있으며, 상기 제 1 캐소드 영역보다도 n형 불순물 농도가 낮은 n형의 드리프트 영역을 가지고 있으며,
    상기 제 2 저항층의 저항률이, 상기 드리프트 영역의 저항률보다도 높은 반도체장치.
  13. 제 6 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 반도체기판이, 환류 다이오드를 추가로 가지고 있으며,
    상기 환류 다이오드가, 상기 상부 주전극에 접속되어 있는 p형의 제 2 애노드 영역과, 상기 하부 주전극에 접속되어 있는 n형의 제 2 캐소드 영역을 가지고 있는 반도체장치.
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