JP2018082207A5 - - Google Patents

Description

本発明は以上説明した点を考慮してなされたものであり、本発明の目的は、電流検出精度が高くなるトレンチＭＯＳ型半導体装置を提供することである。

本発明は、前記課題を解消してその目的を達成するために、
メイン半導体素子部とセンス半導体素子部とを有するトレンチＭＯＳ型半導体装置であって、
前記メイン半導体素子部と前記センス半導体素子部とは、それぞれ、同じ平面形状の第１導電型のエミッタ領域と、エミッタ電極とを有し、
前記メイン半導体素子部のうち最もセンス半導体素子部側のトレンチと前記センス半導体素子部のうち最もメイン半導体素子部側のトレンチとの間に、該トレンチよりも深い第２導電型のウェル領域を含む分離構造が設けられていて、
前記分離構造は、前記ウェル領域の上側に第１絶縁膜を挟んで設けられたゲート電極と、前記メイン半導体素子部のエミッタ電極と前記センス半導体素子部のエミッタ電極との間に介在する第２絶縁膜とを含み、
前記メイン半導体素子部のうち最もセンス半導体素子部側のトレンチと前記ゲート電極との間および前記センス半導体素子部のうち最もメイン半導体素子部側のトレンチと前記ゲート電極との間に前記エミッタ電極を前記ウェル領域に接続するコンタクトが設けられている
トレンチＭＯＳ型半導体装置とする。

本発明によれば、電流検出精度が高くなるトレンチＭＯＳ型半導体装置を提供することができる。

分離構造６２の分離間隔Ｌｓは、ｐウェル領域３１、３２の離間距離とする。この分離間隔Ｌｓは、例えば２５μｍ〜３０μｍの範囲にあることが好ましい。２５μｍよりもＬｓが短い場合は、短絡保護時に、ｐウェル領域３１およびｐウェル領域３２の間に広がる空乏層が、ｐウェル領域３１およびｐウェル領域３２の両方と接続し、リーク電流が発生して、センス電流比が所定の値からずれてしまう。また、３０μｍよりもＬｓが長い場合は、リーク電流が発生せずにセンス電流比が安定するが、センスＩＧＢＴ２２とメインＩＧＢＴ２１との電位差が生じ易くなり、面積の小さいセンスＩＧＢＴ２２が破壊し易くなる。
以上の説明により、本発明にかかるメインＩＧＢＴ２１とセンスＩＧＢＴ２２を有するＩＧＢＴ２０は、ＩＧＢＴ２０のターンオン時に、センスＩＧＢＴ２２が、メインＩＧＢＴ２１よりも先にターンオンするよう、帰還容量を低減した構造を有することが特徴である。その具体的な構造としては、ゲート電極７がゲート絶縁膜６を介して半導体基板に接する面積を低減するため、センスＩＧＢＴ２２にのみ、並列トレンチ５間の半導体基板の全てｐ型チャネル領域３ａを設ける。このような構造にすることで、センスＩＧＢＴ２２にのみ帰還容量を低減することができる。ただし、ＩＥ効果も減ってしまうので、センスＩＧＢＴ２２のみ、オン電圧が上昇してしまうが、センスＩＧＢＴ２２の活性領域面積がメインＩＧＢＴ２１の活性領域面積に比べて数百〜１万分の１と小さいので、実質的な影響はない。
本発明は、前記課題を解消してその目的を達成するために、
同一の第１導電型半導体基板と、
該半導体基板に形成されたメイン半導体素子部と、
該メイン半導体素子部に並列接続され、相対的に面積比の小さい電流検出用センス半導体素子部と、を備え、
前記両半導体素子部が、
前記半導体基板の一面側に形成された第２導電型チャネル領域と、
該チャネル領域の表層に設けられる第１導電型エミッタ領域と、
半導体基板の一面側に並列ストライプ状の平面パターンを有し、前記半導体基板の一面から該エミッタ領域に接して前記チャネル領域の下層の前記半導体基板に達する深さのトレンチと、
該トレンチの内面に絶縁膜を介して充填される導電体と、
該導電体上を覆う層間絶縁膜と、
前記チャネル領域と前記エミッタ領域の表面に共通に接触する主電極とを含むＭＯＳゲート構造と、をそれぞれ備え、
前記メイン半導体素子部では、前記並列ストライプ状トレンチ間の前記半導体基板の表層に、複数の前記ユニットセルが、前記トレンチ間の長手方向には前記半導体基板表面を挟んで交互に繰り返すとともに、前記トレンチの幅方向では該トレンチを挟んで対角上に配置される市松模様状に平面配置され、
前記電流検出用のセンス半導体素子部では、前記並列ストライプ状トレンチ間の前記半導体基板の全面に設けられる第２導電型の第２のチャネル領域を有し、
該第２のチャネル領域を挟んで複数の前記ユニットセルが交互に繰り返す構造を有していることを特徴とするトレンチＭＯＳ型半導体装置とする。
センス半導体素子部のユニットセルの密度をメイン半導体素子部のユニットセルの密度より高くした構造を有することが好ましい。
メイン半導体素子部とセンス半導体素子部の活性領域面積比が１００〜１００００であることが好適である。
センス半導体素子部領域を取り囲むように、
メイン半導体素子部のエミッタ電極に接続される第２導電型ウェル領域と、
センス半導体素子部のエミッタ電極に接続される第２導電型ウェル領域と、を備えることが望ましい。
前記メイン半導体素子部と前記センス半導体素子部が離間する離間部を有し、
該離間部の前記半導体基板の一面側は前記半導体基板が露出することが好ましい。
前記離間部の長さが２５μｍ以上３０μｍ以下であることが好ましい。
トレンチＭＯＳ型半導体装置を絶縁ゲートバイポーラトランジスタまたは電界効果型トランジスタとすることができる。
前述の構成とすることにより、ＩＧＢＴのターンオン時に、センスＩＧＢＴの帰還容量が小さくなるので、センスＩＧＢＴがメインＩＧＢＴよりも先にターンオンする。また、構造上、ゲート電極と酸化膜を介して半導体基板が接する面積を低減するため、センスＩＧＢＴ部のみ、並列ストライプ状トレンチ間の半導体基板全面にｐ型チャネル領域を設ける。このような構成とすることにより、センスＩＧＢＴ部のみ帰還容量を低減することができる。
本発明によれば、オン電圧を大きくすることなく、過電流保護回路の誤動作を防ぐと共に、短絡耐量を抑えることができ、スイッチング損失をより低減することのできるトレンチＭＯＳ型半導体装置を提供することができる。

Claims (6)

1. メイン半導体素子部とセンス半導体素子部とを有するトレンチＭＯＳ型半導体装置であって、
   前記メイン半導体素子部と前記センス半導体素子部とは、それぞれ、同じ平面形状の第１導電型のエミッタ領域と、エミッタ電極とを有し、
   前記メイン半導体素子部のうち最もセンス半導体素子部側のトレンチと前記センス半導体素子部のうち最もメイン半導体素子部側のトレンチとの間に、該トレンチよりも深い第２導電型のウェル領域を含む分離構造が設けられていて、
   前記分離構造は、前記ウェル領域の上側に第１絶縁膜を挟んで設けられたゲート電極と、前記メイン半導体素子部のエミッタ電極と前記センス半導体素子部のエミッタ電極との間に介在する第２絶縁膜とを含み、
   前記メイン半導体素子部のうち最もセンス半導体素子部側のトレンチと前記ゲート電極との間および前記センス半導体素子部のうち最もメイン半導体素子部側のトレンチと前記ゲート電極との間に前記エミッタ電極を前記ウェル領域に接続するコンタクトが設けられている
   トレンチＭＯＳ型半導体装置。
2. 前記メイン半導体素子部の前記エミッタ領域と前記センス半導体素子部の前記エミッタ領域とが、同じ平面配置である
   請求項１に記載のトレンチＭＯＳ型半導体装置。
3. 前記メイン半導体素子部と前記センス半導体素子部とは、それぞれ、トレンチよりも浅い第２導電型のチャネル領域を有し、
   前記センス半導体素子部では、前記トレンチの長手方向における並列ストライプ状のトレンチ間にわたって前記チャネル領域が設けられている
   請求項１または２に記載のトレンチＭＯＳ型半導体装置。
4. 前記センス半導体素子部の帰還容量が、前記メイン半導体素子部の帰還容量よりも小さい
   請求項１から３のいずれか１項に記載のトレンチＭＯＳ型半導体装置。
5. 前記メイン半導体素子部と前記センス半導体素子部の活性領域の面積比が１００〜１００００である
   請求項１から４のいずれか１項に記載のトレンチＭＯＳ型半導体装置。
6. 前記センス半導体素子部は、前記ウェル領域によって取り囲まれている
   請求項１から５のいずれか１項に記載のトレンチＭＯＳ型半導体装置。