JP7052315B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には、格子状に伸びるトレンチを備える半導体装置が開示されている。トレンチ内に、ゲート絶縁膜とゲート電極が配置されている。トレンチに囲まれた複数の領域（以下、区画領域という）のそれぞれの内部に、ｎ型のエミッタ領域とｐ型のボディ領域が設けられている。複数の区画領域の下部に跨る範囲に、ｎ型のドリフト領域が設けられている。ドリフト領域は、ボディ領域の下側及びトレンチの下端でゲート絶縁膜に接している。エミッタ領域、ボディ領域、ドリフト領域及びゲート電極によって、スイッチング素子が構成されている。

特開２０１５－２２５８７２号公報

トレンチゲート型の一般的なスイッチング素子では、オフ状態において、トレンチの下端近傍のドリフト領域に電界が集中する。しかしながら、特許文献１の半導体装置では、トレンチの密度が高いので、トレンチの下端近傍のドリフト領域に電界が集中し難い。このため、スイッチング素子が設けられている素子領域内よりも、素子領域の周囲の外周領域で高い電界が生じやすい。このため、半導体装置への印加電圧が上昇するときに、素子領域よりも外周領域で先にアバランシェ降伏が生じ易い。外周領域の電流経路は小さいので、外周領域でアバランシェ降伏が生じると、アバランシェ電流の密度が高くなり、外周領域の温度が過度に高くなる。このように、外周領域でアバランシェ降伏が生じるので、特許文献１の半導体装置はアバランシェ耐量が低いという問題を有している。したがって、本明細書では、格子状に伸びるトレンチを備えると共に、アバランシェ耐量が高い半導体装置を提供する。

本明細書が開示する半導体装置は、半導体基板と、上部電極と、下部電極と、トレンチと、ゲート絶縁膜と、ゲート電極を備えている。前記半導体基板は、素子領域と前記素子領域の周囲の外周領域を備えている。前記上部電極は、前記素子領域内において前記半導体基板の上面に接している。前記下部電極は、前記半導体基板の下面に接している。前記トレンチは、前記素子領域内の前記上面に設けられており、前記上面において格子状に伸びている。前記ゲート絶縁膜は、前記トレンチ内に配置されている。前記ゲート電極は、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記素子領域が、エミッタ領域と、ボディ領域と、ドリフト領域を備えている。前記エミッタ領域は、格子状に伸びる前記トレンチに囲まれた複数の区画領域のそれぞれの内部に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接するｎ型領域である。前記ボディ領域は、複数の前記区画領域のそれぞれの内部に配置されており、前記上部電極に接しており、前記エミッタ領域の下側で前記ゲート絶縁膜に接するｐ型領域である。前記ドリフト領域は、複数の前記区画領域の下部と前記外周領域に跨る範囲に分布しており、前記ボディ領域の下側及び前記トレンチの下端で前記ゲート絶縁膜に接するｎ型領域である。前記接続部の幅が、前記第１部分及び前記第２部分の幅よりも広い。前記接続部の深さが、前記第１部分及び前記第２部分の深さよりも深い。

なお、ドリフト領域がボディ領域に接していてもよいし、ドリフト領域とボディ領域の間に他の半導体領域が存在していてもよい。

この半導体装置では、トレンチの第１部分と第２部分とを接続する接続部の幅が、第１部分及び第２部分の幅よりも広い。このような構成によれば、エッチングによってトレンチを形成するときに、マイクロローディング効果によって接続部の深さが、第１部分及び第２部分の深さよりも深くなる。なお、特許文献１には、接続部でトレンチが深くなることが開示されているが、接続部の幅を広くすることで、特許文献１よりもさらに接続部でトレンチを深くすることができる。このように接続部において従来よりもトレンチを深くすると、接続部の下端近傍のドリフト領域に電界が集中し易くなる。このため、半導体装置への印加電圧が上昇するときに、素子領域で外周領域よりも先にアバランシェ降伏が生じる。素子領域は、上部電極に接しており、広い電流経路を有している。したがって、アバランシェ電流が、広い電流経路に分散して流れることが可能であり、アバランシェ電流が局所的に集中することを抑制することができる。このため、アバランシェ電流によって素子領域が過度に高温になることを抑制することができる。このように、素子領域でアバランシェ降伏を生させることで、半導体装置のアバランシェ耐量が向上する。

半導体装置の上面図。 素子領域の断面斜視図。 素子領域の断面図。 素子領域と外周領域の断面図。 半導体基板の上面におけるトレンチの形状を示す平面図。 図５のＶＩ－ＶＩ線におけるトレンチの断面図。 図５のＶＩＩ－ＶＩＩ線におけるトレンチの断面図。 半導体基板の上面における変形例のトレンチの形状を示す平面図。 半導体基板の上面における変形例のトレンチの形状を示す平面図。 半導体基板の上面における変形例のトレンチの形状を示す平面図。 半導体基板の上面における変形例のトレンチの形状を示す平面図。

図１に示すように、実施形態の半導体装置１０は、シリコンによって構成された半導体基板１２を有している。半導体基板１２は、素子領域６０と、外周領域６２を有している。素子領域６０には、スイッチング素子が設けられている。素子領域６０は、半導体基板１２の中央部に配置されている。外周領域６２は、素子領域６０の周囲を囲んでいる。外周領域６２は、素子領域６０と半導体基板１２の外周端との間の領域である。なお、以下の説明において、ｘ方向は半導体基板１２の上面に平行な一方向を意味し、ｙ方向は半導体基板１２の上面に平行かつｘ方向に直交する方向を意味し、ｚ方向は半導体基板１２の厚み方向を意味する。

図２は、素子領域６０内の半導体装置１０の上面と断面を示す部分斜視図である。図３は、素子領域６０内の半導体装置１０の断面を示している。図４は、素子領域６０と外周領域６２に跨る範囲における半導体装置１０の断面を示している。図３、４に示すように、素子領域６０内の半導体基板１２の上面１２ａは、上部電極２２に覆われている。なお、図２では、半導体基板１２の上面１２ａ上の電極及び絶縁膜の図示を省略している。図４に示すように、上部電極２２は、外周領域６２内の半導体基板１２の上面１２ａを覆っていない。外周領域６２内の半導体基板１２の上面１２ａは、絶縁保護膜４６によって覆われている。言い換えると、上側から半導体基板１２を平面視したときに、上部電極２２に覆われている範囲が素子領域６０であり、上部電極２２に覆われていない範囲が外周領域６２である。図２～４に示すように、半導体基板１２の下面１２ｂの全域は、下部電極２６によって覆われている。すなわち、下部電極２６は、素子領域６０と外周領域６２に跨る範囲で、下面１２ｂに接している。

半導体基板１２の上面１２ａには、トレンチ１４が形成されている。図５は、上面１２ａを上側から平面視したときにおけるトレンチ１４の形状を示している。図５に示すように、トレンチ１４は、上面１２ａにおいて、格子状に伸びている。トレンチ１４によって、上面１２ａ側の半導体領域が、複数の略矩形の領域５０に区画されている。以下では、トレンチ１４によって区画された略矩形の領域５０を、区画領域５０と呼ぶ。トレンチ１４は、ｙ方向に直線状に伸びる第１部分１４ａと、ｘ方向に直線状に伸びる第２部分１４ｂと、第１部分１４ａと第２部分１４ｂとを接続する接続部１４ｃを有している。接続部１４ｃでは、第１部分１４ａ及び第２部分１４ｂよりも、トレンチ１４の幅が広い。図６、７に示すように、接続部１４ｃでは、第１部分１４ａ及び第２部分１４ｂよりも、トレンチ１４の深さが深い。

図２、３に示すように、トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。トレンチ１４内には、ゲート電極１８が配置されている。ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。図３に示すように、ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。上部電極２２は、層間絶縁膜２０と半導体基板１２の上面１２ａを覆っている。ゲート電極１８は、層間絶縁膜２０によって上部電極２２から絶縁されている。上部電極２２は、層間絶縁膜２０が存在しない範囲で、半導体基板１２の上面１２ａに接している。

素子領域６０内の半導体基板１２の内部には、エミッタ領域３０、上部ボディ領域３２、バリア領域３４、下部ボディ領域３６、ドリフト領域３８、バッファ領域３９及びコレクタ領域４０が形成されている。

エミッタ領域３０は、ｎ型の半導体領域である。各区画領域５０内に２つのエミッタ領域３０が配置されている。エミッタ領域３０は、トレンチ１４の上端部において、ゲート絶縁膜１６に接している。エミッタ領域３０は、半導体基板１２の上面１２ａに露出している。エミッタ領域３０は、上部電極２２に対してオーミック接触している。

上部ボディ領域３２は、ｐ型の半導体領域である。上部ボディ領域３２は、各区画領域５０内に配置されている。上部ボディ領域３２は、コンタクト領域３２ａと低濃度領域３２ｂを有している。

コンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型の半導体領域である。コンタクト領域３２ａは、上面１２ａに露出する範囲であって、各区画領域５０の中央に配置されている。コンタクト領域３２ａは、上部電極２２に対してオーミック接触している。コンタクト領域３２ａは、２つのエミッタ領域３０の間に配置されている。

低濃度領域３２ｂは、コンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型の半導体領域である。低濃度領域３２ｂは、エミッタ領域３０とコンタクト領域３２ａの下側に配置されている。低濃度領域３２ｂは、エミッタ領域３０とコンタクト領域３２ａに対して下側から接している。また、低濃度領域３２ｂは、エミッタ領域３０とコンタクト領域３２ａが存在しない範囲で、上面１２ａに露出している。低濃度領域３２ｂは、エミッタ領域３０の下側で、ゲート絶縁膜１６に接している。

バリア領域３４は、ｎ型の半導体領域である。バリア領域３４は、各区画領域５０内に配置されている。バリア領域３４は、低濃度ボディ領域３２ｂの下側に形成されており、低濃度ボディ領域３２ｂに対して下側から接している。バリア領域３４は、低濃度ボディ領域３２ｂによってエミッタ領域３０から分離されている。バリア領域３４は、低濃度ボディ領域３２ｂの下側でゲート絶縁膜１６に接している。

下部ボディ領域３６は、ｐ型の半導体領域である。下部ボディ領域３６は、各区画領域５０内に配置されている。下部ボディ領域３６は、バリア領域３４の下側に形成されており、バリア領域３４に対して下側から接している。下部ボディ領域３６は、バリア領域３４によって上部ボディ領域３２から分離されている。下部ボディ領域３６は、バリア領域３４の下側でゲート絶縁膜１６に接している。

ドリフト領域３８は、ｎ型の半導体領域である。ドリフト領域３８のｎ型不純物濃度は、バリア領域３４のｎ型不純物濃度よりも低い。ドリフト領域３８は、トレンチ１４の下端よりも下側に配置されている。ドリフト領域３８は、複数の区画領域５０の下部に跨る範囲に分布している。ドリフト領域３８の一部は、各区画領域５０内まで伸びており、下部ボディ領域３６に対して下側から接している。ドリフト領域３８は、下部ボディ領域３６によってバリア領域３４から分離されている。ドリフト領域３８は、下部ボディ領域３６の下側でゲート絶縁膜１６に接している。言い換えると、ドリフト領域３８は、上部ボディ領域３２、バリア領域３４及び下部ボディ領域３６の下側でゲート絶縁膜１６に接している。ドリフト領域３８は、トレンチ１４の下端でゲート絶縁膜１６に接している。図４に示すように、ドリフト領域３８は、素子領域６０から外周領域６２まで伸びている。

バッファ領域３９は、ｎ型の半導体領域である。バッファ領域３９のｎ型不純物濃度は、ドリフト領域３８のｎ型不純物濃度よりも高い。バッファ領域３９は、ドリフト領域３８の下側に形成されており、ドリフト領域３８に対して下側から接している。バッファ領域３９は、素子領域６０から外周領域６２まで伸びている。

コレクタ領域４０は、ｐ型の半導体領域である。コレクタ領域４０のｐ型不純物濃度は、上部ボディ領域３２及び下部ボディ領域３６のｐ型不純物濃度よりも高い。コレクタ領域４０は、バッファ領域３９の下側に形成されており、バッファ領域３９に対して下側から接している。コレクタ領域４０は、素子領域６０から外周領域６２まで伸びている。コレクタ領域４０は、半導体基板１２の下面１２ｂに露出している。コレクタ領域４０は、下部電極２６に対してオーミック接触している。なお、半導体基板１２の下面１２ｂに露出する範囲の一部に、コレクタ領域４０に代えて、下部電極２６に対してオーミック接触するｎ型のカソード領域が設けられていてもよい。

図４に示すように、外周領域６２内には、上面１２ａに露出する範囲に、複数のガードリング４４が配置されている。各ガードリング４４は、ｐ型領域である。各ガードリング４４は、素子領域６０の周囲を一巡するリング形状を備えている。外周領域６２内のドリフト領域３８は、ガードリング４４が設けられていない範囲で、上面１２ａに露出している。なお、ガードリング４４に代えて、他の耐圧構造（例えば、リサーフ層等）が設けられていてもよい。

素子領域６０内には、エミッタ領域３０、上部ボディ領域３２、バリア領域３４、下部ボディ領域３６、ドリフト領域３８、バッファ領域３９、コレクタ領域４０及びゲート電極１８等によって、ＩＧＢＴ（insulated gate bipolar transistor）が構成されている。

ゲート電極１８の電位をゲート閾値以上の電位に制御すると、ゲート絶縁膜１６近傍において、上部ボディ領域３２と下部ボディ領域３６にチャネルが形成される。チャネルによって、エミッタ領域３０、バリア領域３４及びドリフト領域３８が互いに接続される。チャネルが形成されている状態で、下部電極２６に上部電極２２よりも高い電位を印加すると、上部電極２２から、エミッタ領域３０、上部ボディ領域３２のチャネル、バリア領域３４、下部ボディ領域３６のチャネル、ドリフト領域３８、バッファ領域３９及びコレクタ領域４０を通って下部電極２６へ電子が流れる。すなわち、ＩＧＢＴがオンする。同時に、下部電極２６から、コレクタ領域４０とバッファ領域３９を通ってドリフト領域３８へホールが流入する。その結果、伝導度変調現象によって、ドリフト領域３８の抵抗が低下し、電子が低損失でドリフト領域３８を流れる。格子状にトレンチ１４が構成されていると、ホールが、上部電極２２側へ流れ難く、ドリフト領域３８にホールが蓄積され易くなる。したがって、ドリフト領域３８の抵抗をより効果的に低減することができ、ＩＧＢＴで生じる損失が抑制される。ゲート電極１８の電位をゲート閾値よりも低い電位に低下させると、チャネルが消失し、電流が停止する。すなわち、ＩＧＢＴがオフする。

ＩＧＢＴがオフすると、下部ボディ領域３６からドリフト領域３８に空乏層が広がる。これによって、ドリフト領域３８の略全域が空乏化される。このため、ドリフト領域３８内に電界が生じる。トレンチ１４の下端は下部ボディ領域３６よりも下側に突出しているので、トレンチ１４の下端近傍に電界が集中し易い。特に、本実施形態では、接続部１４ｃにおいてトレンチ１４が局所的に深くなっているので、接続部１４ｃの下端近傍に電界が集中し易い。したがって、接続部１４ｃの下端近傍のドリフト領域３８で、アバランシェ降伏が生じやすい。このため、ＩＧＢＴがオフしている状態で、下部電極２６の電位を上昇させると、接続部１４ｃの下端近傍のドリフト領域３８でアバランシェ降伏が生じる。すなわち、素子領域６０内で外周領域６２内よりも先にアバランシェ降伏が生じる。アバランシェ降伏が生じると、ドリフト領域３８内で多量のホールが生成される。素子領域６０内のドリフト領域３８で生じたホールは、上部電極２２に流れる。すなわち、アバランシェ電流が、上部電極２２に流れる。素子領域６０は、広い範囲で上部電極２２に接しているので、アバランシェ電流は素子領域６０内で分散して流れることができる。したがって、素子領域６０内で過度な発熱が抑制される。

仮に、外周領域６２内のドリフト領域３８（例えば、ガードリング４４近傍のドリフト領域３８）でアバランシェ降伏が生じると、アバランシェ降伏により生じた多量のホールが、上部電極２２の外周端２２ａ（図４参照）に向かって流れる。このため、外周端２２ａ近傍の半導体領域にアバランシェ電流が集中する。このため、外周端２２ａ近傍の半導体領域で過度な発熱が生じやすい。しかしながら、本実施形態の半導体装置１０では、素子領域６０内で外周領域６２内よりも先にアバランシェ降伏が生じるので、外周領域６２内でアバランシェ降伏が生じることを抑制することができる。これによって、外周端２２ａ近傍での過度な発熱が抑制される。

以上に説明したように、この半導体装置では、素子領域６０内で外周領域６２内よりも先にアバランシェ降伏を生じさせることで、外周領域６２内でアバランシェ降伏が生じることを抑制する。また、素子領域６０内でアバランシェ降伏が生じても、アバランシェ電流が分散して流れるので、過度な発熱が抑制される。したがって、半導体装置１０全体としてのアバランシェ耐量を従来よりも向上させることができる。

次に、トレンチ１４の形成方法について、説明する。トレンチ１４を形成する際には、まず、半導体基板１２の上面１２ａに、マスクを形成する。次に、マスクに開口部を形成する。開口部は、トレンチ１４を形成すべき範囲にのみ形成する。ここでは、接続部１４ｃを形成すべき範囲の開口部の幅を、第１部分１４ａ及び第２部分１４ｂを形成すべき範囲の開口部の幅よりも広くする。次に、反応性イオンエッチングによって、開口部内の上面１２ａをエッチングする。これによって、格子状に伸びるトレンチ１４を形成する。接続部１４ｃは幅が広いので、マイクロローディング効果によって、第１部分１４ａ及び第２部分１４ｂよりも速くエッチングが進行する。したがって、図６、７に示すように、接続部１４ｃの深さが、第１部分１４ａ及び第２部分１４ｂの深さよりも深くなる。この方法によれば、図６、７に示すように接続部１４ｃで局所的に深くなっているトレンチ１４を容易に形成することができる。したがって、アバランシェ耐量が高い半導体装置１０を容易に製造することができる。

なお、上述した実施形態では、図５に示すように、接続部１４ｃが略矩形であった。しかしながら、図８、９に示すように、接続部１４ｃが三角形や半円形であってもよい。また、図１０に示すように、接続部１４ｃが、第２部分１４ｂの片側に偏って設けられていてもよい。また、図１１に示すように、複数の第２部分１４ｂを接続するように接続部１４ｃが設けられていてもよい。

また、上述した実施形態の半導体装置１０は、バリア領域３４を有していた。しかしながら、バリア領域３４が存在せず、上部ボディ領域３２と下部ボディ領域３６が一体化していてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０ ：半導体装置
１２ ：半導体基板
１４ ：トレンチ
１４ａ：第１部分
１４ｂ：第２部分
１４ｃ：接続部
１６ ：ゲート絶縁膜
１８ ：ゲート電極
２０ ：層間絶縁膜
２２ ：上部電極
２６ ：下部電極
３０ ：エミッタ領域
３２ ：上部ボディ領域
３４ ：バリア領域
３６ ：下部ボディ領域
３８ ：ドリフト領域
３９ ：バッファ領域
４０ ：コレクタ領域
４４ ：ガードリング
４６ ：絶縁保護膜
５０ ：区画領域
６０ ：素子領域
６２ ：外周領域

Claims (2)

1. 半導体装置であって、
   素子領域と前記素子領域の周囲の外周領域を備える半導体基板と、
   前記素子領域内において前記半導体基板の上面に接している上部電極と、
   前記半導体基板の下面に接している下部電極と、
   前記素子領域内の前記上面に設けられており、前記上面において格子状に伸びるトレンチと、
   前記トレンチ内に配置されているゲート絶縁膜と、
   前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を備えており、
   前記素子領域が、
   格子状に伸びる前記トレンチに囲まれた複数の区画領域のそれぞれの内部に配置されており、前記上部電極に接しており、前記ゲート絶縁膜に接するｎ型のエミッタ領域と、
   複数の前記区画領域のそれぞれの内部に配置されており、前記上部電極に接しており、前記エミッタ領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域と、
   複数の前記区画領域の下部と前記外周領域に跨る範囲に分布しており、前記ボディ領域の下側及び前記トレンチの下端で前記ゲート絶縁膜に接するｎ型のドリフト領域、
   を有しており、
   前記トレンチが、前記上面において異なる方向に直線状に伸びる複数の直線部分と、複数の前記直線部分を接続する接続部を有しており、
   前記接続部が複数の前記直線部分の延長範囲よりも外側まで伸びる拡大部分を有することによって前記接続部の幅が前記各直線部分の幅よりも広く、
   前記接続部の深さが、前記各直線部分の深さよりも深い、
   半導体装置。
2. 複数の前記直線部分が、第１方向に伸びる第１直線部分と、前記上面において前記第１方向とは異なる方向に伸びる第２直線部分を有しており、
   前記接続部で接続されている複数の前記直線部分が、前記第１直線部分と前記第２直線部分のみである、
   請求項１に記載の半導体装置。

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