CN113990933B - 一种半导体纵向器件及制备方法 - Google Patents
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Abstract
本发明提供一种半导体纵向器件及制备方法，包括漏极、P型半导体衬底、P型漂移区、N型半导体体区、P型半导体源区、N型半导体掺杂区、电阻控制栅极、氧化层、控制栅极、源极；本发明在器件中引入电阻区用于补偿Trench MOS的击穿电压温度系数，使得器件的击穿电压温度系数极小，击穿电压随温度变化基本不变，适用于严苛的温度环境中。同时，使用本发明提出的一种半导体纵向器件，不需要额外的击穿电压温度补偿电路，降低整体功耗。
Description
技术领域
本发明属于功率半导体器件领域，具体是一种半导体纵向器件。
背景技术
功率半导体器件是半导体领域的重要研究内容之一，主要应用于现代电子系统的功率处理单元，是当今消费类电子、工业控制和国防装备等领域中的关键技术之一。功率MOSFET是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。传统的双扩散MOSFET采用双扩散技术形成体区，因此元胞宽度大，同时由于其内部JFET区的存在，使得其导通电阻较大。而槽栅MOSFET的栅极沟槽处于体区，并深入漂移区，导电沟道为纵向沟道，因此可以提高元胞密度和消除JFET区电阻，所以其导通电阻更小。
功率器件工作在严苛的温度环境中，击穿电压受温度影响较大，具有大的温度系数。但击穿电压温度系数主要由器件的材料特性决定，难以通过简单的方式改善，这将使得器件面临严峻的可靠性挑战。常用的方法是通过搭建外电路对器件的击穿电压温度系数进行补偿，以保证器件在使用中具有零温度系数的击穿电压。但是搭建的外电路结构复杂，整体功耗也比较大。
与雪崩击穿相比，穿通击穿的击穿特性使得穿通击穿器件的击穿电压温度系数更便于补偿。如果能在此类器件上引入一种结构，使得器件的击穿电压温度系数极小，击穿电压随温度变化基本不变，上述问题将得到解决。
基于此，本发明提供了一种半导体纵向器件。
发明内容
本发明的目的是提出一种半导体纵向器件，具有极小的击穿电压温度系数，保证器件的击穿电压随温度的变化基本不变，适用于严苛的温度环境中。同时，使用本发明提出的一种半导体纵向器件，不需要额外的击穿电压温度补偿电路，降低整体功耗。
为实现上述发明目的，本发明技术方案如下：
一种半导体纵向器件，包括：
P型半导体衬底2、位于P型半导体衬底下方的漏极1、位于P型半导体衬底2上方的P型漂移区3；在P型漂移区3的上方设有一个沟槽；沟槽两侧有N型半导体体区4，N型半导体体区4上方设有P型半导体源区5，P型半导体源区5内部上方设有N型半导体掺杂区6，N型半导体掺杂区6的上表面和P型半导体源区5的上表面平齐，N型半导体掺杂区6位于沟槽两侧且不与沟槽紧贴；源极10覆盖P型半导体源区5、N型半导体掺杂区6、氧化层8；
所述沟槽内有控制电阻区特性的电阻控制栅极7、氧化层8与控制栅极9；电阻控制栅极7位于控制栅极9上方且通过氧化层8与控制栅极9隔离；所述控制栅极9的上表面高于N型半导体体区4上表面，所述控制栅极9的下表面低于N型半导体体区4的下表面；
所述电阻区为N型半导体掺杂区6与沟槽之间的P型半导体源区5，掺杂区6与源区5之间存在内建势，当温度升高时，内建势减小，N型半导体掺杂区6与P型半导体源区5之间形成的PN结产生的耗尽区减小，电阻区的阻值减小；
当器件正向导通时，所述控制电阻区特性的电阻控制栅极7上接与控制栅极相同的电压，有效降低电阻区的阻值；当器件反向耐压时，电阻控制栅极7上施加负电压，通过改变电压值来控制电阻区内耗尽区宽度，精确控制电阻区的阻值。
作为优选方式，器件为穿通击穿器件；器件进行反向耐压时，承受耐压的耗尽区边界向P型漂移区3和N型半导体体区4两侧扩展，直到体区内的耗尽区边界到达N型半导体体区4与P型半导体源区5交界面时，器件发生穿通击穿。
作为优选方式，所有P型与N型导电类型区互换。
本发明还提供一种半导体纵向器件的制备方法，包括如下步骤：
(1)、单晶硅准备及外延生长；在P型半导体衬底2上形成P型漂移区3，P型半导体衬底2采用P+单晶硅衬底，晶向为<100>；采用气相外延VPE方法在P型半导体衬底2上形成P型漂移区3；
(2)、刻槽；采用光刻工艺在所述P型漂移区3中形成沟槽，淀积硬掩膜作为后续挖槽的阻挡层，利用光刻选择性刻蚀硬掩模，再进行深槽刻蚀，刻蚀出深沟槽区，刻蚀工艺使用反应离子刻蚀或等离子刻蚀；
(3)、热氧化层生长；在所述沟槽区的侧壁对沟槽进行氧化层热生长，在侧壁上形成氧化层8；
(4)、多晶硅的淀积与刻蚀；淀积控制栅极9，并采用刻蚀工艺去除所述沟槽上部的氧化层8和控制栅极9；
(5)、氧化层淀积；在所述沟槽采取淀积工艺，形成氧化层8；
(6).氧化层生长；对沟槽区进行氧化层热生长，在侧壁上形成氧化层8；
(7)、多晶硅的淀积与刻蚀；采用淀积工艺在氧化层上形成电阻控制栅极7，多晶硅的厚度要保证能够填满槽型区域；利用光刻板对电阻控制栅极7刻蚀，并在所述电阻控制栅极7上淀积氧化层8；
(8)、离子注入；在沟槽的两侧注入磷离子，形成N型半导体体区4，N型半导体体区4的垂直深度不超过控制栅极9的深度；
(9)、离子注入；在N型半导体体区4的顶层注入硼离子，形成P型半导体源区5，在P型半导体源区5的顶层靠近沟槽一侧注入磷离子，形成N型半导体掺杂区6；
(10)、金属化；正面金属化，金属刻蚀，背面金属化，钝化。
与现有技术相比，本发明的有益效果为：
本发明提出的一种半导体纵向器件，在器件中引入电阻区用于补偿Trench MOS的击穿电压温度系数，使得器件的击穿电压温度系数极小，击穿电压随温度变化基本不变，适用于严苛的温度环境中。同时，使用本发明提出的一种半导体纵向器件，不需要额外的击穿电压温度补偿电路，降低整体功耗。
附图说明
图1为本发明提出的一种半导体纵向器件的结构示意图。
图2-1至2-10为本发明提出的一种半导体纵向器件的制备方法结构示意图。
图3-1为击穿电压为40V的常规Trench MOS器件发生雪崩击穿时，击穿电压曲线随温度变化情况示意图。
图3-2为击穿电压为40V的常规Trench MOS器件发生穿通击穿时，击穿电压曲线随温度变化情况示意图。
图3-3为本发明提出的一种半导体纵向器件的击穿电压温度系数仿真结果示意图。
1为漏极，2为P型半导体衬底，3为P型漂移区，4为N型半导体体区，5为P型半导体源区，6为N型半导体掺杂区，7为电阻控制栅极，8为氧化层，9为控制栅极，10为源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图1为本发明提出的一种半导体纵向器件的结构示意图，包括：
P型半导体衬底2、位于P型半导体衬底下方的漏极1、位于P型半导体衬底2上方的P型漂移区3；在P型漂移区3的上方设有一个沟槽；沟槽两侧有N型半导体体区4，N型半导体体区4上方设有P型半导体源区5，P型半导体源区5内部上方设有N型半导体掺杂区6，N型半导体掺杂区6的上表面和P型半导体源区5的上表面平齐，N型半导体掺杂区6位于沟槽两侧且不与沟槽紧贴；源极10覆盖P型半导体源区5、N型半导体掺杂区6、氧化层8；
所述沟槽内有控制电阻区特性的电阻控制栅极7、氧化层8与控制栅极9；电阻控制栅极7位于控制栅极9上方且通过氧化层8与控制栅极9隔离；所述控制栅极9的上表面高于N型半导体体区4上表面，所述控制栅极9的下表面低于N型半导体体区4的下表面；
所述电阻区为N型半导体掺杂区6与沟槽之间的P型半导体源区5，掺杂区6与源区5之间存在内建势，当温度升高时，内建势减小，N型半导体掺杂区6与P型半导体源区5之间形成的PN结产生的耗尽区减小，电阻区的阻值减小；
当器件正向导通时，所述控制电阻区特性的电阻控制栅极7上接与控制栅极相同的电压，有效降低电阻区的阻值；当器件反向耐压时，电阻控制栅极7上施加负电压，通过改变电压值来控制电阻区内耗尽区宽度，精确控制电阻区的阻值。
器件为穿通击穿器件；器件进行反向耐压时，承受耐压的耗尽区边界向P型漂移区3和N型半导体体区4两侧扩展，直到体区内的耗尽区边界到达N型半导体体区4与P型半导体源区5交界面时，器件发生穿通击穿。
优选的，所有P型与N型导电类型区互换。
如图2-1至图2-10所示，本实施例还提供一种半导体纵向器件的制备方法，包括如下步骤：
(1)、单晶硅准备及外延生长；如图2-1所示，在P型半导体衬底2上形成P型漂移区3，P型半导体衬底2采用P+单晶硅衬底，晶向为<100>；采用气相外延VPE方法在P型半导体衬底2上形成P型漂移区3；
(2)、刻槽；如图2-2所示，采用光刻工艺在所述P型漂移区3中形成沟槽，淀积硬掩膜(如氮化硅)作为后续挖槽的阻挡层，利用光刻选择性刻蚀硬掩模，再进行深槽刻蚀，刻蚀出深沟槽区，刻蚀工艺使用反应离子刻蚀或等离子刻蚀；
(3)、热氧化层生长；如图2-3所示，在所述沟槽区的侧壁对沟槽进行氧化层热生长，在侧壁上形成氧化层8；
(4)、多晶硅的淀积与刻蚀；如图2-4所示，淀积控制栅极9，并采用刻蚀工艺去除所述沟槽上部的氧化层8和控制栅极9；
(5)、氧化层淀积；如图2-5所示，在所述沟槽采取淀积工艺，形成氧化层8；
(6).氧化层生长；如图2-6所示，对沟槽进行氧化层热生长，在侧壁上形成氧化层8；
(7)、多晶硅的淀积与刻蚀；如图2-7所示，采用淀积工艺在氧化层上形成电阻控制栅极7，多晶硅的厚度要保证能够填满槽型区域；利用光刻板对电阻控制栅极7刻蚀，并在所述电阻控制栅极7上淀积氧化层8；
(8)、离子注入；如图2-8所示，在沟槽的两侧注入磷离子，形成N型半导体体区4，N型半导体体区4的垂直深度不超过控制栅极9的深度；
(9)、离子注入；如图2-9所示，在N型半导体体区4的顶层注入硼离子，形成P型半导体源区5，在P型半导体源区5的顶层靠近沟槽一侧注入磷离子，形成N型半导体掺杂区6；
(10)、金属化；如图2-10所示，正面金属化，金属刻蚀，背面金属化，钝化。
制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代体硅。
本发明提出的一种半导体纵向器件正向导通时，其电极的连接方式为：控制栅极9、电阻控制栅极7接相同负电位，漏极1接负电位，源极10接零电位。当控制栅极9上施加的负电压达到器件阈值电压时，在N型半导体体区4中靠近沟槽的一侧形成反型沟道；在漏极1的负向偏压下，空穴作为载流子从P型半导体源区5经过N型半导体体区4中的反型沟道，注入P型漂移区3，并到达漏极1形成正向电流，器件导通。电阻控制栅极7上接相同负电位，在电阻区形成积累层，有效降低电阻区的阻值。
本发明提出的一种半导体纵向器件反向耐压时，其电极的连接方式为电阻控制栅极7施加负电压，控制栅极9和源极10短接且接零电位，漏极1接负电位。控制栅极9上为零偏压时N型半导体体区4中没有反型层沟道，多子空穴的导电通路被夹断。增大漏极1上反向电压时，耗尽层边界将向P型漂移区3以及N型半导体体区4两侧同时扩展以承受反向电压，直到N型半导体体区4内的耗尽区边界到达N型半导体体区4与P型半导体源区5交界面附近时，器件发生穿通击穿。
进一步，当器件反向耐压时，N型半导体掺杂区6与P型半导体源区5之间的内建势，随温度升高而减小，N型半导体掺杂区6与P型半导体源区5之间形成的PN结产生的耗尽区减小，电阻区的阻值减小，补偿Trench MOS的击穿电压温度系数。电阻控制栅极7上施加负电压，通过改变电压值来控制电阻区内耗尽区宽度，精确控制电阻区的阻值，进而控制电阻区对Trench MOS击穿电压温度系数的补偿程度，最终使得器件的击穿电压温度系数极小，击穿电压随温度变化基本不变。
图3-1为击穿电压为40V的常规Trench MOS器件发生雪崩击穿时，击穿电压曲线随温度变化情况。从图可知，击穿电压温度系数约为40mV/K。
图3-2为击穿电压为40V的常规Trench MOS器件发生穿通击穿时，击穿电压曲线随温度变化情况。从图可知，击穿电压温度系数约为20mV/K。
图3-3是本发明提出的一种半导体纵向器件在各种主要参数做如下设定的模拟结果：元胞宽度为2.8μm，深沟槽宽度为0.7μm，深沟槽深度为1.6μm，，沟槽中填充的介质为二氧化硅，电阻区宽度为0.04μm，所用半导体为单晶硅，其漂移区的掺杂浓度为7.3×1015cm-3，体区的掺杂浓度为2.3×1016cm-3，源区的掺杂浓度为8.5×1017cm-3，掺杂区的掺杂浓度为8.3×1019cm-3。反向耐压时，源极接零电位，控制栅极接零电位，电阻控制栅极接-0.5V，温度为300K、350K和400K，击穿电压约为40V。从该图可知，随温度的变化，击穿电压温度系数只有3mV/K。应当指出，这个器件所用的几何参数及材料参数远非最佳的设计值，这个例子只是用来显示本发明的一种半导体纵向器件的击穿电压温度系数变化程度极小，击穿电压随温度基本不变。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (4)
1.一种半导体纵向器件，其特征在于包括：
P型半导体衬底(2)、位于P型半导体衬底下方的漏极(1)、位于P型半导体衬底(2)上方的P型漂移区(3)；在P型漂移区(3)的上方设有一个沟槽；沟槽两侧有N型半导体体区(4)，N型半导体体区(4)上方设有P型半导体源区(5)，P型半导体源区(5)内部上方设有N型半导体掺杂区(6)，N型半导体掺杂区(6)的上表面和P型半导体源区(5)的上表面平齐，N型半导体掺杂区(6)位于沟槽两侧且不与沟槽紧贴；源极(10)覆盖P型半导体源区(5)、N型半导体掺杂区(6)、氧化层(8)；
所述沟槽内有控制电阻区特性的电阻控制栅极(7)、氧化层(8)与控制栅极(9)；电阻控制栅极(7)位于控制栅极(9)上方且通过氧化层(8)与控制栅极(9)隔离；所述控制栅极(9)的上表面高于N型半导体体区(4)上表面，所述控制栅极(9)的下表面低于N型半导体体区(4)的下表面；
所述电阻区为N型半导体掺杂区(6)与沟槽之间的P型半导体源区(5)，掺杂区(6)与源区(5)之间存在内建势，当温度升高时，内建势减小，N型半导体掺杂区(6)与P型半导体源区(5)之间形成的PN结产生的耗尽区减小，电阻区的阻值减小；
当器件正向导通时，所述控制电阻区特性的电阻控制栅极(7)上接与控制栅极相同的电压，有效降低电阻区的阻值；当器件反向耐压时，电阻控制栅极(7)上施加负电压，通过改变电压值来控制电阻区内耗尽区宽度，精确控制电阻区的阻值。
2.根据权利要求1所述的一种半导体纵向器件，其特征在于：器件为穿通击穿器件；器件进行反向耐压时，承受耐压的耗尽区边界向P型漂移区(3)和N型半导体体区(4)两侧扩展，直到体区内的耗尽区边界到达N型半导体体区(4)与P型半导体源区(5)交界面时，器件发生穿通击穿。
3.根据权利要求1所述的一种半导体纵向器件，其特征在于：所有P型与N型导电类型区互换。
4.一种半导体纵向器件的制备方法，其特征在于包括如下步骤：
(1)、单晶硅准备及外延生长；在P型半导体衬底(2)上形成P型漂移区(3)，P型半导体衬底(2)采用P+单晶硅衬底，晶向为<100>；采用气相外延VPE方法在P型半导体衬底(2)上形成P型漂移区(3)；
(2)、刻槽；采用光刻工艺在所述P型漂移区(3)中形成沟槽，淀积硬掩膜作为后续挖槽的阻挡层，利用光刻选择性刻蚀硬掩模，再进行深槽刻蚀，刻蚀出深沟槽区，刻蚀工艺使用反应离子刻蚀或等离子刻蚀；
(3)、热氧化层生长；在所述沟槽区的侧壁对沟槽进行氧化层热生长，形成侧壁栅氧化层(8)；
(4)、多晶硅的淀积与刻蚀；淀积控制栅极(9)，并采用刻蚀工艺去除所述沟槽上部的氧化层(8)和控制栅极(9)；
(5)、氧化层淀积；在所述沟槽采取淀积工艺，形成氧化层(8)；
(6).氧化层生长；对沟槽进行氧化层热生长，形成侧壁栅氧化层(8)；
(7)、多晶硅的淀积与刻蚀；采用淀积工艺在氧化层上形成电阻控制栅极(7)，多晶硅的厚度要保证能够填满槽型区域；利用光刻板对电阻控制栅极(7)刻蚀，并在所述电阻控制栅极(7)上淀积氧化层(8)；
(8)、离子注入；在沟槽的两侧注入磷离子，形成N型半导体体区(4)，N型半导体体区(4)的垂直深度不超过控制栅极(9)的深度；
(9)、离子注入；在N型半导体体区(4)的顶层注入硼离子，形成P型半导体源区(5)，在P型半导体源区(5)的顶层靠近沟槽一侧注入磷离子，形成N型半导体掺杂区(6)；
(10)、金属化；正面金属化，金属刻蚀，背面金属化，钝化。
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