CN113990930B - 击穿电压温度系数可调的sgt-mosfet器件及制备方法 - Google Patents
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- 230000015556 catabolic process Effects 0.000 title claims abstract description 35
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 42
- 238000000151 deposition Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 235000012239 silicon dioxide Nutrition 0.000 claims description 21
- 239000000377 silicon dioxide Substances 0.000 claims description 21
- 238000001259 photo etching Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000001465 metallisation Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000000927 vapour-phase epitaxy Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种击穿电压温度系数可调的SGT‑MOSFET器件及制备方法，包括P+衬底、金属化漏极、P‑漂移区、氧化层、金属化源极、控制栅电极和屏蔽栅电极、N‑掺杂区、P+重掺杂区、N+重掺杂区、金属化电极；本发明所提供的一种击穿电压温度系数可调的SGT‑MOSFET器件，有效解决了SGT‑MOSFET穿通击穿电压随温度升高而增大所带来的可靠性问题。显然，本发明中所有的N型区和P型区可完全对换，对换后形成导电类型相反的器件。
Description
技术领域
本发明属于本发明涉及场效应晶体管器件结构，属于功率半导体技术领域。
背景技术
随着电力控制能力的提高，交通、医疗、消费类电子、电力传输等领域都得到了巨大的发展，人们对电子产品的依赖飞速提高。功率MOSFET在电力技术中扮演着极其重要的作用，科学技术能发展如此迅速得益于功率MOSFET器件的发展。相比于传统的Trench-MOSFET器件，SGT-MOSFET器件沟槽更深，通过特殊的屏蔽栅结构，大大减小了栅极与漏极之间的电容的交叠面积，降低了栅漏电容，使器件具有较低的栅电荷，从而可以提高工作功率MOSFET的开关速度，降低了开关损耗，符合当今时代建设资源节约型、环境友好型社会的理念。
击穿电压的温度系数是器件较为重要的运行参数之一。器件的穿通击穿电压随温度增大而逐渐增大，导致器件存在着与温度相关的不稳定性问题，这会严重影响器件的可靠性。本发明提出的结构可以在SGT-MOSFET结构的基础上有效避免器件的击穿电压随着温度升高而增大，增强了SGT-MOSFET器件在应用中的可靠性。
发明内容
本发明的目的是提供一种击穿电压温度系数可调的SGT-MOSFET器件。以P沟道SGT-MOSFET为例，引入P+重掺杂区8、N+重掺杂区9PN结，利用PN结耗尽区宽度随着温度升高而变小，P+重掺杂区8的电阻减小，其压降减小，以补偿SGT-MOSFET穿通击穿电压随温度升高而增大的特性。
为实现上述发明目的，本发明技术方案如下：
一种击穿电压温度系数可调的SGT-MOSFET器件，包括P+衬底2、位于P+衬底背面的金属化漏极1、位于P+衬底上面的P-漂移区3、位于氧化层6上方的金属化源极11，还包括被氧化层6包裹的控制栅电极4和屏蔽栅电极5，控制栅电极4位于屏蔽栅电极5上方，氧化层6的两侧均有一个N-掺杂区7和P+重掺杂区8，P+重掺杂区8位于N-掺杂区7的上方；在垂直深度上控制栅电极4的底部低于N-掺杂区7的底部，控制栅电极4的顶部高于N-掺杂区7的顶部；P+重掺杂区8内部上方且远离氧化层6的一侧是N+重掺杂区9，且N+重掺杂区9的顶部与P+重掺杂区8的顶部平齐；金属化源极11覆盖氧化层6的上表面且与部分P+重掺杂区8接触，金属化源极11和控制栅电极4相隔离，金属化电极10位于N+重掺杂区9的顶部；
当器件正向导通时，控制栅电极4接负电位，金属化漏极1接负电位，金属化源极11和金属化电极10、屏蔽栅电极5接零电位；当器件反向阻断时，控制栅电极4和金属化源极11、屏蔽栅电极5短接，且接零电位，金属化漏极1接负电位，金属化电极10接正电位。
作为优选方式，氧化层6为二氧化硅，或者二氧化硅和氮化硅的复合材料。
作为优选方式，控制栅电极4、屏蔽栅电极5材料为多晶硅。
作为优选方式，整个器件材料是体硅、或碳化硅、或砷化镓或锗硅。
作为优选方式，P+重掺杂区8的掺杂浓度大于1e17/cm3，N+重掺杂区9的掺杂浓度大于1e19/cm3。
作为优选方式，所有N型区和所有P型区完全对调，对换后形成导电类型相反的器件。
本发明还提供一种击穿电压温度系数可调的SGT-MOSFET器件的制备方法，包括如下步骤：
(1)单晶硅准备及外延生长；采用重掺杂单晶硅衬底，即P+衬底2，晶向为<100>；采用气相外延VPE方法生长P-漂移区3；
(2)刻槽；淀积硬掩膜作为后续挖槽的阻挡层，利用光刻板进行深槽刻蚀，刻蚀出槽栅区，刻蚀工艺为反应离子刻蚀或等离子刻蚀；
(3)在沟槽内热生长氧化层；去掉硬掩膜，在槽内热生长二氧化硅层，形成氧化层6；
(4)多晶硅的淀积与刻蚀；淀积多晶硅，形成屏蔽栅电极5；利用光刻板刻掉多晶硅的顶部和二氧化硅；
(5)淀积氧化层；对槽栅区淀积栅氧化层，形成屏蔽栅电极5顶部的氧化层6；
(6)在沟槽内热生长氧化层；在槽内热生长二氧化硅层，形成氧化层6；
(7)多晶硅的淀积与刻蚀；淀积多晶硅，形成控制栅电极4；利用光刻板刻掉多晶硅的顶部和二氧化硅；
(8)在沟槽内热生长氧化层；在槽内热生长二氧化硅层，形成氧化层6；
(9)离子注入；磷注入，形成N-掺杂区7，其中N-掺杂区7的底部的垂直深度不低于控制栅电极4的底部垂直深度；
(10)离子注入；硼注入，形成P+重掺杂区8，然后进行砷注入，形成N+重掺杂区9；
(11)淀积氧化层；对槽栅区淀积氧化层，并刻蚀掉多余的氧化层；
(12)金属化；正面金属化，金属刻蚀，背面金属化，钝化。
下面从两个方面说明本发明的工作原理：
(1)器件的正向导通
本发明所提供的击穿电压温度系数可调的SGT-MOSFET器件，其正向导通时的电极连接方式为：控制栅电极4接负电位，金属化漏极1接负电位，金属化源极11和金属化电极10、屏蔽栅电极5短接，接零电位。当控制栅电极4施加的负偏压达到阈值电压时，在N-掺杂区7中靠近氧化层6的一侧形成反型层沟道，在金属化漏极1的反向偏压下，空穴作为载流子从P+重掺杂区8经过N-掺杂区7中的反型层沟道，注入P-漂移区3，并到达金属化漏极1形成正向电流，器件导通。
(2)器件的反向阻断
本发明所提供的击穿电压温度系数可调的SGT-MOSFET器件，其反向阻断时的电极连接方式为：控制栅电极4与金属化源极11、屏蔽栅电极5短接，并接零电位，金属化漏极1接负电位，金属化电极10接正电位。由于控制栅电极4零偏压时N-掺杂区7中没有反型层沟道，多子空穴的导电通路被夹断。增大反向电压时，N-掺杂区7完全耗尽，即穿通。由于N+重掺杂区9和P+重掺杂区8的引入，N+重掺杂区9与沟槽之间形成了一个JFET区，随着温度的升高，N+重掺杂区9与P+重掺杂区8之间的PN结耗尽区宽度减小，JFET区电阻减小，压降减小。较传统SGT-MOSFET器件，相当于在其一侧串联了负温度系数的温变电阻，即上述的JFET区电阻，这可补偿穿通击穿电压的正温度系数。其中，器件在反向阻断时，金属化电极10上施加的正压值，可改变P+重掺杂区8、N+重掺杂区9之间的PN结耗尽区的宽度，以实现对温变电阻阻值的调节，进而实现器件击穿电压温度系数的可调性。
本发明的有益效果为：本发明所提供的一种击穿电压温度系数可调的SGT-MOSFET器件，有效解决了SGT-MOSFET穿通击穿电压随温度升高而增大所带来的可靠性问题。显然，本发明中所有的N型区和P型区可完全对换，对换后形成导电类型相反的器件。
附图说明
图1是本发明提供的一种击穿电压温度系数可调的SGT-MOSFET器件剖面结构示意图。
图2-1至图2-12是本发明提供的一种击穿电压温度系数可调的SGT-MOSFET器件的一种制造工艺流程的示意图。
图3-1是在300K、350K、400K的温度下，传统SGT-MOSFET器件的穿通击穿电压随温度变化的曲线图。
图3-2是在300K、350K、400K的温度下，本发明的器件的击穿电压随温度变化的曲线图。
1为金属化漏极，2为P+衬底，3为P-漂移区，4为控制栅电极，5为屏蔽栅电极，6为氧化层，7为N-掺杂区，8为P+重掺杂区，9为N+重掺杂区，10为金属化电极，11为金属化源极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
一种击穿电压温度系数可调的SGT-MOSFET器件，包括P+衬底2、位于P+衬底背面的金属化漏极1、位于P+衬底上面的P-漂移区3、位于氧化层6上方的金属化源极11，还包括被氧化层6包裹的控制栅电极4和屏蔽栅电极5，控制栅电极4位于屏蔽栅电极5上方，氧化层6的两侧均有一个N-掺杂区7和P+重掺杂区8，P+重掺杂区8位于N-掺杂区7的上方；在垂直深度上控制栅电极4的底部低于N-掺杂区7的底部，控制栅电极4的顶部高于N-掺杂区7的顶部；P+重掺杂区8内部上方且远离氧化层6的一侧是N+重掺杂区9，且N+重掺杂区9的顶部与P+重掺杂区8的顶部平齐；金属化源极11覆盖氧化层6的上表面且与部分P+重掺杂区8接触，金属化源极11和控制栅电极4相隔离，金属化电极10位于N+重掺杂区9的顶部；
当器件正向导通时，控制栅电极4接负电位，金属化漏极1接负电位，金属化源极11和金属化电极10、屏蔽栅电极5接零电位；当器件反向阻断时，控制栅电极4和金属化源极11、屏蔽栅电极5短接，且接零电位，金属化漏极1接负电位，金属化电极10接正电位。
优选的，氧化层6为二氧化硅，或者二氧化硅和氮化硅的复合材料。
优选的，控制栅电极4、屏蔽栅电极5材料为多晶硅。
优选的，整个器件材料是体硅、或碳化硅、或砷化镓或锗硅。
优选的，P+重掺杂区8的掺杂浓度大于1e17/cm3，N+重掺杂区9的掺杂浓度大于1e19/cm3。
优选的，所有N型区和所有P型区完全对调，对换后形成导电类型相反的器件。
本实施例还提供一种击穿电压温度系数可调的SGT-MOSFET器件的制备方法，包括如下步骤：
(1)单晶硅准备及外延生长；如图2-1，采用重掺杂单晶硅衬底，即P+衬底2，晶向为<100>；采用气相外延VPE方法生长P-漂移区3；
(2)刻槽；如图2-2，淀积硬掩膜(如氮化硅)作为后续挖槽的阻挡层，利用光刻板进行深槽刻蚀，刻蚀出槽栅区，刻蚀工艺为反应离子刻蚀或等离子刻蚀；
(3)在沟槽内热生长氧化层；如图2-3，去掉硬掩膜，在槽内热生长二氧化硅层，形成氧化层6；
(4)多晶硅的淀积与刻蚀；如图2-4，淀积多晶硅，形成屏蔽栅电极5；利用光刻板刻掉多晶硅的顶部和二氧化硅；
(5)淀积氧化层；如图2-5，对槽栅区淀积一定厚度的栅氧化层，形成屏蔽栅电极5顶部的氧化层6；
(6)在沟槽内热生长氧化层；如图2-6，在槽内热生长二氧化硅层，形成氧化层6；
(7)多晶硅的淀积与刻蚀；如图2-7，淀积多晶硅，形成控制栅电极4；利用光刻板刻掉多晶硅的顶部和二氧化硅；
(8)在沟槽内热生长氧化层；如图2-8，在槽内热生长二氧化硅层，形成氧化层6；
(9)离子注入；如图2-9，磷注入，形成N-掺杂区7，其中N-掺杂区7的底部的垂直深度不低于控制栅电极4的底部垂直深度；
(10)离子注入；如图2-10，硼注入，形成P+重掺杂区8，然后进行砷注入，形成N+重掺杂区9；
(11)淀积氧化层；如图2-11，对槽栅区淀积氧化层，并刻蚀掉多余的氧化层；
(12)金属化；如图2-12，正面金属化，金属刻蚀，背面金属化，钝化。
制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代体硅。
在-60V左右的耐压下，传统SGT-MOSFET器件的雪崩击穿的温度系数大概是60mV/K，穿通击穿的温度系数在35mV/K左右，分别选取300K、350K、400K的温度，穿通结构击穿电压随温度变化的曲线如图3-1所示。本设计基于SGT-MOSFET器件优化，以3.4μm的元胞宽度、2.7μm的沟槽深度、0.77μm的沟槽宽度、0.05μm栅氧厚度，通过参数拉偏，最终确定以下参数以满足本发明要求：P-漂移区3的电阻率为3，N-掺杂区7掺杂剂量、注入能量、推结时间为2.9e12/cm2和150Kev、60分钟，P+重掺杂区8的掺杂剂量、注入能量、推结时间为3.4e13/cm2和60Kev、15分钟，N+重掺杂区9的两次掺杂剂量、注入能量分别为4.2e14/cm2和25Kev，5e13和20Kev。在金属化电极10接6V正压情况下，本发明的击穿电压随温度变化的曲线如图3-2所示，其温度系数为3.2mV/K，可见本发明能够有效降低击穿电压的温度系数。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (6)
1.一种击穿电压温度系数可调的SGT-MOSFET器件，其特征在于：包括P+衬底（2）、位于P+衬底背面的金属化漏极（1）、位于P+衬底上面的P-漂移区（3）、位于氧化层（6）上方的金属化源极（11），还包括被氧化层（6）包裹的控制栅电极（4）和屏蔽栅电极（5），控制栅电极（4）位于屏蔽栅电极（5）上方，氧化层（6）的两侧均有一个N-掺杂区（7）和P+重掺杂区（8），P+重掺杂区（8）位于N-掺杂区（7）的上方；在垂直深度上控制栅电极（4）的底部低于N-掺杂区（7）的底部，控制栅电极（4）的顶部高于N-掺杂区（7）的顶部；P+重掺杂区（8）内部上方且远离氧化层（6）的一侧是N+重掺杂区（9），且N+重掺杂区（9）的顶部与P+重掺杂区（8）的顶部平齐；金属化源极（11）覆盖氧化层（6）的上表面且与部分P+重掺杂区（8）接触，金属化源极（11）和控制栅电极（4）相隔离，金属化电极（10）位于N+重掺杂区（9）的顶部；
当器件正向导通时，控制栅电极（4）接负电位，金属化漏极（1）接负电位，金属化源极（11）和金属化电极（10）、屏蔽栅电极（5）接零电位；当器件反向阻断时，控制栅电极（4）和金属化源极（11）、屏蔽栅电极（5）短接，且接零电位，金属化漏极（1）接负电位，金属化电极（10）接正电位。
2.根据权利要求1所述的一种击穿电压温度系数可调的SGT-MOSFET器件，其特征在于：氧化层（6）为二氧化硅，或者二氧化硅和氮化硅的复合材料。
3.根据权利要求1所述的一种击穿电压温度系数可调的SGT-MOSFET器件，其特征在于：控制栅电极（4）、屏蔽栅电极（5）材料为多晶硅。
4.根据权利要求1所述的一种击穿电压温度系数可调的SGT-MOSFET器件，其特征在于：P+重掺杂区（8）的掺杂浓度大于1e17/cm3，N+重掺杂区（9）的掺杂浓度大于1e19/cm3。
5.根据权利要求1所述的一种击穿电压温度系数可调的SGT-MOSFET器件，其特征在于：所有N型区和所有P型区完全对调，对换后形成导电类型相反的器件。
6.一种根据权利要求1所述的击穿电压温度系数可调的SGT-MOSFET器件的制备方法，其特征在于包括如下步骤：
（1）单晶硅准备及外延生长：采用重掺杂单晶硅衬底，即P+衬底（2），晶向为<100>；采用气相外延VPE方法生长P-漂移区（3）；
（2）刻槽：淀积硬掩膜作为后续挖槽的阻挡层，利用光刻板进行深槽刻蚀，刻蚀出槽栅区，刻蚀工艺为反应离子刻蚀或等离子刻蚀；
（3）在沟槽内热生长氧化层：去掉硬掩膜，在槽内热生长二氧化硅层，形成氧化层（6）；
（4）多晶硅的淀积与刻蚀：淀积多晶硅，形成屏蔽栅电极（5）；利用光刻板刻掉多晶硅的顶部和二氧化硅；
（5）淀积氧化层：对槽栅区淀积栅氧化层，形成屏蔽栅电极（5）顶部的氧化层（6）；
（6）在沟槽内热生长氧化层：在槽内热生长二氧化硅层，形成氧化层（6）；
（7）多晶硅的淀积与刻蚀：淀积多晶硅，形成控制栅电极（4）；利用光刻板刻掉多晶硅的顶部和二氧化硅；
（8）在沟槽内热生长氧化层：在槽内热生长二氧化硅层，形成氧化层（6）；
（9）离子注入：磷注入，形成N-掺杂区（7），其中N-掺杂区（7）的底部的垂直深度不低于控制栅电极（4）的底部垂直深度；
（10）离子注入：硼注入，形成P+重掺杂区（8），然后进行砷注入，形成N+重掺杂区（9）；
（11）淀积氧化层：对槽栅区淀积氧化层，并刻蚀掉多余的氧化层；
（12）金属化：正面金属化形成金属化源极（11），金属刻蚀，背面金属化形成金属化漏极（1），钝化。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111261587.8A CN113990930B (zh) | 2021-10-28 | 2021-10-28 | 击穿电压温度系数可调的sgt-mosfet器件及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111261587.8A CN113990930B (zh) | 2021-10-28 | 2021-10-28 | 击穿电压温度系数可调的sgt-mosfet器件及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113990930A CN113990930A (zh) | 2022-01-28 |
| CN113990930B true CN113990930B (zh) | 2023-05-26 |
Family
ID=79743211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111261587.8A Active CN113990930B (zh) | 2021-10-28 | 2021-10-28 | 击穿电压温度系数可调的sgt-mosfet器件及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113990930B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116646381A (zh) * | 2023-07-27 | 2023-08-25 | 深圳市冠禹半导体有限公司 | 一种高效能的sgtmosfet器件及其制备方法 |
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| CN111933714A (zh) * | 2020-09-25 | 2020-11-13 | 龙腾半导体股份有限公司 | 三段式氧化层屏蔽栅沟槽mosfet结构的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE102014115464B4 (de) * | 2014-10-23 | 2019-10-24 | Infineon Technologies Austria Ag | Leistungs-halbleitervorrichtung mit temperaturschutz |
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2021
- 2021-10-28 CN CN202111261587.8A patent/CN113990930B/zh active Active
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| CN106505106A (zh) * | 2016-10-11 | 2017-03-15 | 东南大学 | 一种高雪崩耐量的屏蔽栅功率晶体管及其制备方法 |
| CN107482056A (zh) * | 2017-08-07 | 2017-12-15 | 电子科技大学 | 一种屏蔽栅vdmos器件 |
| CN111384153A (zh) * | 2020-03-20 | 2020-07-07 | 电子科技大学 | 一种具有接地p型区的sgt器件及其制备方法 |
| CN111933714A (zh) * | 2020-09-25 | 2020-11-13 | 龙腾半导体股份有限公司 | 三段式氧化层屏蔽栅沟槽mosfet结构的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113990930A (zh) | 2022-01-28 |
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