CN105047721A - 一种碳化硅沟槽栅功率MOSFETs器件及其制备方法 - Google Patents
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Abstract
本发明提供一种碳化硅沟槽栅功率MOSFETs器件及其制备方法，该器件包括：n型碳化硅衬底，所述衬底上的n型碳化硅漂移层，所述漂移层内包含具有间隔的p型碳化硅区，所述p型碳化硅区之间含有n+碳化硅源区；位于所述p型碳化硅区之间且在n+碳化硅源区下的n型碳化硅漂移层内的n型沟道；沟槽栅介质；栅接触、源接触和漏接触。本发明在垂直双注入MOSFET结构的基础上，在沟道表面反掺杂n型掺杂杂质，以实现表面积累层，避免高能量、大剂量的离子注入及高温退火造成沟道表面积累层电子有效迁移率的降低，降低器件的性能退化，提高抗闩锁能力，本发明简化了碳化硅MOSFET器件的制作方法，适用于工业化生产。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，具体涉及一种碳化硅沟槽栅功率MOSFETs器件及其制备方法。
背景技术
SiC材料具有高临界场强、高热导率的特性，SiCMOSFET器件在理论上可以实现比现有的硅IGBT更理想的一种高压大功率半导体开关。但是，大电流、高电压和低导通电阻的增强型垂直SiC功率MOSFET器件目前仍然难以实现，部分原因在于高电压SiCMOSFET的基区掺杂浓度高，难以形成有效的反型导电沟道，且沟道载流子的有效迁移率低。
沟槽栅碳化硅MOSFET结构如附图1所示。通常在p型外延层上注入氮或磷，刻蚀实现n+源区和具有一定间距的p阱，通过铝或硼注入实现基区p+区。然后去除所有的注入掩膜，在1500℃以上的高温下激活注入的掺杂杂质。栅介质层是通在某种气氛下对已经形成的p阱、n+源和p+区以后的碳化硅进行热氧化实现的，或通过低压化学气相淀积等淀积实现的，或热氧化后再淀积实现的。栅介质层可以是单一的，也可以是复合叠层。这种结构存在的问题是p基区在临近栅介质层的表面难以形成有效的反型层沟道，且反型层表面有效电子迁移率低，这将导致器件的阈值电压和导通电阻达到难以接受的程度。为了防止p阱基区在反向阻断高电压时完全耗尽而发生基区穿通，p阱基区载流子浓度至少需要达到1×1017cm-3，碳化硅的低本征载流子浓度使得p阱基区表面难以形成有效的反型沟道，导致器件阈值电压过大；此外，槽刻蚀过程也使得临近栅介质的p阱基区表面粗糙度过大，以至沟道表面自由电子的有效迁移率严重降低，器件导通电阻过大。
所谓的“ACCUFET”结构由于沟道表面为积累层而不是反型层，可以避免p阱基区的沟道难以形成有效的反型层的问题。如图2所示，这种结构是利用pn结的内建电势使得表面n型层在栅极零偏压下完全耗尽实现常闭器件。然而，形成这种具有表面n型层的p阱，仍需通过高能量、大剂量的离子注入及在1600℃以上的高温退火激活注入的p型掺杂杂质来实现，以保证器件阻断时p阱不会发生穿通和足够小的基区横向电阻，防止形成闩锁。这一离子注入的过程会对沟道表面积累层电子有效迁移率产生负面影响。因此需要提供另一种能够避免过低的p阱总电荷量造成基区穿通，同时又能够避免离子注入对沟道表面积累层电子迁移率产生负面影响的方法。
发明内容
本发明的目的在于提供一种沟槽栅碳化硅(SiC)金属-氧化物-半导体场效应晶体管(MOSFET)及其制备方法，即在沟槽栅MOSFET结构的基础上，在沟道表面掺杂n型掺杂杂质，以实现表面积累层，避免高能量、大剂量的离子注入及高温退火造成沟道表面积累层电子有效迁移率的降低，同时避免高p阱总电荷量造成阈值电压偏高。
为实现上述目的，本发明采用以下技术方案：
一种碳化硅沟槽栅功率MOSFETs器件，所述器件包括：
1)沟槽栅碳化硅MOSFET：n型碳化硅衬底，所述衬底上的n型碳化硅漂移层，所述漂移层内包含具有间隔的p型碳化硅区，所述p型碳化硅区之间含有n+碳化硅源区；
2)n型沟道：位于所述p型碳化硅区之间且在n+碳化硅源区下的n型碳化硅漂移层内；
3)沟槽栅介质：于所述n+碳化硅源区之间，自n型碳化硅漂移层表面，沿n+碳化硅源区，经n型沟道延伸进入n型碳化硅漂移层，槽深大于所述p型碳化硅区结深；
4)栅接触：位于沟槽栅上，n+碳化硅源区之间。
所述的碳化硅沟槽栅功率MOSFETs器件的第一优选方案，所述碳化硅为4H-SiC或6H-SiC。
所述的碳化硅沟槽栅功率MOSFETs器件的第二优选方案，所述p型碳化硅区为包含在n型碳化硅漂移层中的具有间隔的铝或硼注入区。
所述的碳化硅沟槽栅功率MOSFETs器件的第三优选方案，所述n+碳化硅源区为包含在n型碳化硅漂移层中的被p型碳化硅区包围的氮或磷注入区。
所述的碳化硅沟槽栅功率MOSFETs器件的第四优选方案，所述p型碳化硅区形成P阱，其载流子浓度为1018～1020cm-3，延伸至n型碳化硅漂移层内0.2～3μm，p阱间的间距为2～20μm。
所述的碳化硅沟槽栅功率MOSFETs器件的第五优选方案，所述n型沟道在施加零伏栅偏压时是自耗尽的。
所述的碳化硅沟槽栅功率MOSFETs器件的第六优选方案，所述n型沟道的薄层电荷为1012～1013cm-2，小于p型碳化硅区。
所述的碳化硅沟槽栅功率MOSFETs器件的第七优选方案，所述n型沟道的厚度为0.1～1μm，载流子浓度为1016～1018cm-3。
所述的碳化硅沟槽栅功率MOSFETs器件的第八优选方案，所述栅接触为n型或p型多晶硅。
所述的碳化硅沟槽栅功率MOSFETs器件的第九优选方案，所述器件还包括n型碳化硅衬底上的漏接触。
所述的碳化硅沟槽栅功率MOSFETs器件的第十优选方案，所述器件还包括n+碳化硅源区和p型碳化硅区之上具有间隔的源接触。
一种所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，该方法包括以下步骤：
1)在n型碳化硅漂移层上制作掩蔽膜，注入p型杂质形成p型碳化硅区；
2)于n型碳化硅漂移层上形成掩蔽膜，注入n型杂质，形成n+碳化硅源区；
3)再次注入n型杂质，形成n型掺杂沟道区；
4)于n+碳化硅源区上制作掩蔽膜并图形化，刻蚀SiC形成沟槽；
5)氧化刻蚀槽形成栅介质层；
6)于栅介质层上制作掺杂的多晶层图案形成栅接触；
7)于栅接触和n型碳化硅漂移层上沉积隔离介质层形成栅接触隔离；
8)于n+碳化硅源区和p型碳化硅区上的隔离层上制作源接触；
9)于n型碳化硅衬底上制作漏接触。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第一优选技术方案，步骤1)的所述注入p型杂质包括步骤：
1)于n型碳化硅漂移层上制作掩模图案，该掩模的开口与p型碳化硅区相对应以曝露部分n型碳化硅漂移层；
2)利用掩模注入p型杂质形成p型碳化硅区，离子注入能量为10keV～1MeV，注入温度为300～600℃。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第二优选技术方案，所述p型杂质于1500～1900℃下退火激活。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第三优选技术方案，步骤2)所述n+碳化硅源区厚度小于p型碳化硅区，宽度大于p型碳化硅区间距，延伸至p型碳化硅区内0.5～5μm，其载流子浓度大于p型碳化硅区，浓度为1019～1021cm-3。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第四优选技术方案，步骤3)所述n型掺杂沟道区位于p型碳化硅区之间，n+碳化硅源区之下，底部与p型碳化硅区持平，其载流子浓度大于n型碳化硅漂移层，小于p型碳化硅区，浓度为1016～1018cm-3。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第五优选技术方案，步骤5)所述氧化是通过热氧化和/或淀积实现的，所述栅介质层于900～1100℃温度下，在含氮和/或氢的气氛中退火，其厚度为
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第六优选技术方案，步骤6)的所述多晶层为n型或p型掺杂多晶硅。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第七优选技术方案，所述源接触及漏接触通过金属溅射或蒸发，刻蚀后再于600～1100℃温度下退火实现的欧姆接触。
所述的碳化硅沟槽栅功率MOSFETs器件的制备方法的第八优选技术方案，所述欧姆接触的金属为钛、镍、铝、钯、钼、钴、铂和碳化钛中的一种或其多种组份的合金。
与最接近的现有技术比，本发明提供的技术方案的有益效果如下：
1)本发明在沟槽栅MOSFET结构的基础上，在沟槽栅MOSFET结构的基础上，在沟道表面掺杂n型掺杂杂质，以实现表面积累层，避免高能量、大剂量的离子注入及高温退火造成沟道表面积累层电子有效迁移率的降低，同时避免高p阱总电荷量造成阈值电压偏高。
2)本发明可以提高沟道载流子的有效迁移率，减小器件的性能退化；
3)本发明提高抗闩锁能力；
4)本发明简化了碳化硅MOSFET器件的制作方法，适用于工业化生产。
附图说明
图1：常规沟槽栅碳化硅MOSFET结构示意图；
图2：n沟道碳化硅ACCUFET示意图；
图3：本发明沟槽栅碳化硅MOSFET示意图；
图4：本发明实施例中n+型碳化硅衬底及其上的n型碳化硅漂移层；
图5：本发明实施例中p阱形成；
图6：本发明实施例中n+碳化硅源区形成；
图7：本发明实施例中n型掺杂沟道区形成；
图8：本发明实施例中沟槽形成；
图9：本发明实施例中栅介质层形成；
图10：本发明实施例中栅接触形成；
图11：本发明实施例中隔离介质层及源接触接触窗口形成；
图12：本发明实施例中源接触和漏接触的形成；
附图标记说明
10n+型碳化硅衬底层
12n型碳化硅漂移层
13n型沟道
14n+型碳化硅源区
20p阱
31栅介质层
32隔离介质层
40栅接触
41源接触
42漏接触
具体实施方式
图3为本发明的沟槽栅碳化硅MOSFET示意图。n型碳化硅漂移层12在n+型碳化硅衬底层10上。n型碳化硅漂移层12优选是4H型碳化硅。n型碳化硅漂移层12的载流子浓度为1014～1016cm-3，n+型碳化硅衬底层10的载流子浓度为1018～1021cm-3。
n型碳化硅漂移层12内具有相互间隔的p型碳化硅区，p型碳化硅区形成p阱20，p型碳化硅区通过p型掺杂剂(例如铝或硼)离子注入，再于1500～1900℃高温下退火形成。p阱20的载流子浓度为1018～1020cm-3，延伸进入n型碳化硅漂移层12内0.2～3μm，p阱之间的间距为2～20μm。
n+碳化硅源区14是包含在n型碳化硅漂移层12中，被p型碳化硅区20包围的n型注入区，载流子浓度为1019～1021cm-3。n型沟道13处于包含在n型碳化硅漂移层12中具有间隔的p型碳化硅区20之间，n型沟道13还处于n+碳化硅源区14之下。n型沟道13的载流子浓度为1016～1018cm-3，厚度为0.1～1μm，薄层电荷为1012～1013cm-2。
栅介质层31从p型碳化硅区20之间延伸进入n型碳化硅漂移层12，通过热氧化和/或淀积，并经过900℃～1100℃温度下在含氮和/或氢的气氛中退火形成。栅介质层31的厚度为
栅接触40在栅介质层31之上，通过淀积实现。栅接触材料可以是任何适用的接触材料，优选掺磷的多晶硅。通过刻蚀图案化形成栅接触40。
漏接触41也可以是镍或其他合适的材料，用于形成n+型碳化硅衬底10的欧姆接触，漏接触41的形成可以在源接触42之前，并通过在600～1100℃之间的温度下退火实现。
提供隔离的介质层32可以通过淀积氧化物介质层或复合层实现。源接触42的接触窗口通过刻蚀实现，源接触42用金属淀积、刻蚀后在600℃～1100℃之间的温度下退火，以实现对p阱20和n+碳化硅源区14的欧姆接触。
欧姆接触的金属可以为钛、镍、铝、钯、钼、钴、铂和碳化钛中的一种或其多种组份的合金。
图3所示本发明的沟槽栅碳化硅MOSFET器件即可为分立器件也可作为具有多个这种重复单元的器件的一个单元。
下面结合实例对本发明进行详细的说明。
实施例1
本发明实施例的器件制作可以参照图4-12的描述，在如图4所示的n型碳化硅衬底10及在其上的n型碳化硅漂移层12之上，形成离子注入掩膜并图形化，注入p型掺杂杂质铝到n型层12内，形成如图5所示的具有一定间距的p阱20。
如图6所示，在p阱20和n型碳化硅漂移层12上通过制作掩蔽膜并图形化后离子注入氮，形成n+碳化硅源区14。
如图7所示，继续注入低剂量的氮掺杂杂质，为p型碳化硅区20之间形成n型沟道13提供n型掺杂区域。
如图8所示，在n+碳化硅源区对应的区域内制作掩蔽膜并图形化，以形成沟槽的刻蚀掩蔽，刻蚀碳化硅，从n+碳化硅源区表面延伸进入n型碳化硅漂移层12，在去除掩膜之后，该结构被加热到1800℃的高温并保持3分钟，以激活注入的p型和n型掺杂杂质。
如图9所示，淀积一薄层氧化物，以形成栅介质层31。
如图10所示，在栅介质层31上淀积多晶硅并图案化形成栅接触40。如上所述栅接触是采用磷掺杂的n型多晶硅实现的。
如图11所示，在栅接触40之上淀积隔离介质层32，并在n+碳化硅源区和p阱20对应的区域内开窗口，以形成源接触41的接触窗口。
如图12所示，源接触41和漏接触42的形成，它们使用溅射技术实现，在图形化源和漏接触后，再在800℃下退火10分钟以实现欧姆接触。
本发明的实施例在源接触41和漏接触42形成后同时退火实现源和漏的欧姆接触，也可以是源接触41和漏接触42分别形成并退火后实现源和漏的欧姆接触，并且具体的形成次序是可选的。
以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求范围当中。
Claims (20)
1.一种碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述器件包括：
1)沟槽栅碳化硅MOSFET：n型碳化硅衬底，所述衬底上的n型碳化硅漂移层，所述漂移层内包含具有间隔的p型碳化硅区，所述p型碳化硅区之间含有n+碳化硅源区；
2)n型沟道：位于所述p型碳化硅区之间且在n+碳化硅源区下的n型碳化硅漂移层内；
3)沟槽栅介质：于所述n+碳化硅源区之间，自n型碳化硅漂移层表面，沿n+碳化硅源区，经n型沟道延伸进入n型碳化硅漂移层，槽深大于所述p型碳化硅区结深；
4)栅接触：位于沟槽栅上，n+碳化硅源区之间。
2.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述碳化硅为4H-SiC或6H-SiC。
3.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述p型碳化硅区为包含在n型碳化硅漂移层中的具有间隔的铝或硼注入区。
4.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述n+碳化硅源区为包含在n型碳化硅漂移层中的被p型碳化硅区包围的氮或磷注入区。
5.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述p型碳化硅区形成P阱，其载流子浓度为1018～1020cm-3，延伸至n型碳化硅漂移层内0.2～3μm，p阱间的间距为2～20μm。
6.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述n型沟道在施加零伏栅偏压时是自耗尽的。
7.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述n型沟道的薄层电荷为1012～1013cm-2，小于p型碳化硅区。
8.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述n型沟道的厚度为0.1～1μm，载流子浓度为1016～1018cm-3。
9.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述栅接触为n型或p型多晶硅。
10.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述器件包括n型碳化硅衬底上的漏接触。
11.根据权利要求1所述的碳化硅沟槽栅功率MOSFETs器件，其特征在于，所述器件包括n+碳化硅源区和p型碳化硅区之上具有间隔的源接触。
12.一种权利要求1所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，该方法包括以下步骤：
1)在n型碳化硅漂移层上制作掩蔽膜，注入p型杂质形成p型碳化硅区；
2)于n型碳化硅漂移层上形成掩蔽膜，注入n型杂质，形成n+碳化硅源区；
3)再次注入n型杂质，形成n型掺杂沟道区；
4)于n+碳化硅源区上制作掩蔽膜并图形化，刻蚀SiC形成沟槽；
5)氧化刻蚀槽形成栅介质层；
6)于栅介质层上制作掺杂的多晶层图案形成栅接触；
7)于栅接触和n型碳化硅漂移层上沉积隔离介质层形成栅接触隔离；
8)于n+碳化硅源区和p型碳化硅区上的隔离层上制作源接触；
9)于n型碳化硅衬底上制作漏接触。
13.根据权利要求12所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，步骤1)的所述注入p型杂质包括步骤：
1)于n型碳化硅漂移层上制作掩模图案，该掩模的开口与p型碳化硅区相对应以曝露部分n型碳化硅漂移层；
2)利用掩模注入p型杂质形成p型碳化硅区，离子注入能量为10keV～1MeV，注入温度为300～600℃。
14.根据权利要求13所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，所述p型杂质于1500～1900℃下退火激活。
15.根据权利要求12所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，步骤2)所述n+碳化硅源区厚度小于p型碳化硅区，宽度大于p型碳化硅区间距，延伸至p型碳化硅区内0.5～5μm，其载流子浓度大于p型碳化硅区，浓度为1019～1021cm-3。
16.根据权利要求12所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，步骤3)所述n型掺杂沟道区位于p型碳化硅区之间，n+碳化硅源区之下，底部与p型碳化硅区持平，其载流子浓度大于n型碳化硅漂移层，小于p型碳化硅区，浓度为1016～1018cm-3。
17.根据权利要求12所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，步骤5)所述氧化是通过热氧化和/或淀积实现的，所述栅介质层于900～1100℃温度下，在含氮和/或氢的气氛中退火，其厚度为
18.根据权利要求12所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，步骤6)的所述多晶层为n型或p型掺杂多晶硅。
19.根据权利要求12所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，所述源接触及漏接触通过金属溅射或蒸发，刻蚀后再于600～1100℃温度下退火实现的欧姆接触。
20.根据权利要求19所述的碳化硅沟槽栅功率MOSFETs器件的制备方法，其特征在于，所述欧姆接触的金属为钛、镍、铝、钯、钼、钴、铂和碳化钛中的一种或其多种组份的合金。
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