JP2000332239A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Abstract
(57)【要約】
【課題】ドレイン耐圧を向上することが容易で、かつプ
ロセス工程が簡単な電界効果トランジスタを提供する。 【解決手段】Ｎ型ＳｉＣ半導体領域２０の一主面にＵ字
型の溝５５が形成され、該溝内にゲート絶縁膜７０で絶
縁されたゲート電極８０が形成されたＵゲート電極構造
を有し、前記溝の側壁と対向してＰ型ＳｉＣ領域６０が
形成され、前記ゲート絶縁膜との間にチャネル領域が形
成された構造。チャネル領域は溝の外側に形成されるの
で、トレンチエッチングによるダメージを受けた溝の側
壁にエピタキシャルによってチャネル領域を形成する必
要がなくなる。そのためチャネル領域の膜質向上による
チャネル抵抗の低減が可能であり、かつ製造工程が容易
となる。また、Ｐ型ＳｉＣ領域から伸びる空乏層によっ
てゲート絶縁膜にかかる電圧がシールドされるので、ド
レイン耐圧を向上させることが出来る。
ロセス工程が簡単な電界効果トランジスタを提供する。 【解決手段】Ｎ型ＳｉＣ半導体領域２０の一主面にＵ字
型の溝５５が形成され、該溝内にゲート絶縁膜７０で絶
縁されたゲート電極８０が形成されたＵゲート電極構造
を有し、前記溝の側壁と対向してＰ型ＳｉＣ領域６０が
形成され、前記ゲート絶縁膜との間にチャネル領域が形
成された構造。チャネル領域は溝の外側に形成されるの
で、トレンチエッチングによるダメージを受けた溝の側
壁にエピタキシャルによってチャネル領域を形成する必
要がなくなる。そのためチャネル領域の膜質向上による
チャネル抵抗の低減が可能であり、かつ製造工程が容易
となる。また、Ｐ型ＳｉＣ領域から伸びる空乏層によっ
てゲート絶縁膜にかかる電圧がシールドされるので、ド
レイン耐圧を向上させることが出来る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特にパワーＭＯＳＦＥＴの耐圧を向上さ
せ、オン抵抗を低減する技術に関するものである。
スタに関し、特にパワーＭＯＳＦＥＴの耐圧を向上さ
せ、オン抵抗を低減する技術に関するものである。
【０００２】
【従来の技術】従来のＳｉＣ（炭化珪素）電界効果トラ
ンジスタとしては、例えば、特開平９−７４１９３号公
報に記載されたものがある。図１７は上記従来例の構造
を示す断面図である。図１７において、高濃度Ｎ+型Ｓ
ｉＣ基板１０の上にＮ型ＳｉＣエピタキシャル領域２０
が形成されている。さらに該Ｎ型ＳｉＣエピタキシャル
領域２０の上にＰ型ＳｉＣエピタキシャル領域６５が形
成され、該Ｐ型ＳｉＣエピタキシャル領域６５内に溝５
５およびＮ+型ＳｉＣソース領域４０が形成されてい
る。また、前記溝５５の側壁にエピタキシャルによるＮ
型ＳｉＣ領域３５が形成され、前記溝５５内にはゲート
絶縁膜７０を介してゲート電極８０が形成されている。
そして、前記ゲート電極８０とは層間絶縁膜９０により
絶縁されてソース電極１００が形成されている。また、
Ｎ+型ＳｉＣ基板１０の裏面にはドレイン電極１１０が
形成されている。
ンジスタとしては、例えば、特開平９−７４１９３号公
報に記載されたものがある。図１７は上記従来例の構造
を示す断面図である。図１７において、高濃度Ｎ+型Ｓ
ｉＣ基板１０の上にＮ型ＳｉＣエピタキシャル領域２０
が形成されている。さらに該Ｎ型ＳｉＣエピタキシャル
領域２０の上にＰ型ＳｉＣエピタキシャル領域６５が形
成され、該Ｐ型ＳｉＣエピタキシャル領域６５内に溝５
５およびＮ+型ＳｉＣソース領域４０が形成されてい
る。また、前記溝５５の側壁にエピタキシャルによるＮ
型ＳｉＣ領域３５が形成され、前記溝５５内にはゲート
絶縁膜７０を介してゲート電極８０が形成されている。
そして、前記ゲート電極８０とは層間絶縁膜９０により
絶縁されてソース電極１００が形成されている。また、
Ｎ+型ＳｉＣ基板１０の裏面にはドレイン電極１１０が
形成されている。
【０００３】このＳｉＣ電界効果トランジスタは、ドレ
イン電極１１０とソース電極１００との間に電圧が印加
された状態で、ゲート電極８０に電圧が印加されると、
ゲート電極８０に対向したＮ型ＳｉＣ領域３５の表面に
Ｎ型蓄積層のチャネル領域が形成され、ドレイン電極１
１０からソース電極１００に電流が流れる。
イン電極１１０とソース電極１００との間に電圧が印加
された状態で、ゲート電極８０に電圧が印加されると、
ゲート電極８０に対向したＮ型ＳｉＣ領域３５の表面に
Ｎ型蓄積層のチャネル領域が形成され、ドレイン電極１
１０からソース電極１００に電流が流れる。
【０００４】
【発明が解決しようとする課題】しかし、図１７に示し
た従来例においては、ドレイン電極１１０に高電圧が印
可されたとき、溝５５の底部のゲート絶縁膜７０に電圧
が加わるのでドレイン耐圧の高耐圧化には限界があっ
た。また、溝５５の側壁にＮ型ＳｉＣ領域３５をエピタ
キシャル法によって形成するので、プロセス工程が複雑
となっていた。そして、トレンチエッチングした溝５５
の側壁に均質で欠陥の少ないエピタキシャルによるＮ型
ＳｉＣ領域３５を形成するのが困難であり、かつ、トレ
ンチエッチングの際に受けるダメージの影響によってチ
ャネル抵抗を低減するのが困難であった。
た従来例においては、ドレイン電極１１０に高電圧が印
可されたとき、溝５５の底部のゲート絶縁膜７０に電圧
が加わるのでドレイン耐圧の高耐圧化には限界があっ
た。また、溝５５の側壁にＮ型ＳｉＣ領域３５をエピタ
キシャル法によって形成するので、プロセス工程が複雑
となっていた。そして、トレンチエッチングした溝５５
の側壁に均質で欠陥の少ないエピタキシャルによるＮ型
ＳｉＣ領域３５を形成するのが困難であり、かつ、トレ
ンチエッチングの際に受けるダメージの影響によってチ
ャネル抵抗を低減するのが困難であった。
【０００５】本発明は、上記のごとき問題点を解決する
ためになされたものであり、ドレイン耐圧を向上するこ
とが容易で、かつプロセス工程が簡単な電界効果トラン
ジスタを提供することを目的とする。
ためになされたものであり、ドレイン耐圧を向上するこ
とが容易で、かつプロセス工程が簡単な電界効果トラン
ジスタを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、Ｓｉよりもバンドギャッブの広いワイドバンド
ギャップ半導体基体の一主面の所定の領域にＵ字型の溝
が形成され、該溝内にゲート絶縁膜（例えば図１の７
０）によって前記ワイドバンドギャップ半導体基体と絶
縁されてゲート電極（例えば図１の８０）が形成されて
いる、いわゆるＵゲート電極構造を有しており、前記溝
の側壁と対向して第２導電型の半導体領域（例えば図１
の６０）が形成されており、該第２導電型の半導体領域
と前記ゲート絶縁膜との間にチャネル領域が形成される
ように構成している。なお、上記のＳｉよりもバンドギ
ャッブの広いワイドバンドギャップ半導体とは、例えば
請求項６に記載のようにＳｉＣ（炭化珪素）である。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１に記載の発明にお
いては、Ｓｉよりもバンドギャッブの広いワイドバンド
ギャップ半導体基体の一主面の所定の領域にＵ字型の溝
が形成され、該溝内にゲート絶縁膜（例えば図１の７
０）によって前記ワイドバンドギャップ半導体基体と絶
縁されてゲート電極（例えば図１の８０）が形成されて
いる、いわゆるＵゲート電極構造を有しており、前記溝
の側壁と対向して第２導電型の半導体領域（例えば図１
の６０）が形成されており、該第２導電型の半導体領域
と前記ゲート絶縁膜との間にチャネル領域が形成される
ように構成している。なお、上記のＳｉよりもバンドギ
ャッブの広いワイドバンドギャップ半導体とは、例えば
請求項６に記載のようにＳｉＣ（炭化珪素）である。
【０００７】上記のように構成したことにより、チャネ
ル領域は溝の外側に形成されるので、トレンチエッチン
グによるダメージを受けた溝の側壁にエピタキシャルに
よってチャネル領域を形成する必要がなくなる。そのた
めチャネル領域の膜質向上によるチャネル抵抗の低減が
可能であり、かつ製造工程が容易となる。また、溝に沿
って形成された第２導電型の半導体領域から伸びる空乏
層によってゲート絶縁膜にかかる電圧がシールドされる
ので、ドレイン耐圧を向上させることが出来る。
ル領域は溝の外側に形成されるので、トレンチエッチン
グによるダメージを受けた溝の側壁にエピタキシャルに
よってチャネル領域を形成する必要がなくなる。そのた
めチャネル領域の膜質向上によるチャネル抵抗の低減が
可能であり、かつ製造工程が容易となる。また、溝に沿
って形成された第２導電型の半導体領域から伸びる空乏
層によってゲート絶縁膜にかかる電圧がシールドされる
ので、ドレイン耐圧を向上させることが出来る。
【０００８】また、請求項２に記載の発明においては、
請求項１において、第２導電型の半導体領域をＵゲート
電極よりも深く形成したものである。このように構成し
たことにより、ゲート絶縁膜にかかる電圧を、よりシー
ルドし易くなるので、ドレイン耐圧の向上が容易とな
る。
請求項１において、第２導電型の半導体領域をＵゲート
電極よりも深く形成したものである。このように構成し
たことにより、ゲート絶縁膜にかかる電圧を、よりシー
ルドし易くなるので、ドレイン耐圧の向上が容易とな
る。
【０００９】また、請求項３に記載の発明においては、
ワイドバンドギャップ半導体基体に第２の溝が形成さ
れ、該第２の溝に沿って、前記第２導電型の半導体領域
を形成したものである。このように構成したことによ
り、第２の溝からの拡散によって第２導電型の半導体領
域を形成することにより、ゲート電極より深い第２導電
型の半導体領域を容易に形成することが出来る。
ワイドバンドギャップ半導体基体に第２の溝が形成さ
れ、該第２の溝に沿って、前記第２導電型の半導体領域
を形成したものである。このように構成したことによ
り、第２の溝からの拡散によって第２導電型の半導体領
域を形成することにより、ゲート電極より深い第２導電
型の半導体領域を容易に形成することが出来る。
【００１０】また、請求項４に記載の発明においては、
ワイドバンドギャップ半導体基体とは濃度の異なるチャ
ネル領域を形成したものである。このように構成したこ
とにより、トランジスタがターンオンするゲートしきい
値電圧を独立に設計しやすくなる。
ワイドバンドギャップ半導体基体とは濃度の異なるチャ
ネル領域を形成したものである。このように構成したこ
とにより、トランジスタがターンオンするゲートしきい
値電圧を独立に設計しやすくなる。
【００１１】また、請求項５に記載の発明においては、
Ｕ字型の溝の底部に接して、第２の第２導電型半導体領
域を形成し、該第２導電型半導体領域をソース電極に接
続したものである。このように構成したことにより、ソ
ース電極が接地されると上記第２の第２導電型半導体領
域も０電位になるので、ドレイン電極に高電圧が印可さ
れてもゲート絶縁膜にかかる電圧が、よりシールドされ
やすくなり、そのためドレイン耐圧の向上が容易とな
る。
Ｕ字型の溝の底部に接して、第２の第２導電型半導体領
域を形成し、該第２導電型半導体領域をソース電極に接
続したものである。このように構成したことにより、ソ
ース電極が接地されると上記第２の第２導電型半導体領
域も０電位になるので、ドレイン電極に高電圧が印可さ
れてもゲート絶縁膜にかかる電圧が、よりシールドされ
やすくなり、そのためドレイン耐圧の向上が容易とな
る。
【００１２】また、請求項６においては、Ｓｉよりもバ
ンドギャッブの広いワイドバンドギャップ半導体として
ＳｉＣを用いたものである。
ンドギャッブの広いワイドバンドギャップ半導体として
ＳｉＣを用いたものである。
【００１３】
【発明の効果】本発明においては、トレンチエッチング
によるダメージを受けた溝の側壁にエピタキシャルによ
ってチャネル領域を形成する必要がなくなるので、チャ
ネル領域の膜質向上によるチャネル抵抗の低減が可能で
あり、かつ製造工程が容易となる。また、溝に沿って形
成された第２導電型の半導体領域から伸びる空乏層によ
ってゲート絶縁膜にかかる電圧がシールドされるので、
ドレイン耐圧を向上させることが出来る。
によるダメージを受けた溝の側壁にエピタキシャルによ
ってチャネル領域を形成する必要がなくなるので、チャ
ネル領域の膜質向上によるチャネル抵抗の低減が可能で
あり、かつ製造工程が容易となる。また、溝に沿って形
成された第２導電型の半導体領域から伸びる空乏層によ
ってゲート絶縁膜にかかる電圧がシールドされるので、
ドレイン耐圧を向上させることが出来る。
【００１４】また、請求項２においては、ゲート絶縁膜
にかかる電圧を、よりシールドし易くなるので、ドレイ
ン耐圧の向上が容易となる。
にかかる電圧を、よりシールドし易くなるので、ドレイ
ン耐圧の向上が容易となる。
【００１５】また、請求項３においては、第２の溝から
の拡散によって第２導電型の半導体領域を形成すること
により、ゲート電極より深い第２導電型の半導体領域を
容易に形成することが出来る。
の拡散によって第２導電型の半導体領域を形成すること
により、ゲート電極より深い第２導電型の半導体領域を
容易に形成することが出来る。
【００１６】また、請求項４においては、トランジスタ
がターンオンするゲートしきい値電圧を独立に設計しや
すくなる。
がターンオンするゲートしきい値電圧を独立に設計しや
すくなる。
【００１７】また、請求項５においては、ドレイン電極
に高電圧が印可されてもゲート絶縁膜にかかる電圧が、
よりシールドされやすくなり、そのためドレイン耐圧の
向上が容易となる。
に高電圧が印可されてもゲート絶縁膜にかかる電圧が、
よりシールドされやすくなり、そのためドレイン耐圧の
向上が容易となる。
【００１８】
【発明の実施の形態】以下、本発明を図面に基づいて説
明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
を示す断面図である。まず構成を説明する。図１におい
て、Ｎ+型ＳｉＣ基板１０上にＮ型ＳｉＣエピタキシャ
ル領域２０が形成されている。さらに該Ｎ型ＳｉＣエピ
タキシャル領域２０の一主面側の所定の領域にＮ+型Ｓ
ｉＣソース領域４０、Ｐ型ＳｉＣ領域６０、および溝５
５が形成されている。該溝５５の内部にゲート絶縁膜７
０を介してゲート電極８０が形成されている。さらに、
層間絶縁膜９０によってゲート電極８０と絶縁されて、
ソース電極１００が形成されている。また、Ｎ+型Ｓｉ
Ｃ基板１０の裏面にドレイン電極１１０が形成されてい
る。
明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
を示す断面図である。まず構成を説明する。図１におい
て、Ｎ+型ＳｉＣ基板１０上にＮ型ＳｉＣエピタキシャ
ル領域２０が形成されている。さらに該Ｎ型ＳｉＣエピ
タキシャル領域２０の一主面側の所定の領域にＮ+型Ｓ
ｉＣソース領域４０、Ｐ型ＳｉＣ領域６０、および溝５
５が形成されている。該溝５５の内部にゲート絶縁膜７
０を介してゲート電極８０が形成されている。さらに、
層間絶縁膜９０によってゲート電極８０と絶縁されて、
ソース電極１００が形成されている。また、Ｎ+型Ｓｉ
Ｃ基板１０の裏面にドレイン電極１１０が形成されてい
る。
【００１９】以下、動作を説明する。上記の構造で、ゲ
ート電極８０に電圧が印可されていない状態では、ゲー
ト電極とＰ型ＳｉＣ領域６０との間のＮ型ＳｉＣエピタ
キシャル領域２０は、Ｐ型ＳｉＣ領域６０とＮ型ＳｉＣ
エピタキシャル領域２０との間のビルトインポテンシャ
ルにより多数キャリアが空乏化しており、ドレイン電極
１１０とソース電極１００との間は電流が非導通状態と
なる。特にＳｉＣのようなバンドギャップの大きい半導
体では、ＰＮ接合のビルトインポテンシャルが大きく、
電流が非導通状態となるような設計がし易い。
ート電極８０に電圧が印可されていない状態では、ゲー
ト電極とＰ型ＳｉＣ領域６０との間のＮ型ＳｉＣエピタ
キシャル領域２０は、Ｐ型ＳｉＣ領域６０とＮ型ＳｉＣ
エピタキシャル領域２０との間のビルトインポテンシャ
ルにより多数キャリアが空乏化しており、ドレイン電極
１１０とソース電極１００との間は電流が非導通状態と
なる。特にＳｉＣのようなバンドギャップの大きい半導
体では、ＰＮ接合のビルトインポテンシャルが大きく、
電流が非導通状態となるような設計がし易い。
【００２０】次に、ドレイン電極１１０とソース電極１
００との間に電圧が印可された状態で、ゲート電極８０
に電圧が印可されると、ゲート電極８０と対向している
Ｎ型ＳｉＣエピタキシャル領域２０の表面にＮ型蓄積層
のチャネルが形成され、ドレイン電極からソース電極に
電流が流れる。このとき、チャネル領域を蓄積層型で形
成しているので、反転層型のチャネルに比べて電子の移
動度が向上し、チャネル抵抗を低減できるといった効果
が得られる。
００との間に電圧が印可された状態で、ゲート電極８０
に電圧が印可されると、ゲート電極８０と対向している
Ｎ型ＳｉＣエピタキシャル領域２０の表面にＮ型蓄積層
のチャネルが形成され、ドレイン電極からソース電極に
電流が流れる。このとき、チャネル領域を蓄積層型で形
成しているので、反転層型のチャネルに比べて電子の移
動度が向上し、チャネル抵抗を低減できるといった効果
が得られる。
【００２１】次に作用を説明する。
【００２２】ドレイン電極１１０とソース電極１００と
の間に高電圧が印可された場合、凹型の溝５５に沿って
形成されたＰ型ＳｉＣ領域６０から伸びる空乏層によっ
てゲート絶縁膜７０にかかる電圧がシールドされる。こ
のとき、Ｐ型ＳｉＣ領域６０を凹型の溝５５より深く形
成することにより、ゲート絶縁膜７０にかかる電圧を、
よりシールドし易くなる。その結果、ドレイン耐圧の向
上が容易となる。また、チャネル領域は溝の外側に形成
されたＮ型ＳｉＣエピタキシャル領域２０によって形成
されているので、チャネル領域をトレンチエッチング後
の溝の側壁にエピタキシャルにより形成する必要がない
ので、チャネル領域の膜質向上によるチャネル抵抗の低
減が可能であり、かつ製造工程が容易となる。
の間に高電圧が印可された場合、凹型の溝５５に沿って
形成されたＰ型ＳｉＣ領域６０から伸びる空乏層によっ
てゲート絶縁膜７０にかかる電圧がシールドされる。こ
のとき、Ｐ型ＳｉＣ領域６０を凹型の溝５５より深く形
成することにより、ゲート絶縁膜７０にかかる電圧を、
よりシールドし易くなる。その結果、ドレイン耐圧の向
上が容易となる。また、チャネル領域は溝の外側に形成
されたＮ型ＳｉＣエピタキシャル領域２０によって形成
されているので、チャネル領域をトレンチエッチング後
の溝の側壁にエピタキシャルにより形成する必要がない
ので、チャネル領域の膜質向上によるチャネル抵抗の低
減が可能であり、かつ製造工程が容易となる。
【００２３】次に、本発明の第１の実施の形態の製造方
法を説明する。図２〜図７は本発明の第１の実施の形態
の製造工程を示す断面図である。まず、図２の工程にお
いては、Ｎ+型ＳｉＣ基板１０の上に例えば不純物濃度
が１×１０14〜１０18ｃｍ-3、厚さが０.１μｍ〜数十
μｍのＮ型ＳｉＣエピタキシャル領域２０を形成する。
次に、図３の工程においては、例えば酸化膜よりなる絶
縁膜１２０をマスクとして、例えばイオン注入技術によ
り不純物濃度が１×１０15〜１０21ｃｍ-3、深さが０.
１μｍ〜数μｍのＰ型ＳｉＣ領域６０を形成する。次
に、図４の工程においては、例えば酸化膜よりなる絶縁
膜１３０をマスクとして、例えばイオン注入技術により
不純物濃度が１×１０18〜１０21ｃｍ-3、深さが０.１
μｍ〜数μｍのＮ+型ＳｉＣソース領域４０を形成す
る。こののち、絶縁膜１３０を除去して、例えぱＡｒ雰
囲気中で９００℃〜１８００℃の熱処理を行うことによ
り、Ｐ型ＳｉＣ領域６０とＮ+型ＳｉＣソース領域４０
を活性化する。次に、図５の工程においては、例えば絶
縁膜１４０をマスクとして、例えばドライエッチング技
術により溝５５を形成する。次に、図６の工程において
は、溝５５の内部に、例えば厚さが１００Å〜３０００
Åの酸化膜よりなるゲート絶縁膜７０と、例えば多結晶
シリコンよりなるゲート電極８０と、層間絶縁膜９０と
を形成する。このとき、Ｎ型ＳｉＣエピタキシャル領域
２０が空乏化するような仕事関数の値を有するゲート電
極材料を選択すれば、電圧が印可されない状態でチャネ
ルをオフし易くなる。次に、図７の工程においては、ソ
ース電極１００を形成する。その後、Ｎ+型ＳｉＣ基板
１０の裏面にドレイン電極１１０を形成して、図１に示
す本発明の電界効果トランジスタが得られる。
法を説明する。図２〜図７は本発明の第１の実施の形態
の製造工程を示す断面図である。まず、図２の工程にお
いては、Ｎ+型ＳｉＣ基板１０の上に例えば不純物濃度
が１×１０14〜１０18ｃｍ-3、厚さが０.１μｍ〜数十
μｍのＮ型ＳｉＣエピタキシャル領域２０を形成する。
次に、図３の工程においては、例えば酸化膜よりなる絶
縁膜１２０をマスクとして、例えばイオン注入技術によ
り不純物濃度が１×１０15〜１０21ｃｍ-3、深さが０.
１μｍ〜数μｍのＰ型ＳｉＣ領域６０を形成する。次
に、図４の工程においては、例えば酸化膜よりなる絶縁
膜１３０をマスクとして、例えばイオン注入技術により
不純物濃度が１×１０18〜１０21ｃｍ-3、深さが０.１
μｍ〜数μｍのＮ+型ＳｉＣソース領域４０を形成す
る。こののち、絶縁膜１３０を除去して、例えぱＡｒ雰
囲気中で９００℃〜１８００℃の熱処理を行うことによ
り、Ｐ型ＳｉＣ領域６０とＮ+型ＳｉＣソース領域４０
を活性化する。次に、図５の工程においては、例えば絶
縁膜１４０をマスクとして、例えばドライエッチング技
術により溝５５を形成する。次に、図６の工程において
は、溝５５の内部に、例えば厚さが１００Å〜３０００
Åの酸化膜よりなるゲート絶縁膜７０と、例えば多結晶
シリコンよりなるゲート電極８０と、層間絶縁膜９０と
を形成する。このとき、Ｎ型ＳｉＣエピタキシャル領域
２０が空乏化するような仕事関数の値を有するゲート電
極材料を選択すれば、電圧が印可されない状態でチャネ
ルをオフし易くなる。次に、図７の工程においては、ソ
ース電極１００を形成する。その後、Ｎ+型ＳｉＣ基板
１０の裏面にドレイン電極１１０を形成して、図１に示
す本発明の電界効果トランジスタが得られる。
【００２４】以上説明してきたように第１の実施の形態
によれば、ドレイン電極１１０とソース電極１００との
間に高電圧が印可された場合、Ｐ型ＳｉＣ領域６０から
伸びる空乏層によってゲート絶縁膜７０にかかる電界が
シールドされるので、ドレイン耐圧の向上が容易とな
る。また、チャネル領域を溝５５の側壁にエピタキシャ
ル成長で形成する必要がないので、チャネル領域へのプ
ロセス形成上のダメージが少なく、かつ製造工程が容易
となる。
によれば、ドレイン電極１１０とソース電極１００との
間に高電圧が印可された場合、Ｐ型ＳｉＣ領域６０から
伸びる空乏層によってゲート絶縁膜７０にかかる電界が
シールドされるので、ドレイン耐圧の向上が容易とな
る。また、チャネル領域を溝５５の側壁にエピタキシャ
ル成長で形成する必要がないので、チャネル領域へのプ
ロセス形成上のダメージが少なく、かつ製造工程が容易
となる。
【００２５】なお、図１の構成において、Ｐ型シリコン
とＮ型シリコンを全て逆にすれば、ＰチャネルＭＯＳに
なる。また、本実施の形態においては、Ｎ+型のＳｉＣ
基板１０を用いているが、Ｐ+型のＳｉＣ基板を用いて
（他の領域の導電型は図１のままとする）ドレイン電極
１１０からホールを注入するように構成することによ
り、ドレイン耐圧が数ｋＶ以上のトランジスタで、オン
抵抗を低減することが可能になる。また、図１において
は、ドレイン電極１１０を基板の裏面に形成している
が、Ｎ型ＳｉＣエピタキシャル領域２０の主面側にドレ
イン電極１１０を形成してもよい。
とＮ型シリコンを全て逆にすれば、ＰチャネルＭＯＳに
なる。また、本実施の形態においては、Ｎ+型のＳｉＣ
基板１０を用いているが、Ｐ+型のＳｉＣ基板を用いて
（他の領域の導電型は図１のままとする）ドレイン電極
１１０からホールを注入するように構成することによ
り、ドレイン耐圧が数ｋＶ以上のトランジスタで、オン
抵抗を低減することが可能になる。また、図１において
は、ドレイン電極１１０を基板の裏面に形成している
が、Ｎ型ＳｉＣエピタキシャル領域２０の主面側にドレ
イン電極１１０を形成してもよい。
【００２６】（第２の実施の形態）次に、図８は本発明
第２の実施の形態を示す断面図である。図８において
は、Ｎ型ＳｉＣエピタキシャル領域２０の所定の領域に
別の溝５０が形成されており、該溝５０に沿ってＰ型Ｓ
ｉＣ領域６０が形成されている。ＳｉＣにおいては不純
物が高温でも拡散しにくく、深い接合が形成しにくくか
った。しかし、図８に記載したように溝５０からの拡散
によってＰ型ＳｉＣ領域６０を形成することにより、ゲ
ート電極８０より深いＰ型ＳｉＣ領域６０を容易に形成
することが出来る。
第２の実施の形態を示す断面図である。図８において
は、Ｎ型ＳｉＣエピタキシャル領域２０の所定の領域に
別の溝５０が形成されており、該溝５０に沿ってＰ型Ｓ
ｉＣ領域６０が形成されている。ＳｉＣにおいては不純
物が高温でも拡散しにくく、深い接合が形成しにくくか
った。しかし、図８に記載したように溝５０からの拡散
によってＰ型ＳｉＣ領域６０を形成することにより、ゲ
ート電極８０より深いＰ型ＳｉＣ領域６０を容易に形成
することが出来る。
【００２７】次に、第２の実施の形態の製造方法を説明
する。図９〜図１４は本発明の第２の実施の形態の製造
工程を示す断面図である。まず、図９の工程において
は、Ｎ+型ＳｉＣ基板１０の上に例えば不純物濃度が１
×１０14〜１０18ｃｍ-3、厚さが０.１μｍ〜数十μｍ
のＮ型ＳｉＣエピタキシャル領域２０を形成する。さら
に不純物濃度が１×１０18〜１０21ｃｍ-3、厚さが０.
１μｍ〜数μｍのＮ+型ＳｉＣソース領域４０を例えば
エピタキシャルにより形成する。
する。図９〜図１４は本発明の第２の実施の形態の製造
工程を示す断面図である。まず、図９の工程において
は、Ｎ+型ＳｉＣ基板１０の上に例えば不純物濃度が１
×１０14〜１０18ｃｍ-3、厚さが０.１μｍ〜数十μｍ
のＮ型ＳｉＣエピタキシャル領域２０を形成する。さら
に不純物濃度が１×１０18〜１０21ｃｍ-3、厚さが０.
１μｍ〜数μｍのＮ+型ＳｉＣソース領域４０を例えば
エピタキシャルにより形成する。
【００２８】次に、図１０の工程においては、例えば酸
化膜よりなる絶縁膜１３０をマスクとして、例えばドラ
イエッチング技術により溝５０を形成する。次に、図１
１の工程においては、例えばイオン注入技術により不純
物濃度が１×１０15〜１０21ｃｍ-3のＰ型ＳｉＣ領域６
０を形成する。こののち、絶縁膜１３０を除去して、例
えばＡｒ雰囲気中で９００℃〜１８００℃の熱処理を行
うことにより、Ｐ型ＳｉＣ領域６０を活性化する。次
に、図１２の工程においては、例えば酸化膜よりなる絶
縁膜１４０をマスクとして、例えばドライエッチング技
術により溝５５を形成する。次に、図１３の工程におい
ては、溝５５の内部に、例えば厚さが１００Å〜３００
０Åの酸化膜よりなるゲート絶縁膜７０と、例えば多結
晶シリコンよりなるゲート電極８０と、層間絶縁膜９０
とを形成する。次に、図１４の工程においては、ソース
電極１００を形成する。その後、Ｎ+型ＳｉＣ基板１０
の裏面にドレイン電極１１０を形成して、図８に示す第
２の実施の形態の電界効果トランジスタが得られる。
化膜よりなる絶縁膜１３０をマスクとして、例えばドラ
イエッチング技術により溝５０を形成する。次に、図１
１の工程においては、例えばイオン注入技術により不純
物濃度が１×１０15〜１０21ｃｍ-3のＰ型ＳｉＣ領域６
０を形成する。こののち、絶縁膜１３０を除去して、例
えばＡｒ雰囲気中で９００℃〜１８００℃の熱処理を行
うことにより、Ｐ型ＳｉＣ領域６０を活性化する。次
に、図１２の工程においては、例えば酸化膜よりなる絶
縁膜１４０をマスクとして、例えばドライエッチング技
術により溝５５を形成する。次に、図１３の工程におい
ては、溝５５の内部に、例えば厚さが１００Å〜３００
０Åの酸化膜よりなるゲート絶縁膜７０と、例えば多結
晶シリコンよりなるゲート電極８０と、層間絶縁膜９０
とを形成する。次に、図１４の工程においては、ソース
電極１００を形成する。その後、Ｎ+型ＳｉＣ基板１０
の裏面にドレイン電極１１０を形成して、図８に示す第
２の実施の形態の電界効果トランジスタが得られる。
【００２９】以上説明してきたように、第２の実施の形
態においては、溝５０に沿ってＰ型ＳｉＣ領域６０を形
成するので、不純物が高温でも拡散しにくいＳｉＣにお
いても、ゲート電極８０より深いＰ型ＳｉＣ領域６０を
容易に形成することが出来る。この構造により、ドレイ
ン電極に高電圧が印可されてもゲート絶縁膜にかかる電
圧がシールドされやすいので、ドレイン耐圧の向上が容
易となる。
態においては、溝５０に沿ってＰ型ＳｉＣ領域６０を形
成するので、不純物が高温でも拡散しにくいＳｉＣにお
いても、ゲート電極８０より深いＰ型ＳｉＣ領域６０を
容易に形成することが出来る。この構造により、ドレイ
ン電極に高電圧が印可されてもゲート絶縁膜にかかる電
圧がシールドされやすいので、ドレイン耐圧の向上が容
易となる。
【００３０】（第３の実施の形態）次に、図１５は本発
明の第３の実施の形態を示す断面図である。図１５にお
いては、チャネル領域がＮ型ＳｉＣエピタキシャル領域
２０と濃度の異なるＮ型ＳｉＣ領域３０によって形成さ
れている。これにより、チャネル領域となるＮ型ＳｉＣ
領域３０の濃度をＮ型ＳｉＣエピタキシャル領域２０と
は独立に設定可能なので、トランジスタがターンオンす
るゲートしきい値電圧を独立に設計しやすくなる。
明の第３の実施の形態を示す断面図である。図１５にお
いては、チャネル領域がＮ型ＳｉＣエピタキシャル領域
２０と濃度の異なるＮ型ＳｉＣ領域３０によって形成さ
れている。これにより、チャネル領域となるＮ型ＳｉＣ
領域３０の濃度をＮ型ＳｉＣエピタキシャル領域２０と
は独立に設定可能なので、トランジスタがターンオンす
るゲートしきい値電圧を独立に設計しやすくなる。
【００３１】（第４の実施の形態）次に、図１６は本発
明の第４の実施の形態を示す断面図である。図１６にお
いては、溝５５の底部にＰ型ＳｉＣ領域７５が形成され
ている。このＰ型ＳｉＣ領域７５はソース電極１００と
接続されており、ソース電極１００が接地されると０電
位になるので、ドレイン電極１１０に高電圧が印可され
てもゲート絶縁膜７０にかかる電圧が、よりシールドさ
れやすくなり、そのためドレイン耐圧の向上が容易とな
る。なお、図１６においては、Ｐ型ＳｉＣ領域７５とソ
ース電極１００との接続部分は、図示の都合上、記載さ
れていないが、例えば、図面の奥行き方向に設けられた
溝（図示せず）に沿ってソース電極１００を下方に伸ば
すか、または該溝を介してＰ型ＳｉＣ領域７５とソース
電極１００との接続部を設ければよい。
明の第４の実施の形態を示す断面図である。図１６にお
いては、溝５５の底部にＰ型ＳｉＣ領域７５が形成され
ている。このＰ型ＳｉＣ領域７５はソース電極１００と
接続されており、ソース電極１００が接地されると０電
位になるので、ドレイン電極１１０に高電圧が印可され
てもゲート絶縁膜７０にかかる電圧が、よりシールドさ
れやすくなり、そのためドレイン耐圧の向上が容易とな
る。なお、図１６においては、Ｐ型ＳｉＣ領域７５とソ
ース電極１００との接続部分は、図示の都合上、記載さ
れていないが、例えば、図面の奥行き方向に設けられた
溝（図示せず）に沿ってソース電極１００を下方に伸ば
すか、または該溝を介してＰ型ＳｉＣ領域７５とソース
電極１００との接続部を設ければよい。
【００３２】また、これまでの説明では、Ｓｉよりバン
ドギャッブの広いワイドバンドギャップ半導体としてＳ
ｉＣ半導体を用いた場合を例示したが、ワイドバンドギ
ャップ半導体としては、例えばＣ（炭素）半導体を用い
ることも出来る。
ドギャッブの広いワイドバンドギャップ半導体としてＳ
ｉＣ半導体を用いた場合を例示したが、ワイドバンドギ
ャップ半導体としては、例えばＣ（炭素）半導体を用い
ることも出来る。
【図１】本発明の第１の実施の形態を示す断面図。
【図２】図１の実施の形態の製造方法を一部を示す断面
図。
図。
【図３】図１の実施の形態の製造方法を他の一部を示す
断面図。
断面図。
【図４】図１の実施の形態の製造方法を他の一部を示す
断面図。
断面図。
【図５】図１の実施の形態の製造方法を他の一部を示す
断面図。
断面図。
【図６】図１の実施の形態の製造方法を他の一部を示す
断面図。
断面図。
【図７】図１の実施の形態の製造方法を他の一部を示す
断面図。
断面図。
【図８】本発明の第２の実施の形態を示す断面図。
【図９】図２の実施の形態の製造方法を一部を示す断面
図。
図。
【図１０】図２の実施の形態の製造方法を他の一部を示
す断面図。
す断面図。
【図１１】図２の実施の形態の製造方法を他の一部を示
す断面図。
す断面図。
【図１２】図２の実施の形態の製造方法を他の一部を示
す断面図。
す断面図。
【図１３】図２の実施の形態の製造方法を他の一部を示
す断面図。
す断面図。
【図１４】図２の実施の形態の製造方法を他の一部を示
す断面図。
す断面図。
【図１５】本発明の第３の実施の形態を示す断面図。
【図１６】本発明の第４の実施の形態を示す断面図。
【図１７】従来のＳｉＣ電界効果トランジスタの一例の
断面図。
断面図。
１０…Ｎ+型ＳｉＣ基板 ２０…Ｎ型Ｓｉ
Ｃエピタキシャル領域 ３０、３５…Ｎ型ＳｉＣ領域 ４０…Ｎ+型Ｓ
ｉＣソース領域 ５０、５５…溝 ６０…Ｐ型Ｓｉ
Ｃ領域 ６５…Ｐ型ＳｉＣエピタキシャル領域 ７０…ゲート絶
縁膜 ７５…Ｐ型ＳｉＣ領域 ８０…ゲート電
極 ９０…層間絶縁膜 １００…ソース電
極 １１０…ドレイン電極 １２０、１３
０、１４０…絶縁膜
Ｃエピタキシャル領域 ３０、３５…Ｎ型ＳｉＣ領域 ４０…Ｎ+型Ｓ
ｉＣソース領域 ５０、５５…溝 ６０…Ｐ型Ｓｉ
Ｃ領域 ６５…Ｐ型ＳｉＣエピタキシャル領域 ７０…ゲート絶
縁膜 ７５…Ｐ型ＳｉＣ領域 ８０…ゲート電
極 ９０…層間絶縁膜 １００…ソース電
極 １１０…ドレイン電極 １２０、１３
０、１４０…絶縁膜
Claims (6)
- 【請求項１】Ｓｉよりもバンドギャップの広い第１導電
型のワイドバンドギャップ半導体基体中に形成されたド
レイン領域ならびにソース領域と、ゲート電圧によって
伝導度が変調されるチャンネル領域と、を具備した電界
効果トランジスタにおいて、 前記ワイドバンドギャップ半導体基体の一主面の所定の
領域にＵ字型の溝が形成され、該溝内にゲート絶縁膜に
よって前記ワイドバンドギャップ半導体基体と絶縁され
てゲート電極が形成されている、いわゆるＵゲート電極
構造を有しており、前記溝の側壁と対向して該溝の外側
に第２導電型の半導体領域が形成されており、該第２導
電型の半導体領域と前記ゲート絶縁膜との間にチャネル
領域が形成されていることを特徴とする電界効果トラン
ジスタ。 - 【請求項２】前記第２導電型の半導体領域が、前記Ｕゲ
ート電極よりも深く形成されていることを特徴とする請
求項１に記載の電界効果トランジスタ。 - 【請求項３】前記ワイドバンドギャップ半導体基体に第
２の溝が形成され、該第２の溝に沿って、前記第２導電
型の半導体領域が形成されていることを特徴とする請求
項１または請求項２に記載の電界効果トランジスタ。 - 【請求項４】前記ワイドバンドギャップ半導体基体とは
濃度の異なるチャネル領域が形成されていることを特徴
とする請求項１乃至請求項３の何れかに記載の電界効果
トランジスタ。 - 【請求項５】前記Ｕ字型の溝の底部に接して、第２の第
２導電型半導体領域が形成され、該第２導電型半導体領
域がソース電極に接続されていることを特徴とする請求
項１乃至請求項４の何れかに記載の電界効果トランジス
タ。 - 【請求項６】前記ワイドバンドギャップ半導体基体がＳ
ｉＣよりなることを特徴とする請求項１乃至請求項５の
何れかに記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13545899A JP3575331B2 (ja) | 1999-05-17 | 1999-05-17 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13545899A JP3575331B2 (ja) | 1999-05-17 | 1999-05-17 | 電界効果トランジスタ |
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| JP2000332239A true JP2000332239A (ja) | 2000-11-30 |
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Family
ID=15152194
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|---|---|---|---|
| JP13545899A Expired - Fee Related JP3575331B2 (ja) | 1999-05-17 | 1999-05-17 | 電界効果トランジスタ |
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| JP2008306095A (ja) * | 2007-06-11 | 2008-12-18 | Rohm Co Ltd | 半導体装置 |
| JP2008311573A (ja) * | 2007-06-18 | 2008-12-25 | Rohm Co Ltd | 半導体装置 |
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-
1999
- 1999-05-17 JP JP13545899A patent/JP3575331B2/ja not_active Expired - Fee Related
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