TWI459561B - 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法 - Google Patents

用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法 Download PDF

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TWI459561B
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Description

用以形成具有其中含有低K介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體(FET)的結構及方法
本發明係有關於用以形成具有其中含有低K介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體(FET)的結構及方法。
 發明背景
本發明大體有關於半導體技術，且更特別的是，有關於用以在有屏蔽及無屏蔽溝渠場效電晶體(FET)中形成極間電極介電體(IED)及其他介電體區的結構及方法。
屏蔽閘極溝渠場效電晶體優於習知FET的地方在於：屏蔽電極(shield electrode)可減少閘極汲極間電容(Cgd )以及改善電晶體的崩潰電壓而不犧牲導通電阻(on-resistance)。習知屏蔽閘極溝渠場效電晶體包含在閘電極下面的屏蔽電極。該屏蔽電極與閘電極彼此的絕緣係藉由被稱作極間電極介電體或IED的介電層。該閘電極與毗鄰本體區的絕緣是用閘極介電體。用以形成IED及閘極介電體的習知方法包含熱氧化及氧化物或氮化物化學氣相沉積(CVD)法。
用來製造IED的品質、厚度及方法很重要，因為裝置的電性特徵(例如，RDSon 、Qgd 及Igss )受IED的影響很大。IED必須有充分的品質及厚度以支援在屏蔽電極、閘電極之間的要求電壓。如果IED太薄，則可能短路。如果IED太厚，則難以保證閘電極延伸到本體區的底面下。如果這兩個區域不對齊，則Qgd 會減少而RDson 會增加。另外，閘極介電體必須具有低介面電荷(interface charge)及介電體捕陷電荷(dielectric trap charge)以減少洩露和增加介電體品質。
因此，亟須用以形成有改良IED及閘極介電體之屏蔽閘極溝渠場效電晶體的結構及方法。
 發明概要
根據本發明之一具體實施例，一種屏蔽閘極溝渠場效電晶體(FET)係包含數條伸入一半導體區的溝渠。在各溝渠的底部部份中配置一屏蔽電極。該屏蔽電極係藉由一屏蔽介電體(shield dielectric)而與該半導體區隔離。在高於該屏蔽電極的各溝渠中配置一閘電極。包含一低k介電體的一極間電極介電體(IED)是在該屏蔽電極與該閘電極之間延伸。
在一具體實施例中，該閘電極包含金屬。
在另一具體實施例中，該半導體區更包含在一基板上延伸的一漂移區(drift region)、在該漂移區上延伸的一本體區，以及數條與在該本體區中之各溝渠毗鄰的源極區。在一些具體實施例中，該等溝渠係伸入且終止在該基板內。在其他具體實施例中，該等溝渠係伸入且終止在該漂移區內。
在另一具體實施例中，該IED更包含在該IED之中央部份中的一絕緣材料，以及該低k介電體係沿著該絕緣材料的側面及底部延伸。
在另一具體實施例中，包含一高k介電體的一閘極介電體係覆蓋上溝渠側壁。
在又一具體實施例中，該高k介電體包含氧化物，以及該氧化物的濃度是沿著該高k介電體的厚度漸變。該氧化物的濃度是在該高k介電體最接近該半導體區的部份中為最高。
根據本發明另一具體實施例，一種用以形成屏蔽閘極溝渠場效電晶體(FET)的方法包含下列步驟。在一半導體區中形成數條溝渠。在各溝渠的底部部份中形成一屏蔽電極。在該屏蔽電極上形成一極間電極介電體(IED)，在該IED包含一低k介電體。在各溝渠高於該IED的上部中形成一閘電極。
在一具體實施例中，形成覆蓋上溝渠側壁的一閘極介電體。該閘極介電體包含一高k介電體。
在一具體實施例中，該高k介電體更沿著該閘電極的底部延伸。
在另一具體實施例中，該閘極介電體更包含熱氧化物(thermal oxide)。
由以下的詳細說明及附圖可更加明白本發明的本質及優點。
圖式簡單說明
第1A至1C圖係根據本發明之一具體實施例圖示用以形成有源極及本體區之半導體結構的方法在不同階段的簡化橫截面圖；第2A至2C圖係根據本發明另一具體實施例圖示用以形成有源極及本體區之半導體結構的方法在不同階段的簡化橫截面圖；第3A至3I圖係根據本發明之一具體實施例圖示用以形成屏蔽閘極溝渠場效電晶體結構中之IED及閘極介電體的方法在不同階段的簡化橫截面圖；第4圖係根據本發明之一具體實施例圖示屏蔽閘極溝渠場效電晶體結構的簡化橫截面圖；第5A至5H圖係根據本發明另一具體實施例圖示用以形成屏蔽閘極溝渠場效電晶體結構中之IED及閘極介電體的方法在不同階段的簡化橫截面圖；第6圖係根據本發明之一具體實施例圖示屏蔽閘極溝渠場效電晶體結構的簡化橫截面圖；以及第7圖係根據本發明之一具體實施例圖示溝渠式閘極FET結構的簡化橫截面圖。
 較佳實施例之詳細說明
根據本發明的具體實施例，屏蔽閘極溝渠場效電晶體的IED係包含低k介電體。這可增加有效氧化層厚度(EOT)以及減少IED的厚度敏感性。在一些具體實施例中，該溝渠場效電晶體的閘極介電體包含帶有或無漸變成份(graded composition)的高k介電體。這可藉由提高崩潰電壓及減少洩露電流來改善閘極介電體品質。下文會更詳細地描述本發明上述及其他的具體實施例和其他的特徵及優點。
應瞭解，以下說明係僅供示範，而且本發明的範疇不受限於該等特定實施例。應注意，本申請案中的附圖均未按比例繪製，而且有時會誇大或縮減相對尺寸以更加清楚地顯示各種結構性特徵。
許多低k介電體在擴散及活化植入物所要求的溫度呈不穩定。因此，在一些具體實施例中，電晶體的源極及本體區是在低k沉積之前形成。第1A至1C圖及2A至2C圖係根據本發明的具體實施例圖示在沉積低k介電體之前進行源極、本體植入及驅入的兩種技術。
在第1A圖，用習知摻雜物植入及擴散製程，在半導體區101的上部中形成有p型傳導性的本體區104與有n+型傳導性的源極區106。在第1B圖，用習知光微影及蝕刻技術在半導體區101中形成溝渠100。在一具體實施例中，半導體區101包含在高度摻雜n+型基板(未圖示)上延伸的n型漂移區102。在一些具體實施例中，溝渠100係伸入漂移區102且終止在其內。在其他具體實施例中，溝渠100係延伸穿過漂移區102且終止在基板內。
在第1C圖，用習知技術在溝渠100的底部部份中形成屏蔽介電體116與屏蔽電極114。在一具體實施例中，屏蔽介電體116的形成可包含用習知氧化物沉積或熱氧化製程沿著溝渠100的側壁及底部形成介電層。屏蔽電極114的形成可包含在介電層上形成一層填滿溝渠100的多晶矽。然後，可用習知技術蝕刻該介電層及多晶矽層以使彼等凹進溝渠100的底部部份，從而形成屏蔽介電體116與屏蔽電極114。在一些具體實施例中，如第1C圖所示，屏蔽介電體116的頂部是凹到屏蔽電極114的頂部下。
第2A至2C圖根據本發明另一具體實施例圖示在形成低k介電體之前進行源極、本體植入及驅入的取代閘極製程(replacement-gate process)。在第2A圖，用習知光微影及蝕刻技術，在半導體區201形成溝渠200。在溝渠200之底部部份中形成屏蔽介電體216與屏蔽電極214的方法可與在上文說明第1C圖時提及的類似。用習知技術在屏蔽電極214上形成IED 212。在一具體實施例中，IED 212的形成可包含：用習知氧化物沉積或熱氧化製程沿著上溝渠側壁以及在屏蔽電極214上形成介電層.一或更多習知乾式或濕式蝕刻製程可用來使介電層凹陷以及形成IED 212。用習知技術形成覆蓋溝渠200之上側壁的閘極介電體210。在一具體實施例中，閘極介電體210的形成可包含：用習知氧化物沉積或熱氧化製程沿著該等上溝渠側壁形成介電層。用習知多晶矽沉積及蝕刻製程在閘極介電體210上形成閘電極208。在一具體實施例中，閘電極208的形成可包含：用多晶矽填滿溝渠200，以及用一或更多蝕刻製程使該多晶矽凹陷以及形成閘電極208。
在第2B圖，用習知摻雜物植入及擴散製程，在半導體區201的上部中形成p型傳導性的本體區204與n+型傳導性的源極區206。應注意，在形成源極及本體區之前，可在閘電極208上形成介電帽蓋(dielectric cap)。藉由用習知蝕刻製程來移除閘電極208、閘極介電體210及IED 212可形成圖示於第2C圖的結構。在一些具體實施例中，並不是去除全部的IED 212而是在屏蔽電極214頂部及屏蔽介電體216上留下一層IED 212。屏蔽電極214與屏蔽介電體216均留在溝渠200的底部部份，同時本體區204與源極區206留在半導體區201的上部中。
可進一步加工圖示於第1C及2C圖的結構以根據本發明的具體實施例形成包含低k IED的屏蔽閘極溝渠場效電晶體。第3A至3I圖係根據本發明之一具體實施例圖示用以形成屏蔽閘極溝渠場效電晶體結構之方法在不同階段的簡化橫截面圖。
在第3A圖，用習知技術，沿著上溝渠側壁以及在屏蔽電極314及屏蔽介電體316上形成低k介電體318。低k介電體318也可覆蓋毗鄰溝渠300的平台區(mesa region)。在一具體實施例中，低k介電體318可用習知低k沉積製程來形成以及具有1000至2000埃的有效氧化層厚度(EOT)。EOT係指單位面積電容相同之氧化矽的物理(或實際)厚度。以相同的EOT而言，低k薄膜由於有較低的介電常數，因此物理厚度比氧化矽薄。低k介電體318的物理厚度會取決於介電常數。
儘管本發明不受限於特定的低k材料，可用來形成低k介電體318的一些材料實施例包含摻雜氧化物、多孔氧化物、有機材料、等等。也可使用分子式為SiOx(在此，x<2)的氧化物。常用來降低氧化物之介電常數的摻雜物包含碳、氫、氟、等等。
在第3B圖，用習知技術，在溝渠300的上內部形成絕緣材料320。在一具體實施例中，介電材料320包含無摻雜氧化物以及可用習知氧化物沉積製程形成。例如，絕緣材料320可包含TEOS以及用習知化學氣相沉積(CVD)製程形成。在第3C圖，用一或更多習知蝕刻製程使低k介電體318與絕緣材料320凹陷以形成極間電極介電體(IED)332。
在一具體實施例中，IED 332包含在IED 332中央部份的絕緣材料320，其中低k介電體318係沿著絕緣材料320的側面及底部延伸。在一些具體實施例中，IED 332也可包含留在屏蔽電極頂部上的一層IED 212，如上文在說明第2B圖時所解釋的。IED 332沿著溝渠側壁的頂部可凹陷到本體區304之下。
包含低k介電體的IED可增加EOT，從而使得IED能夠支援較高的電壓。另外，包含低k介電體的IED比較不容易受厚度差異影響。例如，如果IED為介電常數有3.9以及目標EOT為1000埃的氧化物，則厚度減少百分之10會降低物理厚度而使EOT為900埃，這會低於目標。反之，如果IED包含物理厚度為1000埃以及EOT為1500埃的低k介電體，則厚度減少百分之10會使物理厚度降低到900埃，但是EOT仍為高於目標的1350埃。因此，包含低k介電體的IED可提供有利的餘裕以支援在屏蔽電極與閘電極之間的要求電壓。
如第3D圖所示，用習知沉積或熱氧化製程，可沿著溝渠300的上側壁形成介電體322。在一具體實施例中，介電體322可包含厚度在50至200埃之間的氧化物。在一些具體實施例中，可以相對低的溫度來形成介電體322以防止低k介電體318劣化。例如，在一具體實施例中，可用熱氧化製程以650至750℃的溫度來形成介電體322。相較於沉積閘極介電體，熱氧化物可藉由壓低介面電荷及介電體捕陷電荷來改善閘極介電體品質。
如第3E圖所示，用習知技術，可在介電體322及IED 332上形成高k介電體324。在一具體實施例中，可用習知原子層沉積(ALD)、CVD、或物理氣相沉積(PVD)製程來形成高k介電體324。例如，在一具體實施例中，高k介電體324可用ALD製程來形成以及有50至500埃的EOT。以相同的EOT而言，高k薄膜由於有較高的介電常數，因此物理厚度會比氧化矽厚。高k介電體324的物理厚度會取決於它的介電常數。在一具體實施例中，高k介電體324可包含物理厚度在100至700埃之間的氧化鉿(HfOx)。
儘管本發明不受限於特定的高k材料，可用來形成高k介電體324的一些高k材料實施例包含摻雜氧化物、金屬氧化物及其矽酸鹽、等等。常用來增加氧化物之介電常數的摻雜物之一為氮。常用的金屬氧化物包含氧化鉿、氧化鋯、等等。
在一些具體實施例中，該閘極介電體只包含介電體322或高k介電體324中之一種。例如，在有些具體實施例中，高k介電體324可取代介電體322。在這些具體實施例中，高k介電體324可覆蓋上溝渠側壁以及與半導體區直接接觸。許多高k介電體可以相對低的溫度來形成以及更容易與有低溫穩定性的低k介電體整合。在其他具體實施例中，可以只形成介電體322以用來作為使閘電極與周遭本體區絕緣的閘極介電體。
另外，在有些具體實施例中，高k介電體324可具有漸變成份以得到想要的EOT，改善崩潰、以及減少洩露電流。例如，在閘極介電體只包含高k介電體324的具體實施例中，高k介電體324的成份可呈漸變以改善介電體品質。例如，包含氧化物的高k介電體在它與半導體區的介面附近可具有最高的氧化物濃度。較高的氧化物濃度藉由壓低介面捕陷電荷及介電體捕陷電荷大體可改善薄膜的品質。
如第3F圖所示，用習知技術，可在高k介電體324上形成傳導襯墊(conductive liner)326。在一具體實施例中，傳導襯墊326可包含金屬以及用習知金屬沉積製程形成有150至700埃的厚度。在一些具體實施例中，傳導襯墊326，可用來調整隨後形成的金屬閘電極之功函數(workfunction)與電晶體臨界電壓。傳導襯墊326也可提供在金屬閘電極、閘極介電體之間的阻障層。常用來形成傳導襯墊326的一些材料實施例包含鉭、氮化鉭、氮化鈦、等等。
在第3G及3H圖，用習知技術形成閘電極328。在一具體實施例中，閘電極328可包含金屬以及用習知金屬沉積及蝕刻製程來形成。例如，沉積製程可用來沉積閘電極層以及填滿溝渠300，如在第3G圖所示。然後，一或更多蝕刻製程可用來使該層凹陷以及形成閘電極328，如第3H圖所示。在其他具體實施例中，閘電極328可包含多晶矽(有摻雜或無)以及用習知多晶矽沉積及蝕刻製程來形成。在這些具體實施例中，該多晶矽電極可取代襯墊與金屬電極。
如第3I圖所示，用習知技術可在結構上形成介電體襯墊(dielectric liner)330。在一具體實施例中，介電體襯墊330可包含氮化物以及可用習知的LPCVD製程來形成。在一些具體實施例中，介電體襯墊330可防止閘電極328及傳導襯墊326在後續的製程期間氧化。
可用許多習知技術中之任一來形成屏蔽閘極溝渠場效電晶體結構的其餘部份。第4圖的簡化橫截面圖係根據本發明之一具體實施例圖示更完整的屏蔽閘極溝渠場效電晶體結構。
在第4圖，半導體區401包含在高度摻雜n+型基板440上的n型漂移區402。在此具體實施例中，溝渠400係伸入漂移區402。p型傳導性的本體區404在漂移區402上延伸。n+型傳導性的源極區406在溝渠400兩側。在一具體實施例中，漂移區402為n型磊晶層(它是用習知技術在基板440上形成)的一部份。形成屏蔽介電體416、屏蔽電極414、IED 432、閘極介電體(包含介電體422與高k介電體424)、傳導襯墊426、閘電極428、以及介電體襯墊430的技術皆與在說明第3A至3I圖時提及的類似。
與第4圖的橫截面相對應的具體實施例是用開孔組態(open cell configuration)以及源極區406與溝渠400均呈帶狀且相互平行地延伸。用習知製程，沿著源極帶以周期或連續的方式形成p+型傳導性的重度本體區436。用習知自我對準製程(self-aligned process)可形成三角形源極/重度本體接觸。在一具體實施例中，用習知技術在結構上形成介電層(例如，BPSG)。習知蝕刻及/或化學機械研磨(CMP)製程用來使介電層凹陷以及形成介電帽蓋438。在其他具體實施例中，用習知技術可圖樣化該介電層以形成介電圓頂(dielectric dome，未圖示)。在此具體實施例中，該介電圓頂可用來形成重度本體接觸孔。可在整個結構上形成與源極區406及重度本體區436電氣接觸的頂側傳導互連層434(例如，包含金屬者)。同樣，用習知技術可形成與基板440背面電氣接觸的底面傳導互連層(未圖示，例如，包含金屬者)。本發明的方法不受限於開孔組態。顯然，熟諳此藝者在參閱本揭示內容後，可實作閉孔組態(closed cell configuration)的本發明。
第5A至5H圖的簡化橫截面圖係根據本發明另一具體實施例圖示用以形成包含低k IED之屏蔽閘極溝渠場效電晶體的替代方法。與圖示於第3A至3I圖的方法一樣，本方法是從圖示第1C或2C圖於結構開始。
在第5A圖，用習知技術(例如，旋塗或CVD製程)，在屏蔽電極514及屏蔽介電體516上的溝渠500中形成低k介電體518。在第5B圖，用一或更多習知蝕刻製程使低k介電體518凹陷以形成極間電極介電體(IED)532。可使IED 532沿著溝渠側壁的頂部凹陷到本體區504下。
圖示於第5C至5H圖的其餘製程步驟分別與在說明第3D至3I圖時提及的類似，因而只予以簡述。如第5C圖所示，用習知氧化物沉積或熱氧化製程，可沿著溝渠500的上側壁形成介電體522。如第5D圖所示，用習知技術，可在介電體522上形成高k介電體524。介電體522與高k介電體524形成閘極介電體。如第5E圖所示，用習知金屬沉積製程，在高k介電體524上形成傳導襯墊526。在第5F及5G圖，用習知沉積及蝕刻製程形成閘電極528。如第5H圖所示，用習知沉積製程可在結構上形成介電體襯墊330。
可用許多習知技術中之任一形成屏蔽閘極溝渠場效電晶體結構的其餘部份。第6圖的簡化橫截面圖係根據本發明之一具體實施例圖示更完整的屏蔽閘極溝渠場效電晶體結構。圖示於第6圖的結構與第4圖的結構類似。不過，第6圖的IED 632不包含絕緣材料420。反而，IED 632只由低k介電體構成。
除了其他的優點及特徵以外，依照本發明具體實施例形成的IED與閘極介電體享有經增加的EOT(與氧化物相比，有較低介電常數的IED會有較高的EOT)、減少之厚度敏感性(IED有可支撐在屏蔽電極與閘電極之要求電壓的餘裕)、改善IED與本體區的對齊(物理厚度減少的IED可提供餘裕)、與許多低k介電體(可在形成低k介電體之前形成源極及本體區)的低溫穩定性相容、以及改善閘極介電體品質(藉由使高k介電體的成份漸變)。
在一些具體實施例中，使用在上文提及的類似技術，低k介電體可與屏蔽閘極溝渠場效電晶體的屏蔽介電體有利地整合。例如，第4圖的屏蔽介電體416可包含用形成低k介電體418的類似方式形成的低k介電體。可將此一低k屏蔽介電體與漂移區402的摻雜濃度一起設計成漂移區可得到最佳的電荷平衡(charge balancing)同時最小化RDson 以及對於屏蔽介電體的崩潰特性沒有不利影響。
第7圖的簡化橫截面圖係根據本發明另一具體實施例圖示溝渠式閘極FET結構。圖示於第7圖的結構包含沿著溝渠底部延伸的低k介電體以藉由增加溝渠底部介電體(TBD)的EOT來減少閘極電荷(gate charge)。經增加之EOT係閘極至汲極電容來減少閘極電荷。此外，低k TBD有助於減少沿著溝渠底部(在此會因高電場而引起累增崩潰)的電場。
使用在上文提及的類似製程可形成圖示於第7圖的結構。用在說明第1A至1C圖或第2A至2C圖時提及的類似方法可形成本體區704、源極區706、以及溝渠700。用在說明第5A至5C圖時提及的類似方法可形成低k介電體718，可包含用低k介電體填滿溝渠700，然後進行習知的凹陷蝕刻以沿著溝渠700的底部形成低k介電體718。如在說明第3E及5D圖時提及的，用習知高k沉積製程可沿著溝渠側壁以及在低k介電體718上形成高k介電體624。圖示於第7圖之具體實施例的閘極介電體不包含與高k介電體隔開的介電體(如前面具體實施例所示)。不過，如在說明第3D及5C圖時所述，可形成分開的介電體。如在說明第3F至3I與第5E至5H圖所述，可分別形成傳導襯墊726、閘電極728、介電體襯墊730、以及介電帽蓋738。如在說明第4圖時所述，可形成傳導互連層734、重度本體區736、以及三角形接觸。
應注意，儘管圖示於附圖的具體實施例是以n型通道FET圖解說明，然而藉由顛倒不同半導體區的極性仍可得到p型通道FET。此外，在半導體區包含在基板上延伸之磊晶層的具體實施例中，得到的MOSFET是基板與磊晶層有相同的傳導類型，而IGBT是基板與磊晶層有相反的傳導類型。
儘管上文已圖示及描述許多特定的具體實施例，然而本發明不受限於該等具體實施例。例如，可用矽、碳化矽、砷化鎵、氮化鎵、金剛石、或其他半導體材料來實作上述各種具體實施例。此外，一或更多本發明具體實施例的特徵可與一或更多其他本發明具體實施例的特徵結合而不脫離本發明的範疇。
因此，本發明的範疇並不取決於上述說明而是取決於隨附的申請專利範圍及其等價陳述的整個範疇。
100．．．溝渠
101．．．半導體區
102．．．n型漂移區
104．．．本體區
106．．．源極區
114．．．屏蔽電極
116．．．屏蔽介電體
200．．．溝渠
201．．．半導體區
204．．．本體區
206．．．源極區
208．．．閘電極
210．．．閘極介電體
212．．．極間電極介電體(IED)
214．．．屏蔽電極
216．．．屏蔽介電體
300．．．溝渠
304．．．本體區
314．．．屏蔽電極
316．．．屏蔽介電體
318．．．低k介電體
320．．．絕緣材料
322．．．介電體
324．．．高k介電體
326．．．傳導襯墊
328．．．閘電極
330．．．介電體襯墊
332．．．極間電極介電體(IED)
400．．．溝渠
401．．．半導體區
402．．．n型漂移區
404．．．本體區
406．．．源極區
414．．．屏蔽電極
416．．．屏蔽介電體
418．．．低k介電體
420．．．絕緣材料
422．．．介電體
424．．．高k介電體
426．．．傳導襯墊
428．．．閘電極
430．．．介電體襯墊
432．．．極間電極介電體(IED)
434．．．頂側傳導互連層
436．．．重度本體區
438．．．介電帽蓋
440．．．高度摻雜n+型基板
500．．．溝渠
504．．．本體區
514．．．屏蔽電極
516．．．屏蔽介電體
518．．．低k介電體
522．．．介電體
524．．．高k介電體
526．．．傳導襯墊
528．．．閘電極
532．．．極間電極介電體(IED)
624．．．高k介電體
632．．．極間電極介電體(IED)
700．．．溝渠
704．．．本體區
706．．．源極區
718．．．低k介電體
726．．．傳導襯墊
728．．．閘電極
730．．．介電體襯墊
734．．．傳導互連層
736．．．重度本體區
738．．．介電帽蓋
第1A至1C圖係根據本發明之一具體實施例圖示用以形成有源極及本體區之半導體結構的方法在不同階段的簡化橫截面圖；
第2A至2C圖係根據本發明另一具體實施例圖示用以形成有源極及本體區之半導體結構的方法在不同階段的簡化橫截面圖；
第3A至3I圖係根據本發明之一具體實施例圖示用以形成屏蔽閘極溝渠場效電晶體結構中之IED及閘極介電體的方法在不同階段的簡化橫截面圖；
第4圖係根據本發明之一具體實施例圖示屏蔽閘極溝渠場效電晶體結構的簡化橫截面圖；
第5A至5H圖係根據本發明另一具體實施例圖示用以形成屏蔽閘極溝渠場效電晶體結構中之IED及閘極介電體的方法在不同階段的簡化橫截面圖；
第6圖係根據本發明之一具體實施例圖示屏蔽閘極溝渠場效電晶體結構的簡化橫截面圖；以及
第7圖係根據本發明之一具體實施例圖示溝渠式閘極FET結構的簡化橫截面圖。
300．．．溝渠
304．．．本體區
314．．．屏蔽電極
316．．．屏蔽介電體
318．．．低k介電體
320．．．絕緣材料
322．．．介電體
324．．．高k介電體
326．．．傳導襯墊
328．．．閘電極
330．．．介電體襯墊
332．．．極間電極介電體(IED)

Claims (42)

  1. 一種屏蔽閘極溝渠場效電晶體(FET)，其係包含：數條伸入一半導體區的溝渠；在各溝渠之底部部份中的一屏蔽電極，該屏蔽電極係藉由一屏蔽介電體而與該半導體區絕緣；在該屏蔽電極上的一閘電極；以及在該屏蔽電極與該閘電極之間延伸的一極間電極介電體(IED)，該IED包含一低k介電體。
  2. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其中該IED包含一高k介電體，該高k介電體在該低k介電體與該閘電極之間延伸。
  3. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其中該閘電極包含金屬。
  4. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其更包含：在該閘電極與該半導體區之間延伸的一傳導襯墊。
  5. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其中該半導體區更包含：在一基板上延伸的一第一傳導型漂移區，該基板有比該漂移區還高的摻雜濃度；在該漂移區上延伸的一第二傳導型本體區；以及數個與在該本體區中之各溝渠毗鄰的第一傳導型源極區，其中該等溝渠係伸入且終止在該基板內。
  6. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其中該半導體區包含：在一基板上延伸的一第一傳導型漂移區，該基板有比該漂移區還高的摻雜濃度；在該漂移區上延伸的一第二傳導型本體區；以及數個與在該本體區中之各溝渠毗鄰的第一傳導型源極區，其中該等溝渠係伸入且終止在該漂移區內。
  7. 如申請專利範圍第6項之屏蔽閘極溝渠場效電晶體，其中該IED之數個頂面相對於該本體區凹陷。
  8. 如申請專利範圍第6項之屏蔽閘極溝渠場效電晶體，其更包含：在該半導體區上延伸的一互連層，該互連層與該等源極區接觸以及藉由一介電帽蓋而與該閘電極隔離；以及在該介電帽蓋與該閘電極之間延伸且包含氮化物的介電體襯墊。
  9. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其中該IED更包含在該IED之中央部份中的一絕緣材料，該低k介電體係沿著該絕緣材料之側面及底部延伸。
  10. 如申請專利範圍第9項之屏蔽閘極溝渠場效電晶體，其中該絕緣材料包含無摻雜氧化物。
  11. 如申請專利範圍第1項之屏蔽閘極溝渠場效電晶體，其係包含覆蓋上溝渠側壁的一閘極介電體，該閘極介電體包含一高k介電體。
  12. 如申請專利範圍第11項之屏蔽閘極溝渠場效電晶體，其中該高k介電體包含氧化物，且該氧化物的濃度是沿著該高k介電體的厚度漸變，該氧化物的濃度是在該高k介電體最接近該半導體區的部份中為最高。
  13. 如申請專利範圍第11項之屏蔽閘極溝渠場效電晶體，其中該高k介電體係沿著該閘電極的底部延伸。
  14. 如申請專利範圍第11項之屏蔽閘極溝渠場效電晶體，其中該IED的物理厚度小於該閘極介電體的物理厚度。
  15. 如申請專利範圍第11項之屏蔽閘極溝渠場效電晶體，其中該閘極介電體更包含熱氧化物。
  16. 一種屏蔽閘極溝渠場效電晶體(FET)，其係包含：數條伸入一半導體區的溝渠；在各溝渠之底部部份中的一屏蔽電極；在該屏蔽電極上的一閘電極；在該屏蔽電極與該閘電極之間延伸的一極間電極介電體(IED)，該IED包含一低k介電體與一氧化物區，該低k介電體係沿著該氧化物區的各側面及底部延伸；以及在該閘電極與該半導體區之間延伸的一閘極介電體，該閘極介電體包含一高k介電體。
  17. 如申請專利範圍第16項之屏蔽閘極溝渠場效電晶體，其中該高k介電體包含氧化物，且該氧化物的濃度是沿著該高k介電體的厚度漸變，該氧化物的濃度是在該高k介電體最接近該半導體區的部份中為最高。
  18. 如申請專利範圍第16項之屏蔽閘極溝渠場效電晶體，其中該高k介電體係沿著該閘電極的底部延伸。
  19. 如申請專利範圍第16項之屏蔽閘極溝渠場效電晶體，其更包含：覆蓋上溝渠側壁的一閘極介電體；以及在該閘電極與該閘極介電體之間延伸的一傳導襯墊。
  20. 如申請專利範圍第16項之屏蔽閘極溝渠場效電晶體，其中該閘電極包含金屬。
  21. 一種半導體結構，其係包含：數條伸入一半導體區的溝渠；在各溝渠中的一閘電極；覆蓋各溝渠之相對側壁的一閘極介電體；以及在該閘電極與該半導體區之間沿著各溝渠底部延伸的一溝渠底部介電體(TBD)，該TBD包含一低k介電體。
  22. 如申請專利範圍第21頭之半導體結構，其中該TBD的有效氧化層厚度(EOT)大於該閘極介電體的有效氧化層厚度(EOT)。
  23. 如申請專利範圍第21頭之半導體結構，其中該TBD的物理厚度小於該閘極介電體的物理厚度。
  24. 如申請專利範圍第21頭之半導體結構，其中該閘電極包含金屬。
  25. 如申請專利範圍第21頭之半導體結構，其更包含：在該閘電極與該閘極介電體之間延伸的一傳導襯墊。
  26. 如申請專利範圍第21頭之半導體結構，其中該閘極介電體包含一高k介電體。該高k介電體係沿著該閘電極的各側面及底部延伸。
  27. 如申請專利範圍第26頭之半導體結構，其中該高k介電體包含氧化物，且該氧化物的濃度是沿著該高k介電體的厚度漸變，該氧化物的濃度是在該高k介電體最接近該半導體區的部份中為最高。
  28. 一種屏蔽閘極溝渠場效電晶體(FET)，其係包含：數條伸入一半導體區的溝渠；在各溝渠之底部部份中的一屏蔽電極，該屏蔽電極係藉由一屏蔽介電體而與該半導體區絕緣；在該屏蔽電極上的一閘電極；以及在該屏蔽電極與該閘電極之間延伸的一極間電極介電體(IED)，其中該屏蔽介電體與該IED包含一低k介電體。
  29. 如申請專利範圍第28項之屏蔽閘極溝渠場效電晶體，其中該IED更包含在該IED之中央部份中的一絕緣材料，該低k介電體係沿著該絕緣材料之側面及底部延伸。
  30. 如申請專利範圍第28項之屏蔽閘極溝渠場效電晶體，其係包含覆蓋上溝渠側壁的一閘極介電體，該閘極介電體包含一高k介電體。
  31. 一種用以形成屏蔽閘極溝渠場效電晶體(FET)的方法，該方法包含下列步驟：在一半導體區中形成數條溝渠；在各溝渠的底部部份中形成一屏蔽電極；形成在該屏蔽電極上延伸的一極間電極介電體(IED)，該IED包含一低k介電體；以及在各溝渠高於該IED的上部中形成一閘電極。
  32. 如申請專利範圍第31項之方法，其中該IED包含一高k介電體，該高k介電體在該低k介電體與該閘電極之間延伸。
  33. 如申請專利範圍第31項之方法，其中該閘電極包含金屬。
  34. 如申請專利範圍第31項之方法，其更包含：形成覆蓋上溝渠側壁的一閘極介電體；以及形成在該閘電極與該閘極介電體之間延伸的一傳導襯墊。
  35. 如申請專利範圍第31項之方法，其中形成該IED的步驟更包含：在該IED的中央部份中形成一絕緣材料使得該低k介電體沿著該絕緣材料的側面及底部延伸。
  36. 如申請專利範圍第35項之方法，其中該絕緣材料包含一無摻雜氧化物。
  37. 如申請專利範圍第31項之方法，其更包含：形成覆蓋上溝渠側壁的一閘極介電體，該閘極介電體包含一高k介電體。
  38. 如申請專利範圍第37項之方法，其中該高k介電體包含氧化物，且該氧化物的濃度是沿著該高k介電體的厚度漸變，該氧化物的濃度是在該高k介電體最接近該半導體區的部份中為最高。
  39. 如申請專利範圍第37項之方法，其中該高k介電體更沿著該閘電極的底部延伸。
  40. 如申請專利範圍第37項之方法，其中該閘極介電體更包含熱氧化物。
  41. 如申請專利範圍第31項之方法，其中該半導體區包含在一基板上延伸的一磊晶層，該方法更包含：在形成該IED之前，形成在該磊晶層中延伸的一第二傳導型本體區；在形成該IED之前，形成數個與在該本體區中之各溝渠毗鄰的第一傳導型源極區；以及形成在該半導體區上延伸的一導體層，該導體層係與該等源極區接觸以及藉由一介電帽蓋而與該閘電極隔離。
  42. 如申請專利範圍第41項之方法，其更包含：形成在該閘電極與該介電帽蓋之間延伸的一介電體襯墊，該介電體襯墊包含氮化物。
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