DE102009031657A1 - Aufbau und Verfahren zum Ausbilden eines Trench-Fet mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einem Low-K-Dielektrikum darin - Google Patents

Aufbau und Verfahren zum Ausbilden eines Trench-Fet mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einem Low-K-Dielektrikum darin Download PDF

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Abstract

Ein Trench-Feldeffekttransistor (Trench-FET) mit abgeschirmtem Gate umfasst Gräben, die sich in ein Halbleitergebiet erstrecken. In einem Bodenabschnitt jedes Grabens ist eine Abschirmelektrode angeordnet. Die Abschirmelektrode ist von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert. In jedem Graben ist über der Abschirmelektrode eine Gate-Elektrode angeordnet, und ein Zwischenelektrodendielektrikum (IED), das ein Low-k-Dielektrikum umfasst, erstreckt sich zwischen der Abschirmelektrode und der Gate-Elektrode.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein die Halbleitertechnologie und insbesondere Aufbauten und Verfahren zum Ausbilden von Zwischenelektrodendielektrika (IEDs) und anderen Dielektrikumgebieten in abgeschirmten und nicht abgeschirmten Trench-Feldeffekttransistoren (Trench-FETs).
  • Trench-FETs mit abgeschirmtem Gate sind gegenüber herkömmlichen FETs darin vorteilhaft, dass die Abschirmelektrode die Gate-Drain-Kapazität (Cgd) reduziert und die Durchbruchspannung des Transistors verbessert, ohne den Ein-Widerstand zu verschlechtern. Herkömmliche Trench-FETs mit abgeschirmtem Gate umfassen eine Abschirmelektrode unter einer Gate-Elektrode. Die Abschirm- und Gate-Elektrode sind voneinander durch eine Dielektrikumschicht isoliert, die als Zwischenelektrodendielektrikum oder IED bezeichnet wird. Die Gate-Elektrode ist von ihren benachbarten Body-Gebieten durch ein Gate-Dielektrikum isoliert. Herkömmliche Verfahren zum Ausbilden des IED und Gate-Dielektrikums umfassen Prozesse einer thermischen Oxidation und einer Chemical Vapor Deposition (CVD) mit Oxid oder Nitrid.
  • Die Qualität, die Dicke und das Verfahren, das zum Herstellen des IED verwendet wird, sind wichtig, da das IED einen erheblichen Einfluss auf die elektrischen Eigenschaften der Vorrichtung hat, wie beispielsweise RDSon, Qgd und Igss. Qualität und Dicke des IED müssen ausreichend sein, um die erforderliche Spannung zwischen der Abschirm- und Gate-Elektrode auszuhalten. Wenn das IED zu dünn ist, können Kurzschlüsse auftreten. Wenn das IED zu dick ist, kann es schwierig sein, sicherzustellen, dass sich die Gate-Elektrode unter der Unterseite des Body-Gebiets erstreckt. Wenn diese beiden Gebiete falsch ausgerichtet sind, wird Qgd verringert und wird RDSon erhöht. Ferner muss das Gate-Dielektrikum geringe Grenzflächenladungen und Dielektrikumfallenladungen aufweisen, um den Leckstrom zu reduzieren und die Dielektrikumqualität zu erhöhen.
  • Somit besteht Bedarf an Aufbauten und Verfahren zum Ausbilden von Trench-FETs mit abgeschirmtem Gate mit verbesserten IED und Gate-Dielektrika.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der Erfindung umfasst ein Trench-Feldeffekttransistor (Trench-FET) mit abgeschirmtem Gate Gräben, die sich in ein Halbleitergebiet erstrecken. In einem Bodenabschnitt jedes Grabens ist eine Abschirmelektrode angeordnet. Die Abschirmelektrode ist von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert. Über der Abschirmelektrode ist in jedem Graben eine Gate-Elektrode angeordnet. Ein Zwischenelektrodendielektrikum (IED), das ein Low-k-Dielektrikum umfasst, erstreckt sich zwischen der Abschirmelektrode und der Gate-Elektrode.
  • Bei einer Ausführungsform umfasst die Gate-Elektrode Metall.
  • Bei einer anderen Ausführungsform umfassen die Halbleitergebiete ferner ein Driftgebiet, das sich über einem Substrat erstreckt, ein Body-Gebiet, das sich über dem Driftgebiet erstreckt, und Source-Gebiete benachbart zu jedem Graben in den Body-Gebieten. Bei einigen Ausführungsformen erstrecken sich die Gräben in das Substrat und enden sie in diesem. Bei anderen Ausführungsformen erstrecken sich die Gräben in das Driftgebiet und enden sie in diesem.
  • Bei einer anderen Ausführungsform umfasst das IED ferner ein isolierendes Material in einem mittleren Abschnitt des IED und erstreckt sich das Low-k-Dielektrikum entlang den Seiten und dem Boden des isolierenden Materials.
  • Bei einer anderen Ausführungsform kleidet ein Gate-Dielektrikum, das ein High-k-Dielektrikum umfasst, die oberen Grabenseitenwände aus.
  • Bei noch einer anderen Ausführungsform umfasst das High-k-Dielektrikum Oxid und weist eine Konzentration des Oxids entlang einer Dicke des High-k-Dielektrikums einen Gradienten auf. Die Konzentration des Oxids ist in einem Abschnitt des High-k-Dielektrikums, der am nächsten an dem Halbleitergebiet liegt, am höchsten.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein Verfahren zum Ausbilden eines Trench-Feldeffekttransistors (Trench-FET) mit abgeschirmtem Gate die folgenden Schritte. Gräben werden in einem Halbleitergebiet ausgebildet. Eine Abschirmelektrode wird in einem Bodenabschnitt jedes Grabens ausgebildet. Ein Zwischenelektrodendielektrikum (IED) wird über der Abschirmelektrode ausgebildet, wobei das IED ein Low-k-Dielektrikum umfasst. Eine Gate-Elektrode wird in einem oberen Abschnitt jedes Grabens über dem IED ausgebildet.
  • Bei einer Ausführungsform wird ein Gate-Dielektrikum ausgebildet, das die oberen Grabenseitenwände auskleidet. Das Gate-Dielektrikum umfasst ein High-k-Dielektrikum.
  • Bei einer Ausführungsform erstreckt sich das High-k-Dielektrikum ferner entlang dem Boden der Gate-Elektrode.
  • Bei einer anderen Ausführungsform umfasst das Gate-Dielektrikum ferner thermisches Oxid.
  • Die folgende detaillierte Beschreibung und die begleitenden Zeichnungen stellen ein besseres Verständnis der Natur und Vorteile der vorliegenden Erfindung bereit.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A–1C sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden eines Halbleiteraufbaus mit Source- und Body-Gebieten gemäß einer Ausführungsform der Erfindung;
  • 2A–2C sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden eines Halbleiteraufbaus mit Source- und Body-Gebieten gemäß einer anderen Ausführungsform der Erfindung;
  • 3A–3I sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden eines IED und eines Gate-Dielektrikums eines Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung;
  • 4 ist eine vereinfachte Querschnittsansicht eines Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung;
  • 5A–5H sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden eines IED und eines Gate-Dielektrikums eines Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer anderen Ausführungsform der Erfindung;
  • 6 ist eine vereinfachte Querschnittsansicht eines Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung; und
  • 7 ist eine vereinfachte Querschnittsansicht eines Aufbaus eines FET mit Trench-Gate gemäß einer Ausführungsform der Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Gemäß Ausführungsformen der vorliegenden Erfindung umfasst das IED eines Trench-FET mit abgeschirmtem Gate ein Low-k-Dielektrikum. Dies kann die effektive Oxiddicke (EOT) erhöhen und die Dickenempfindlichkeit des IED reduzieren. Bei einigen Ausführungsformen umfasst das Gate-Dielektrikum des Trench-FET ein High-k-Dielektrikum mit oder ohne Zusammensetzungsgradient. Dies kann die Gate-Dielektrikumqualität durch Erhöhen der Durchbruchspannung und Verringern des Leckstroms verbessern. Diese und andere Ausführungsformen der Erfindung sowie andere Merkmale und Vorteile werden nachstehend ausführlicher beschrieben.
  • Es ist zu verstehen, dass die folgende Beschreibung lediglich beispielhaft ist und dass der Schutzumfang der Erfindung nicht auf diese spezifischen Beispiele beschränkt ist. Es sei angemerkt, dass die Dimensionen in den Figuren dieser Anmeldung nicht maßstabsgetreu sind, und dass die Größe der relativen Dimensionen manchmal übertrieben oder reduziert ist, um verschiedene Aufbaumerkmale deutlicher zu zeigen.
  • Viele Low-k-Dielektrika sind bei Temperaturen, die erforderlich sind, um Implantationen zu diffundieren und zu aktivieren, nicht stabil. Somit werden die Source- und Body-Gebiete des Transistors bei einigen Ausführungsformen vor einer Low-k-Abscheidung ausgebildet. 1A–1C und 2A–2C zeigen zwei Techniken, durch die die Source- und Body-Implantationen und das Eintreiben vor der Abscheidung des Low-k-Dielektrikums ausgeführt werden, gemäß Ausführungsformen der Erfindung.
  • In 1A werden ein Body-Gebiet 104 mit p-Leitfähigkeit und ein Source-Gebiet 106 mit n+-Leitfähigkeit in einem oberen Abschnitt eines Halbleitergebiets 101 unter Verwendung von herkömmlichen Prozessen einer Dotiermittelimplantation und -diffusion ausgebildet. In 1B wird in dem Halbleitergebiet 101 ein Graben bzw. Trench 100 unter Verwendung von herkömmlichen Fotolithografie- und Ätztechniken ausgebildet. Bei einer Ausführungsform umfasst das Halbleitergebiet 101 ein n-leitendes Driftgebiet 102, das sich über einem stark dotierten n+-leitenden Substrat (nicht gezeigt) erstreckt. Bei einigen Ausführungsformen erstreckt sich der Graben 100 in das Driftgebiet 102 und endet er in diesem. Bei anderen Ausführungsformen erstreckt sich der Graben 100 durch das Driftgebiet 102 und endet er in dem Substrat.
  • In 1C werden ein Abschirmdielektrikum 116 und eine Abschirmelektrode 114 in dem Bodenabschnitt des Grabens 100 unter Verwendung von bekannten Techniken ausgebildet. Bei einer Ausführungsform kann die Ausbildung des Abschirmdielektrikums 116 das Ausbilden einer Dielektrikumschicht entlang den Seitenwänden und dem Boden des Grabens 100 unter Verwendung eines herkömmlichen Prozesses einer Oxidabscheidung oder einer thermischen Oxidation umfassen. Die Ausbildung der Abschirmelektrode 114 kann das Ausbilden einer Schicht von Polysilizium über der Dielektrikumschicht, um den Graben 100 zu füllen, umfassen. Die Dielektrikum- und Polysiliziumschicht können dann unter Verwendung von bekannten Techniken geätzt werden, um die Schichten in dem Bodenabschnitt des Grabens 100 zu vertiefen und somit das Abschirmdielektrikum 116 und die Abschirmelektrode 114 auszubilden. Bei einigen Ausführungsformen wird die Oberseite des Abschirmdielektrikums 116 unter die Oberseite der Abschirmelektrode 114 vertieft, wie es in 1C gezeigt ist.
  • 2A–2C zeigen einen Replacement-Gate-Prozess, bei dem die Source- und Body-Implantationen und das Eintreiben vor dem Ausbilden des Low-k-Dielektrikums ausgeführt werden, gemäß einer anderen Ausführungsform der Erfindung. In 2A wird ein Graben 200 in einem Halbleitergebiet 201 unter Verwendung von herkömmlichen Fotolithografie- und Ätztechniken ausgebildet. In dem Bodenabschnitt des Grabens 200 können auf eine ähnliche Weise wie die oben in Bezug auf 1C beschriebene ein Abschirmdielektrikum 216 und eine Abschirmelektrode 214 ausgebildet werden. Über der Abschirmelektrode 214 wird unter Verwendung von bekannten Techniken ein IED 212 ausgebildet. Bei einer Ausfüh rungsform kann die Ausbildung des IED 212 das Ausbilden einer Dielektrikumschicht entlang den oberen Grabenseitenwänden und über der Abschirmelektrode 214 unter Verwendung von herkömmlichen Prozessen einer Oxidabscheidung oder einer thermischen Oxidation umfassen. Ein oder mehr herkömmliche Trocken- oder Nassätzprozesse können verwendet werden, um die Dielektrikumschicht zu vertiefen und das IED 212 auszubilden. Unter Verwendung von bekannten Techniken wird ein Gate-Dielektrikum 210 ausgebildet, das die oberen Seitenwände des Grabens 200 auskleidet. Bei einer Ausführungsform kann die Ausbildung des Gate-Dielektrikums 210 das Ausbilden einer Dielektrikumschicht entlang den oberen Grabenseitenwänden unter Verwendung herkömmlicher Prozesse einer Oxidabscheidung oder einer thermischen Oxidation umfassen. Unter Verwendung herkömmlicher Prozesse eines Polysiliziumabscheidens und -ätzens wird über dem Gate-Dielektrikum 210 eine Gate-Elektrode 208 ausgebildet. Bei einer Ausführungsform kann die Ausbildung der Gate-Elektrode 208 ein Füllen des Grabens 200 mit Polysilizium und ein Verwenden eines oder mehrerer Ätzprozesse zum Vertiefen des Polysiliziums und Ausbilden der Gate-Elektrode 208 umfassen.
  • In 2B werden Body-Gebiete 204 mit p-Leitfähigkeit und Source-Gebiete 206 mit n+-Leitfähigkeit in einem oberen Abschnitt des Halbleitergebiets 201 unter Verwendung herkömmlicher Prozesse einer Dotiermittelimplantation und -diffusion ausgebildet. Es sei angemerkt, dass eine Dielektrikumdecke über der Gate-Elektrode 208 ausgebildet werden kann, bevor die Source- und Body-Gebiete ausgebildet werden. Der in 2C gezeigte Aufbau kann durch entfernen der Gate-Elektrode 208, des Gate-Dielektrikums 210 und des IED 212 unter Verwendung von herkömmlichen Ätzprozessen ausgebildet werden. Bei einigen Ausführungsformen wird nicht das gesamte IED 212 entfernt und verbleibt eine Schicht des IED 212 über der Oberseite der Abschirmelektrode 214 und des Ab schirmdielektrikums 216. Die Abschirmelektrode 214 und das Abschirmdielektrikum 216 verbleiben in dem Bodenabschnitt des Grabens 200, während die Body-Gebiete 204 und die Source-Gebiete 206 in einem oberen Abschnitt des Halbleitergebiets 201 verbleiben.
  • Der in 1C und 2C gezeigte Aufbau kann gemäß Ausführungsformen der vorliegenden Erfindung ferner verarbeitet werden, um einen Trench-FET mit abgeschirmtem Gate mit einem Low-k-IED auszubilden. 3A–31 sind vereinfachte Querschnittsansichten bei verschiedenen Stufen eines Prozesses zum Ausbilden des Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung.
  • In 3A wird entlang den oberen Grabenseitenwänden und über einer Abschirmelektrode 314 und einem Abschirmdielektrikum 316 unter Verwendung von bekannten Techniken ein Low-k-Dielektrikum 318 ausgebildet. Das Low-k-Dielektrikum 318 kann auch die Mesagebiete benachbart zu einem Graben 300 abdecken. Bei einer Ausführungsform kann das Low-k-Dielektrikum 318 unter Verwendung eines herkömmlichen Low-k-Abscheidungsprozesses ausgebildet werden und eine effektive Oxiddicke (EOT) in dem Bereich von 1000–2000 Ǻ aufweisen. EOT bezieht sich auf die physikalische (oder tatsächliche) Dicke von Siliziumoxid mit der gleichen Kapazität pro Flächeneinheit. Bei der gleichen EOT ist die physikalische Dicke eines Low-k-Films aufgrund der geringeren Dielektrikumkonstante dünner als bei Siliziumoxid. Die physikalische Dicke des Low-k-Dielektrikums 318 hängt von seiner Dielektrikumkonstante ab.
  • Während die vorliegende Erfindung nicht auf ein bestimmtes Low-k-Material beschränkt ist, umfassen einige Beispiele von Materialien, die verwendet werden können, um das Low-k-Dielektrikum 318 auszubilden, dotiertes Oxid, poröses Oxid, organische Materialien und andere. Es kann auch Oxid mit der Formel SiOx verwendet werden, wobei x < 2. Dotiermittel, die für gewöhnlich verwendet werden, um die Dielektrikumkonstante des Oxids zu verringern, umfassen Karbon, Wasserstoff, Fluor und andere.
  • In 3B wird in dem oberen inneren Abschnitt des Grabens 300 unter Verwendung von bekannten Techniken ein isolierendes Material 320 ausgebildet. Bei einer Ausführungsform umfasst das Dielektrikummaterial 320 nicht dotiertes Oxid und kann es unter Verwendung eines herkömmlichen Oxidabscheidungsprozesses ausgebildet werden. Beispielsweise kann das isolierende Material 320 TEOS umfassen und unter Verwendung eines herkömmlichen Chemical Vapor Deposition-Prozesses (CVD-Prozesses) ausgebildet werden. In 3C werden das Low-k-Dielektrikum 318 und das isolierende Material 320 unter Verwendung eines oder mehrerer herkömmlicher Ätzprozesse zum Ausbilden eines Zwischenelektrodendielektrikums (IED) 332 vertieft.
  • Bei einer Ausführungsform umfasst das IED 332 das isolierende Material 320 in dem mittleren Abschnitt des IED 332, wobei sich das Low-k-Dielektrikum 318 entlang den Seiten und dem Boden des isolierenden Materials 320 erstreckt. Bei einigen Ausführungsformen kann das IED 332 auch eine Schicht des IED 212 umfassen, das über der Oberseite der Abschirmelektrode verblieb, wie es oben in Bezug auf 2B erklärt ist. Die Oberseite des IED 332 entlang den Grabenseitenwänden kann unter ein Body-Gebiet 304 vertieft werden.
  • Ein IED, das ein Low-k-Dielektrikum umfasst, erhöht die EOT, wodurch ermöglicht wird, dass das IED eine höhere Spannung aushält. Ferner ist ein IED mit einem Low-k-Dielektrikum weniger empfindlich hinsichtlich Einflüssen von Dickenschwankungen. Wenn beispielsweise ein IED Oxid mit einer Dielektrikumkonstante von 3,9 und einer Ziel-EOT von 1000 Ǻ umfasst, verringert eine 10%-Verringerung der Dicke die physikalische Dicke und die EOT auf 900 Ǻ, was unter dem Ziel liegt. Im Gegensatz dazu verringert eine 10%-Verringerung der Dicke, wenn ein IED ein Low-k-Dielektrikum mit einer physikalischen Dicke von 1000 Ǻ und einer EOT von 1500 Ǻ umfasst, die physikalische Dicke auf 900 Ǻ, wobei die EOT immer noch 1350 Ǻ betragen würde, was über dem Ziel liegt. Somit stellt ein IED mit einem Low-k-Dielektrikum vorteilhaft einen Spielraum bereit, um die erforderliche Spannung zwischen den Abschirm- und Gate-Elektroden auszuhalten.
  • Wie es in 3D gezeigt ist, kann ein Dielektrikum 322 entlang den oberen Seitenwänden des Grabens 300 unter Verwendung eines herkömmlichen Prozesses einer Abscheidung oder einer thermischen Oxidation ausgebildet werden. Bei einer Ausführungsform kann das Dielektrikum 322 Oxid mit einer Dicke in dem Bereich von 50–200Ǻ umfassen. Bei einigen Ausführungsformen kann das Dielektrikum 322 bei relativ geringen Temperaturen ausgebildet werden, um eine Verschlechterung des Low-k-Dielektrikums 318 zu verhindern. Beispielsweise kann das Dielektrikum 322 bei einer Ausführungsform unter Verwendung eines Prozesses einer thermischen Oxidation bei einer Temperatur zwischen 650–750°C ausgebildet werden. Ein thermisches Oxid kann die Gate-Dielektrikumqualität durch Verringern der Grenzflächenladungen und Dielektrikumfallenladungen im Vergleich zu einem abgeschiedenen Gate-Dielektrikum verbessern.
  • Wie es in 3E gezeigt ist, kann ein High-k-Dielektrikum 324 über dem Dielektrikum 322 und dem IED 332 unter Verwendung von bekannten Techniken ausgebildet werden. Bei einer Ausführungsform kann das High-k-Dielektrikum 324 unter Verwendung eines herkömmlichen Prozes ses einer Atomlagenabscheidung (ALD), CVD oder physikalischen Dampfabscheidung (PVD) ausgebildet werden. Beispielsweise kann das High-k-Dielektrikum 324 bei einer Ausführungsform unter Verwendung eines ALD-Prozesses ausgebildet werden und eine EOT in dem Bereich von 50–500 Ǻ aufweisen. Bei der gleichen EOT ist die physikalische Dicke eines High-k-Films aufgrund der höheren Dielektrikumkonstante dicker als Siliziumoxid. Die physikalische Dicke des High-k-Dielektrikums 324 hängt von seiner Dielektrikumkonstante ab. Bei einer Ausführungsform kann das High-k-Dielektrikum 324 Hafniumoxid (HfOx) mit einer physikalischen Dicke in dem Bereich von 100–700 Ǻ umfassen.
  • Während die vorliegende Erfindung nicht auf ein bestimmtes High-k-Material beschränkt ist, umfassen einige Beispiele von High-k-Materialien, die verwendet werden können, um das High-k-Dielektrikum 324 auszubilden, dotierte Oxide, Metalloxide und ihre Silikate und andere. Ein Dotiermittel, das herkömmlich verwendet wird, um die Dielektrikumkonstante von Oxid zu erhöhen, ist Stickstoff. Herkömmlich verwendete Metalloxide umfassen Hafniumoxid, Zirkoniumoxid und andere.
  • Bei einigen Ausführungsformen umfasst das Gate-Dielektrikum nur eines von dem Dielektrikum 322 und dem High-k-Dielektrikum 324. Beispielsweise kann das High-k-Dielektrikum 324 bei einigen Ausführungsformen das Dielektrikum 322 ersetzen. Bei diesen Ausführungsformen kann das High-k-Dielektrikum 324 die oberen Grabenseitenwände auskleiden und mit dem Halbleitergebiet in direktem Kontakt stehen. Viele High-k-Dielektrika können bei relativ geringen Temperaturen ausgebildet werden und können leichter mit Low-k-Dielektrika mit einer Stabilität einer geringen Temperatur integriert werden. Bei anderen Ausführungsformen kann nur das Dielektrikum 322 ausgebildet werden, um als das Gate-Dielektrikum zum Isolieren der Gate-Elektrode von den umgebenden Body-Gebieten zu dienen.
  • Ferner kann das High-k-Dielektrikum 324 bei einigen Ausführungsformen einen Zusammensetzungsgradienten aufweisen, um die gewünschte EOT zu erhalten, die Durchbruchspannung zu verbessern und den Leckstrom zu reduzieren. Beispielsweise kann die Zusammensetzung des High-k-Dielektrikums 324 bei Ausführungsformen, bei denen das Gate-Dielektrikum nur das High-k-Dielektrikum 324 umfasst, einen Gradienten aufweisen, um die Dielektrikumqualität zu verbessern. Als ein Beispiel kann ein High-k-Dielektrikum, das Oxid umfasst, in der Nähe der Grenzfläche zu dem Halbleitergebiet die höchste Konzentration von Oxid aufweisen. Eine höhere Konzentration von Oxid verbessert allgemein die Filmqualität durch Verringern von Grenzflächenfallenladungen und Dielektrikumfallenladungen.
  • Wie es in 3F gezeigt ist, kann über dem High-k-Dielektrikum 324 unter Verwendung von bekannten Techniken ein leitender Mantel 326 ausgebildet werden. Bei einer Ausführungsform kann der leitende Mantel 326 Metall umfassen und unter Verwendung eines herkömmlichen Metallabscheidungsprozesses mit einer Dicke in dem Bereich von 150–700 Ǻ ausgebildet werden. Bei einigen Ausführungsformen kann der leitende Mantel 326 verwendet werden, um die Austrittsarbeit einer nachfolgend ausgebildeten Metall-Gate-Elektrode und die Transistorschwellenwertspannung anzupassen. Der leitende Mantel 326 kann auch eine Barriere zwischen einer Metall-Gate-Elektrode und dem Gate-Dielektrikum bereitstellen. Einige Beispiele von Materialien, die herkömmlich verwendet werden, um den leitenden Mantel 326 auszubilden, umfassen Tantal, Tantalnitrid, Titannitrid und andere.
  • In 3G und 3H wird unter Verwendung von bekannten Techniken eine Gate-Elektrode 328 ausgebildet. Bei einer Ausführungsform kann die Gate-Elektrode 328 Metall umfassen und unter Verwendung von herkömmlichen Prozessen eines Metallabscheidens und -ätzens ausgebildet werden. Beispielsweise kann ein Abscheidungsprozess verwendet werden, um die Gate-Elektrodenschicht abzuscheiden und den Graben 300 zu füllen, wie es in 3G gezeigt ist. Dann können ein oder mehrere Ätzprozesse verwendet werden, um die Schicht zu vertiefen und die Gate-Elektrode 328 auszubilden, wie es in 3H gezeigt ist. Bei anderen Ausführungsformen kann die Gate-Elektrode 328 Polysilizium (dotiert oder nicht dotiert) umfassen und unter Verwendung von herkömmlichen Prozessen eines Polysiliziumabscheidens und -ätzens ausgebildet werden. Bei diesen Ausführungsformen kann die Polysiliziumelektrode den Mantel und die Metallelektrode ersetzen.
  • Wie in 3I gezeigt, kann ein Dielektrikummantel 330 unter Verwendung von bekannten Techniken über dem Aufbau ausgebildet werden. Bei einer Ausführungsform kann der Dielektrikummantel 330 Nitrid umfassen und unter Verwendung eines herkömmlichen LPCVD-Prozesses ausgebildet werden. Bei einigen Ausführungsformen kann der Dielektrikummantel 330 die Oxidation der Gate-Elektrode 328 und des leitenden Mantels 326 während nachfolgenden Prozessen verhindern.
  • Die verbleibenden Abschnitte des Aufbaus eines Trench-FET mit abgeschirmtem Gate können unter Verwendung einer beliebigen einer Anzahl von bekannten Techniken ausgebildet werden. 4 zeigt eine vereinfachte Querschnittsansicht eines vollständigeren Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung.
  • In 4 umfasst ein Halbleitergebiet 401 ein n-leitendes Driftgebiet 402 über einem stark dotierten n+-leitenden Substrat 440. Bei dieser Ausführungsform erstreckt sich ein Graben 400 in das Driftgebiet 402. Body-Gebiete 404 mit p-Leitfähigkeit erstrecken sich über dem Driftgebiet 402. Source-Gebiete 406 mit n+-Leitfähigkeit flankieren den Graben 400. Bei einer Ausführungsform ist das Driftgebiet 402 Teil einer n-leitenden Epitaxieschicht, die unter Verwendung von bekannten Techniken über dem Substrat 440 ausgebildet wird. Ein Abschirmdielektrikum 416, eine Abschirmelektrode 414, ein IED 432, das Gate-Dielektrikum (das ein Dielektrikum 422 und ein High-k-Dielektrikum 424 umfasst), ein leitender Mantel 426, eine Gate-Elektrode 428 und ein Dielektrikummantel 430 werden alle unter Verwendung von Techniken ausgebildet, die den in Verbindung mit 3A–3I beschriebenen ähnlich sind.
  • Der Querschnitt in 4 entspricht einer Ausführungsform, bei der eine Ausgestaltung einer offenen Zelle verwendet wird, wobei die Source-Gebiete 406 und der Graben 400 streifenförmig sind und sich parallel zueinander erstrecken. Entlang den Source-Streifen werden unter Verwendung von herkömmlichen Prozessen Heavy-Body-Gebiete 436 mit p+-Leitfähigkeit periodisch oder kontinuierlich ausgebildet. Dreiecksförmige Source- und Heavy-Body-Kontakte können unter Verwendung von herkömmlichen selbstausgerichteten Prozessen ausgebildet werden. Bei einer Ausführungsform wird unter Verwendung von bekannten Techniken eine Dielektrikumschicht (z. B. BPSG) über dem Aufbau ausgebildet. Herkömmliche Prozesse eines Ätzens und/oder chemisch-mechanischen Polierens (CMP) werden verwendet, um die Dielektrikumschicht zu vertiefen und eine Dielektrikumdecke 438 auszubilden. Bei anderen Ausführungsformen kann die Dielektrikumschicht unter Verwendung von bekannten Techniken strukturiert werden, um eine Dielektrikumkuppel (nicht gezeigt) auszubilden. Bei dieser Ausführungsform kann die Dielektrikum kuppel verwendet werden, um Heavy-Body-Kontaktöffnungen auszubilden. Über dem gesamten Aufbau kann eine oberseitige leitende Verbindungsschicht 434 (die z. B. Metall umfasst), die die Source-Gebiete 406 und die Heavy-Body-Gebiete 436 elektrisch kontaktiert, ausgebildet werden. Ähnlich kann unter Verwendung von bekannten Techniken eine bodenseitige leitende Verbindungsschicht (nicht gezeigt), die z. B. Metall umfasst, die die Rückseite des Substrats 440 elektrisch kontaktiert, ausgebildet werden. Das Verfahren der vorliegenden Erfindung ist nicht auf eine Ausgestaltung einer offenen Zelle beschränkt. Die Realisierung der vorliegenden Erfindung in einer Ausgestaltung einer geschlossenen Zelle wäre für Fachleute angesichts dieser Offenbarung offensichtlich.
  • 5A–5H sind vereinfachte Querschnittsansichten, die einen alternativen Prozess zum Ausbilden eines Trench-FET mit abgeschirmtem Gate mit einem Low-k-IED gemäß einer anderen Ausführungsform der Erfindung zeigen. Wie der in 3A–3I gezeigte Prozess beginnt dieser Prozess mit dem in 1C oder 2C gezeigten Aufbau.
  • In 5A wird ein Low-k-Dielektrikum 518 in einem Graben 500 unter Verwendung von bekannten Techniken (z. B. Aufschleuder- oder CVD-Prozesse) über einer Abschirmelektrode 514 und einem Abschirmdielektrikum 516 ausgebildet. In 5B wird das Low-k-Dielektrikum 518 unter Verwendung eines oder mehrerer herkömmlicher Ätzprozesse vertieft, um ein Zwischenelektrodendielektrikum (IED) 532 auszubilden. Die Oberseite des IED 532 entlang den Grabenseitenwänden kann unter das Body-Gebiet 504 vertieft werden.
  • Die verbleibenden Prozessschritte, die in 5C–5H gezeigt sind, sind ähnlich denen, die jeweils oben in Bezug auf 3D–3I beschrieben sind und werden somit nur kurz beschrieben. Wie es in 5C gezeigt ist, kann unter Verwendung eines herkömmlichen Prozesses einer Oxidabscheidung oder thermischen Oxidation ein Dielektrikum 522 entlang den oberen Seitenwänden des Grabens 500 ausgebildet werden. Wie es in 5D gezeigt ist, kann unter Verwendung von bekannten Techniken ein High-k-Dielektrikum 524 über dem Dielektrikum 522 ausgebildet werden. Das Dielektrikum 522 und das High-k-Dielektrikum 524 bilden das Gate-Dielektrikum aus. Wie es in 5E gezeigt ist, kann unter Verwendung eines herkömmlichen Metallabscheidungsprozesses ein leitender Mantel 526 über dem High-k-Dielektrikum 524 ausgebildet werden. In 5F und 5G wird unter Verwendung von herkömmlichen Abscheidungs- und Ätzprozessen eine Gate-Elektrode 528 ausgebildet. Wie es in 5H gezeigt ist, kann der Dielektrikummantel 330 unter Verwendung von herkömmlichen Abscheidungsprozessen über dem Aufbau ausgebildet werden.
  • Die verbleibenden Abschnitte des Aufbaus eines Trench-FET mit abgeschirmtem Gate können unter Verwendung einer beliebigen einer Anzahl von bekannten Techniken ausgebildet werden. 6 zeigt eine vereinfachte Querschnittsansicht eines vollständigeren Aufbaus eines Trench-FET mit abgeschirmtem Gate gemäß einer Ausführungsform der Erfindung. Der in 6 gezeigte Aufbau ist ähnlich dem in 4 gezeigten Aufbau. In 6 umfasst ein IED 632 jedoch kein isolierendes Material 420. Stattdessen besteht das IED 632 nur aus Low-k-Dielektrikum.
  • Das IED und das Gate-Dielektrikum, die gemäß Ausführungsformen der Erfindung ausgebildet werden, haben neben anderen Vorteilen und Merkmalen die Vorteile einer erhöhten EOT (das IED mit geringerer Dielektrikumkonstante weist im Vergleich zu Oxid eine höhere EOT auf), einer reduzierten Dickenempfindlichkeit (das IED weist einen Spielraum auf, um die erforderliche Spannung zwischen Abschirm- und Gate- Elektrode auszuhalten), einer verbesserten Ausrichtung des IED und der Body-Gebiete (die verringerte physikalische Dicke des IED stellt einen Spielraum bereit), einer Kompatibilität mit der Stabilität einer geringen Temperatur vieler Low-k-Dielektrika (die Source- und Body-Gebiete können vor der Low-k-Dielektrikumausbildung ausgebildet werden), und einer verbesserten Gate-Dielektrikumqualität (durch Versehen der Zusammensetzung des High-k-Dielektrikums mit einem Gradienten).
  • Bei einigen Ausführungsformen wird ein Low-k-Dielektrikum unter Verwendung von Techniken, die den oben beschriebenen ähnlich sind, vorteilhaft in dem Abschirmdielektrikum eines Trench-FET mit abgeschirmtem Gate integriert. Beispielsweise kann das Abschirmdielektrikum 416 in 4 ein Low-k-Dielektrikum umfassen, das auf eine ähnliche Weise wie das Low-k-Dielektrikum 418 ausgebildet wird. Solch ein Low-k-Abschirmdielektrikum kann zusammen mit der Dotierkonzentration des Driftgebiets 402 sorgfältig entworfen werden, um einen optimalen Ladungsausgleich in dem Driftgebiet zu erhalten, während der RDSon minimiert wird, und ohne die Durchbrucheigenschaften des Abschirmdielektrikums nachteilig zu beeinflussen.
  • 7 ist eine vereinfachte Querschnittsansicht eines Aufbaus eines FET mit Trench-Gate gemäß einer anderen Ausführungsform der Erfindung. Der in 7 gezeigte Aufbau umfasst ein Low-k-Dielektrikum, das sich entlang dem Boden des Grabens erstreckt, um die Gate-Ladung zu reduzieren, indem die EOT des Grabenbodendielektrikums (TBD) erhöht wird. Die erhöhte EOT reduziert die Gate-Ladung durch Reduzieren der Gate-Drain-Kapazität. Ferner hilft das Low-k-TBD dabei, das elektrische Feld entlang dem Boden des Grabens, an dem aufgrund von hohen Feldern ein Lawinendurchbruch stattfindet, zu reduzieren.
  • Der in 7 gezeigte Aufbau kann unter Verwendung von Prozessen ausgebildet werden, die den oben beschriebenen ähnlich sind. Body-Gebiete 704, Source-Gebiete 706 und ein Graben 700 können auf eine ähnliche Weise wie die in Bezug auf 1A–1C oder 2A–2C beschriebene ausgebildet werden. Ein Low-k-Dielektrikum 718 kann auf eine ähnliche Weise wie die in Bezug auf 5A–5C beschriebene ausgebildet werden, was das Füllen des Grabens 700 mit einem Low-k-Dielektrikum und dann das Durchführen eines herkömmlichen Vertiefungsätzens zum Ausbilden des Low-k-Dielektrikums 718 entlang dem Boden des Grabens 700 umfassen kann. Entlang den Grabenseitenwänden und über dem Low-k-Dielektrikum 718 kann unter Verwendung eines herkömmlichen High-k-Abscheidungsprozesses, wie in Bezug auf 3E und 5D beschrieben, das High-k-Dielektrikum 624 ausgebildet werden. Das Gate-Dielektrikum bei der in 7 gezeigten Ausführungsform umfasst kein von dem High-k-Dielektrikum separates Dielektrikum, wie es in den vorherigen Ausführungsformen gezeigt ist. Es kann jedoch ein separates Dielektrikum ausgebildet werden, wie es in Bezug auf 3D und 5C beschrieben ist. Ein leitender Mantel 726, eine Gate-Elektrode 728, ein Dielektrikummantel 730 und eine Dielektrikumdecke 738 können jeweils wie in 3F–3I und 5E–5H beschrieben ausgebildet werden. Eine leitende Verbindungsschicht 734, Heavy-Body-Gebiete 736 und die dreiecksförmigen Kontakte können wie in Bezug auf 4 beschrieben ausgebildet werden.
  • Es sei angemerkt, dass, während die in den Figuren gezeigten Ausführungsformen n-Kanal-FETs zeigen, p-Kanal-FETs durch Umkehren der Polarität der verschiedenen Halbleitergebiete erhalten werden können. Ferner werden bei Ausführungsformen, bei denen die Halbleitergebiete eine Epitaxieschicht umfassen, die sich über einem Substrat erstreckt, MOSFETs erhalten, wenn das Substrat und die Epitaxieschicht den glei chen Leitfähigkeitstyp aufweisen, und werden IGBTs erhalten, wenn das Substrat den zu dem Leitfähigkeitstyp der Epitaxieschicht entgegengesetzten aufweist.
  • Obwohl oben eine Anzahl von spezifischen Ausführungsformen dargestellt und beschrieben wird, sind die Ausführungsformen der Erfindung nicht darauf beschränkt. Beispielsweise können die verschiedenen oben beschriebenen Ausführungsformen mit Silizium, Siliziumcarbid, Galliumarsenid, Galliumnitrid, Diamant oder anderen Halbleitermaterialien realisiert werden. Ferner können die Merkmale einer oder mehrerer Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen anderer Ausführungsformen der Erfindung kombiniert werden, ohne von dem Schutzumfang der Erfindung abzuweichen.
  • Daher sollte der Schutzumfang der vorliegenden Erfindung nicht in Bezug auf die obige Beschreibung bestimmt werden, sondern sollte er in Bezug auf die beigefügten Ansprüche zusammen mit ihrem vollen Schutzumfang von Äquivalenten bestimmt werden.

Claims (42)

  1. Trench-Feldeffekttransistor (Trench-FET) mit abgeschirmtem Gate, umfassend: Gräben, die sich in ein Halbleitergebiet erstrecken; eine Abschirmelektrode in einem Bodenabschnitt jedes Grabens, wobei die Abschirmelektrode durch ein Abschirmdielektrikum von dem Halbleitergebiet isoliert ist; eine Gate-Elektrode über der Abschirmelektrode; und ein Zwischenelektrodendielektrikum (IED), das sich zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei das IED ein Low-k-Dielektrikum umfasst.
  2. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, wobei das IED ein High-k-Dielektrikum umfasst, wobei sich das High-k-Dielektrikum zwischen dem Low-k-Dielektrikum und der Gate-Elektrode erstreckt.
  3. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, wobei die Gate-Elektrode Metall umfasst.
  4. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, ferner umfassend: einen leitenden Mantel, der sich zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt.
  5. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, wobei das Halbleitergebiet ferner umfasst: ein Driftgebiet vom ersten Leitfähigkeitstyp, das sich über einem Substrat erstreckt, wobei das Substrat eine höhere Dotierkonzentration aufweist als das Driftgebiet; ein Body-Gebiet vom zweiten Leitfähigkeitstyp, das sich über dem Driftgebiet erstreckt; und Source-Gebiete vom ersten Leitfähigkeitstyp benachbart zu jedem Graben in dem Body-Gebiet, wobei sich die Gräben in das Substrat erstrecken und in diesem enden.
  6. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, wobei das Halbleitergebiet umfasst: ein Driftgebiet vom ersten Leitfähigkeitstyp, das sich über einem Substrat erstreckt, wobei das Substrat eine höhere Dotierkonzentration aufweist als das Driftgebiet; ein Body-Gebiet vom zweiten Leitfähigkeitstyp, das sich über dem Driftgebiet erstreckt; und Source-Gebiete vom ersten Leitfähigkeitstyp benachbart zu jedem Graben in dem Body-Gebiet, wobei sich die Gräben in das Driftgebiet erstrecken und in diesem enden.
  7. Trench-FET mit abgeschirmtem Gate nach Anspruch 6, wobei die Oberflächen des IED relativ zu dem Body-Gebiet vertieft sind.
  8. Trench-FET mit abgeschirmtem Gate nach Anspruch 6, ferner umfassend: eine Verbindungsschicht, die sich über dem Halbleitergebiet erstreckt, wobei die Verbindungsschicht die Source-Gebiete kontak tiert und von der Gate-Elektrode durch eine Dielektrikumdecke isoliert ist; und einen Dielektikummantel, der Nitrid umfasst und sich zwischen der Dielektrikumdecke und der Gate-Elektrode erstreckt.
  9. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, wobei das IED ferner ein isolierendes Material in einem mittleren Abschnitt des IED umfasst, wobei sich das Low-k-Dielektrikum entlang den Seiten und dem Boden des isolierenden Materials erstreckt.
  10. Trench-FET mit abgeschirmtem Gate nach Anspruch 9, wobei das isolierende Material nicht dotiertes Oxid umfasst.
  11. Trench-FET mit abgeschirmtem Gate nach Anspruch 1, umfassend ein Gate-Dielektrikum, das die oberen Grabenseitenwände auskleidet, wobei das Gate-Dielektrikum ein High-k-Dielektrikum umfasst.
  12. Trench-FET mit abgeschirmtem Gate nach Anspruch 11, wobei das High-k-Dielektrikum Oxid umfasst, und eine Konzentration des Oxids entlang einer Dicke des High-k-Dielektrikums einen Gradienten aufweist, wobei die Konzentration des Oxids in einem Abschnitt des High-k-Dielektrikums, der am nächsten an dem Halbleitergebiet liegt, am höchsten ist.
  13. Trench-FET mit abgeschirmtem Gate nach Anspruch 11, wobei sich das High-k-Dielektrikum entlang einem Boden der Gate-Elektrode erstreckt.
  14. Trench-FET mit abgeschirmtem Gate nach Anspruch 11, wobei die physikalische Dicke des IED geringer ist als die physikalische Dicke des Gate-Dielektrikums.
  15. Trench-FET mit abgeschirmtem Gate nach Anspruch 11, wobei das Gate-Dielektrikum ferner thermisches Oxid umfasst.
  16. Trench-Feldeffekttransistor (Trench-FET) mit abgeschirmtem Gate, umfassend: Gräben, die sich in ein Halbleitergebiet erstrecken; eine Abschirmelektrode in einem Bodenabschnitt jedes Grabens; eine Gate-Elektrode über der Abschirmelektrode; ein Zwischenelektrodendielektrikum (IED), das sich zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei das IED ein Low-k-Dielektrikum und ein Oxidgebiet umfasst, wobei sich das Low-k-Dielektrikum entlang jeder Seite und einem Boden des Oxidgebiets erstreckt; und ein Gate-Dielektrikum, das sich zwischen der Gate-Elektrode und dem Halbleitergebiet erstreckt, wobei das Gate-Dielektrikum ein High-k-Dielektrikum umfasst.
  17. Trench-FET mit abgeschirmtem Gate nach Anspruch 16, wobei das High-k-Dielektrikum Oxid umfasst, und eine Konzentration des Oxids entlang einer Dicke des High-k-Dielektrikums einen Gradienten aufweist, wobei die Konzentration des Oxids in einem Abschnitt des High-k-Dielektrikums, der am nächsten an dem Halbleitergebiet liegt, am höchsten ist.
  18. Trench-FET mit abgeschirmtem Gate nach Anspruch 16, wobei sich das High-k-Dielektrikum entlang einem Boden der Gate-Elektrode erstreckt.
  19. Trench-FET mit abgeschirmtem Gate nach Anspruch 16, ferner umfassend: ein Gate-Dielektrikum, das obere Grabenseitenwände auskleidet; und einen leitenden Mantel, der sich zwischen der Gate-Elektrode und dem Gate-Dielektrikum erstreckt.
  20. Trench-FET mit abgeschirmtem Gate nach Anspruch 16, wobei die Gate-Elektrode Metall umfasst.
  21. Halbleiteraufbau, umfassend: Gräben, die sich in ein Halbleitergebiet erstrecken; eine Gate-Elektrode in jedem Graben; ein Gate-Dielektrikum, das die gegenüberliegenden Seitenwände jedes Grabens auskleidet; und ein Grabenbodendielektrikum (TBD), das sich zwischen der Gate-Elektrode und dem Halbleitergebiet entlang einem Boden jedes Grabens erstreckt, wobei das TBD ein Low-k-Dielektrikum umfasst.
  22. Halbleiteraufbau nach Anspruch 21, wobei eine effektive Oxiddicke (EOT) des TBD größer ist als die EOT des Gate-Dielektrikums.
  23. Halbleiteraufbau nach Anspruch 21, wobei eine physikalische Dicke des TBD geringer ist als die physikalische Dicke des Gate-Dielektrikums.
  24. Halbleiteraufbau nach Anspruch 21, wobei die Gate-Elektrode Metall umfasst.
  25. Halbleiteraufbau nach Anspruch 21, ferner umfassend: einen leitenden Mantel, der sich zwischen der Gate-Elektrode und dem Gate-Dielektrikum erstreckt.
  26. Halbleiteraufbau nach Anspruch 21, wobei das Gate-Dielektrikum ein High-k-Dielektrikum umfasst, wobei sich das High-k-Dielektrikum entlang jeder Seite und einem Boden der Gate-Elektrode erstreckt.
  27. Halbleiteraufbau nach Anspruch 26, wobei das High-k-Dielektrikum Oxid umfasst, und eine Konzentration des Oxids entlang einer Dicke des High-k-Dielektrikums einen Gradienten aufweist, wobei die Konzentration des Oxids in einem Abschnitt des High-k-Dielektrikums, der am nächsten an dem Halbleitergebiet liegt, am höchsten ist.
  28. Trench-Feldeffekttransistor (Trench-FET) mit abgeschirmtem Gate, umfassend: Gräben, die sich in ein Halbleitergebiet erstrecken; eine Abschirmelektrode in einem Bodenabschnitt jedes Grabens, wobei die Abschirmelektrode von dem Halbleitergebiet durch ein Abschirmdielektrikum isoliert ist; eine Gate-Elektrode über der Abschirmelektrode; und ein Zwischenelektrodendielektrikum (IED), das sich zwischen der Abschirmelektrode und der Gate-Elektrode erstreckt, wobei das Abschirmdielektrikum und das IED ein Low-k-Dielektrikum umfassen.
  29. Trench-FET mit abgeschirmtem Gate nach Anspruch 28, wobei das IED ferner ein isolierendes Material in einem mittleren Abschnitt des IED umfasst, wobei sich das Low-k-Dielektrikum entlang den Seiten und dem Boden des isolierenden Materials erstreckt.
  30. Trench-FET mit abgeschirmtem Gate nach Anspruch 28, umfassend ein Gate-Dielektrikum, das die oberen Grabenseitenwände auskleidet, wobei das Gate-Dielektrikum ein High-k-Dielektrikum umfasst.
  31. Verfahren zum Ausbilden eines Trench-Feldeffekttransistors (Trench-FET) mit abgeschirmtem Gate, wobei das Verfahren umfasst, dass Gräben in einem Halbleitergebiet ausgebildet werden; eine Abschirmelektrode in einem Bodenabschnitt jedes Grabens ausgebildet wird; ein Zwischenelektrodendielektrikum (IED) ausgebildet wird, das sich über der Abschirmelektrode erstreckt, wobei das IED ein Low-k-Dielektrikum umfasst; und eine Gate-Elektrode in einem oberen Abschnitt jedes Grabens über dem IED ausgebildet wird.
  32. Verfahren nach Anspruch 31, wobei das IED ein High-k-Dielektrikum umfasst, wobei sich das High-k-Dielektrikum zwischen dem Low-k-Dielektrikum und der Gate-Elektrode erstreckt.
  33. Verfahren nach Anspruch 31, wobei die Gate-Elektrode Metall umfasst.
  34. Verfahren nach Anspruch 31, das ferner umfasst, dass ein Gate-Dielektrikum ausgebildet wird, das die oberen Grabenseitenwände auskleidet; und ein leitender Mantel ausgebildet wird, der sich zwischen der Gate-Elektrode und dem Gate-Dielektrikum erstreckt.
  35. Verfahren nach Anspruch 31, wobei das Ausbilden des IED ferner umfasst, dass ein isolierendes Material in einem mittleren Abschnitt des IED derart ausgebildet wird, dass sich das Low-k-Dielektrikum entlang den Seiten und dem Boden des isolierenden Materials erstreckt.
  36. Verfahren nach Anspruch 35, wobei das isolierende Material ein nicht dotiertes Oxid umfasst.
  37. Verfahren nach Anspruch 31, das ferner umfasst, dass ein Gate-Dielektrikum ausgebildet wird, das die oberen Grabenseitenwände auskleidet, wobei das Gate-Dielektrikum ein High-k-Dielektrikum umfasst.
  38. Verfahren nach Anspruch 37, wobei das High-k-Dielektrikum Oxid umfasst, und eine Konzentration des Oxids entlang einer Dicke des High-k-Dielektrikums einen Gradienten aufweist, wobei die Konzentration des Oxids in einem Abschnitt des High-k-Dielektrikums, der am nächsten an dem Halbleitergebiet liegt, am höchsten ist.
  39. Verfahren nach Anspruch 37, wobei sich das High-k-Dielektrikum ferner entlang einem Boden der Gate-Elektrode erstreckt.
  40. Verfahren nach Anspruch 37, wobei das Gate-Dielektrikum ferner thermisches Oxid umfasst.
  41. Verfahren nach Anspruch 31, wobei das Halbleitergebiet eine Epitaxieschicht umfasst, die sich über einem Substrat erstreckt, wobei das Verfahren ferner umfasst, dass vor dem Ausbilden des IED ein Body-Gebiet vom zweiten Leitfähigkeitstyp ausgebildet wird, das sich in der Epitaxieschicht erstreckt; vor dem Ausbilden des IED Source-Gebiete vom ersten Leitfähigkeitstyp benachbart zu jedem Graben in dem Body-Gebiet ausgebildet werden; und eine Leiterschicht ausgebildet wird, die sich über dem Halbleitergebiet erstreckt, wobei die Leiterschicht die Source-Gebiete kontaktiert und von der Gate-Elektrode durch eine Dielektrikumdecke isoliert ist.
  42. Verfahren nach Anspruch 41, das ferner umfasst, dass ein Dielektrikummantel ausgebildet wird, der sich zwischen der Gate-Elektrode und der Dielektrikumdecke erstreckt, wobei die Dielektrikumdecke Nitrid umfasst.
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