DE112006002077B4 - Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate - Google Patents

Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate Download PDF

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Abstract

Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend:Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp,Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens;Bilden eines Inter-Poly-Dielektrikums (214), das eine Schicht (210) aus thermischem Oxid und eine Schicht aus konformem Dielektrikum (212) entlang einer oberen Oberfläche der Abschirmelektrode (208) umfasst;Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly- Dielektrikum (214),wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht (216) entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218).

Description

  • HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft im Allgemeinen Halbleiter-Leistungs-Feldeffekttransistoren (FET) und im Besonderen eine Struktur und ein Verfahren zum Bilden eines verbesserten Inter-Poly-Dielektrikums (IPD) in einem FET mit abgeschirmtem Gate.
  • Trench-FET mit abgeschirmtem Gate sind darin vorteilhaft, dass die Abschirmelektrode die Gate/Drain-Kapazität (Cgd) verringert und die Durchbruchspannung des Transistors verbessert. 1 ist eine vereinfachte Querschnittsansicht eines herkömmlichen Trench-MOSFET mit abgeschirmtem Gate. Der Trench oder Graben 110 umfasst eine Abschirmelektrode 114 direkt unter einer Gate-Elektrode 122. Die Abschirmelektrode 114 ist gegenüber benachbarten Siliziumbereichen durch ein Abschirmdielektrikum 112 isoliert, das im Allgemeinen dicker ist als das Gate-Dielektrikum 120. Die Gate- und Abschirmelektroden sind voneinander durch eine Dielektrikumschicht 116 isoliert, die üblicherweise als Inter-Poly-Dielektrikum oder IPD bezeichnet wird. Die IPD-Schicht muss eine ausreichende Qualität und Dicke aufweisen, um die erforderliche Spannung zwischen den Gate- und Abschirmelektroden zu stützen.
  • Der herkömmliche FET mit abgeschirmtem Gate von 1 hat eine Anzahl Nachteile. Zunächst weist die Gate-Elektrode 122 scharfe Bodenecken auf, die zusammen mit der ebenen Oberseiten-Oberfläche der Abschirmelektrode 114 zu hohen elektrischen Feldern in diesen Bereichen führt. Zweitens führen herkömmliche Verfahren zum Bilden des IPD typischerweise eine Oxidschicht auf die Mesas zwischen den Gräben ein, die an irgendeinem Punkt nach dem Bilden der Gate-Elektrode entfernt werden muss. Beim Entfernen dieses Oxids tritt unvermeidlich ein gewisses Ätzen des Gate-Oxids die Grabenseitenwände hinunter auf, was zu Gate-Kurzschlüssen und Gate-Leckagen führen kann. Andere bekannte Techniken binden die Bildung des IPD an die Bildung des Gate-Dielektrikums, und somit ist die IPD-Dicke auf ein festgelegtes Vielfaches der Gate-Dielektrikumsdicke begrenzt. Dies erlaubt keine unabhängige Optimierung des Gate-Dielektrikums und des IPD. Die größte erreichte Dickendifferenz zwischen dem IPD und dem Gate-Dielektrikum hat etwa Drei zu Eins betragen (d. h. für eine gegebene Ziel-Gate-Dielektrikumsdicke, war die größte IPD-Dicke, die erreicht worden ist, ungefähr dreifach größer als die der Ziel-Gate-Dielektrikumsdicke). Herkömmliche Anordnungen eines Trench-FET bzw. Verfahren zur Herstellung eines Trench-FET sind z.B. in den Druckschriften US 2005/0151190 A1 , US 2005/0145936 A1 , US 2002/0030237 A1 , US 6 870 220 B2 , US 2005/0167742 A1 und US 2002/0125529 A1 offenbart.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Struktur und ein Verfahren zum Bilden eines Trench-FET mit abgeschirmtem Gate und verbessertem IPD und verbessertem Gate-Dielektrikum bereitzustellen. Diese Aufgabe wird durch die Gegenstände der unabhängigen Ansprüche gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform der Erfindung ist ein Verfahren zum Bilden eines FET wie folgt. Es wird ein Graben in einen Siliziumbereich von einem ersten Leitfähigkeitstyp gebildet. Der Graben umfasst eine Abschirmelektrode, die gegenüber dem Siliziumbereich durch ein Abschirmdielektrikum isoliert ist. Ein Inter-Poly-Dielektrikum (IPD), das eine Schicht aus thermischem Oxid und eine Schicht aus konformem Dielektrikum umfasst, wird entlang einer oberen Oberfläche der Abschirmelektrode gebildet. Es wird ein Gate-Dielektrikum gebildet, das zumindest obere Grabenseitenwände auskleidet. Es wird eine Gate-Elektrode in dem Graben gebildet. Die Gate-Elektrode ist gegenüber der Abschirmelektrode durch das IPD isoliert.
  • In einer Ausführungsform weist das IPD eine konkave obere Oberfläche auf.
  • In einer anderen Ausführungsform ist ein Verhältnis einer Dicke des IPD zu einer Dicke des Gate-Dielektrikums größer als Drei zu Eins.
  • In noch einer anderen Ausführungsform wird das Gate-Dielektrikum nach dem Bilden des IPD gebildet.
  • In einer anderen Ausführungsform wird das IPD wie folgt gebildet. Es wird eine Schicht aus thermischem Oxid entlang oberen Seitenwänden des Grabens und entlang einer oberen Oberfläche der Abschirmelektrode gebildet. Der Graben wird mit einer konformen Schicht aus Dielektrikum gefüllt. Die konforme Schicht aus Dielektrikum und die Schicht aus thermischem Oxid werden teilweise entfernt, so dass das IPD gebildet wird, das einen verbleibenden Abschnitt der Schicht aus thermischem Dielektrikum und einen verbleibenden Abschnitt der konformen Schicht aus Dielektrikum umfasst.
  • Gemäß einer anderen Ausführungsform der Erfindung umfasst ein FET einen Graben, der sich in einen Siliziumbereich von einem ersten Leitfähigkeitstyp erstreckt. Eine Abschirmelektrode, die gegenüber dem Siliziumbereich durch ein Abschirmdielektrikum isoliert ist, erstreckt sich in einem unteren Abschnitt des Grabens. Eine Gate-Elektrode befindet sich in dem Graben über, jedoch isoliert gegenüber, der Abschirmelektrode durch ein Inter-Poly-Dielektrikum (IPD). Das IPD umfasst eine konforme Schicht aus Dielektrikum und eine Schicht aus thermischem Oxid.
  • In einer Ausführungsform ist die Gate-Elektrode gegenüber dem Siliziumbereich durch ein Gate-Dielektrikum isoliert, das sich entlang oberen Grabenseitenwänden erstreckt, und ein Verhältnis einer Dicke des IPD zu einer Dicke des Gate-Dielektrikums ist größer als Drei zu Eins.
  • In einer anderen Ausführungsform weist das IPD entlang seiner oberen Oberfläche ein konkaves Profil auf.
  • In noch einer anderen Ausführungsform weist die Gate-Elektrode entlang ihrer unteren Oberfläche ein konkaves Profil auf.
  • In einer anderen Ausführungsform ist die konforme Schicht aus Dielektrikum von dem thermischen Dielektrikum entlang ihrer unteren Oberfläche und ihren Seitenwänden umgeben.
  • In einer anderen Ausführungsform weist die konforme Schicht aus Dielektrikum eine konvexe untere Oberfläche und eine konkave obere Oberfläche auf.
  • In einer anderen Ausführungsform weist die Abschirmelektrode eine gerundete Oberseiten-Oberfläche auf.
  • In einer anderen Ausführungsform umfasst der Siliziumbereich eine Expitaxieschicht von dem ersten Leitfähigkeitstyp, die sich über einem Substrat von dem ersten Leitfähigkeitstyp erstreckt, Wannenbereiche von einem zweiten Leitfähigkeitstyp in der Expitaxieschicht und Source-Bereiche von dem ersten Leitfähigkeitstyp in den Wannenbereichen. Die Source-Bereiche flankieren den Graben.
  • In einer Ausführungsform erstreckt sich der Graben in die Expitaxieschicht und endet in dieser.
  • In einer anderen Ausführungsform erstreckt sich der Graben durch die Expitaxieschicht und endet in dem Substrat.
  • Die folgende ausführliche Beschreibung und die begleitenden Zeichnungen ermöglichen ein besseres Verständnis der Natur und der Vorteile der vorliegenden Erfindung.
  • Figurenliste
    • 1 ist eine vereinfachte Querschnittsansicht eines herkömmlichen Trench-MOSFET mit abgeschirmtem Gate; und
  • 2A - 2L sind vereinfachte Querschnittsansichten in verschiedenen Stadien einer beispielhaften Prozessfolge zum Bilden eines Trench-FET mit abgeschirmtem Gate mit verbessertem Inter-Poly-Dielektrikum und verbessertem Gate-Dielektrikum gemäß einer Ausführungsform der Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung wird eine IPD-Schicht eines FET mit abgeschirmtem Gate gebildet, indem eine thermische Oxidation durchgeführt wird, dem eine Abscheidung einer konformen Schicht aus Dielektrikum folgt. Anschließend wird ein Gate-Dielektrikum gebildet, dem das Bilden der Gate-Elektrode folgt. Das Verfahren entkoppelt den Prozess zum Bilden der IPD-Schicht von dem zum Bilden des Gate-Dielektrikums, was es ermöglicht, dass jede dieser Dielektrikumsschichten unabhängig optimiert werden kann. Somit kann ein dickes IPD mit hoher Qualität gebildet werden, um die erforderliche Spannung zwischen den Gate- und Abschirmelektroden zu stützen, ohne einen Kompromiss mit der Qualität oder Dicke des Gate-Dielektrikums eingehen zu müssen. Darüber hinaus hilft die konforme Schicht aus Dielektrikum, ein glattes konkaves Profil (d. h. wie die Innenseite einer Schale) entlang der Oberseiten-Oberfläche des IPD zu erhalten, was wiederum zu einem glatten Bodenprofil für die Gate-Elektrode führt. Dies hilft, das elektrische Feld im Vergleich mit der herkömmlichen FET-Struktur in 1, bei der die Gate-Elektrode scharfe untere Ecken aufweist, zu verringern.
  • Die 2A - 2L sind vereinfachte Querschnittsansichten in verschiedenen Stadien einer beispielhaften Prozessfolge zum Bilden eines Trench-FET mit abgeschirmtem Gate und verbessertem IPD und verbessertem Gate-Dielektrikum gemäß einer Ausführungsform der Erfindung. In 2A wird ein Graben 202 in einem Siliziumbereich 204 unter Verwendung herkömmlicher Maskierungs- und Siliziumätztechniken gebildet. In einer Ausführungsform umfasst der Siliziumbereich 204 eine relativ schwach dotierte, n-leitende Expitaxieschicht, die sich über einem hoch leitfähigen, n-leitenden Substrat erstreckt. In dieser Ausführungsform kann der Graben abhängig von den Konstruktionszielen derart geätzt werden, dass er in der Expitaxieschicht endet oder sich tiefer erstreckt, so dass er in dem Substrat endet. In 2B wird eine Abschirmdielektrikumsschicht 206 (die z. B. Oxid umfasst), welche die Grabenseitenwände und den Grabenboden sowie die Oberfläche der Mesa-Bereiche benachbart zu dem Graben auskleidet, unter Verwendung bekannter Techniken gebildet. In einer Ausführungsform wird die Abschirmelektrode unter Verwendung von Hochtemperatur-Trockenoxidation (z. B. 1150°C) gebildet. Die hohe Temperatur hilft, die Grabenbodenecken auszurunden und etwa 125 nm (= 1250 Å) eines Abschirmoxids zu bilden, das ausreicht, um einem Vorrichtungsdurchbruch standzuhalten.
  • In 2C wird eine Polysiliziumschicht zum Füllen des Grabens unter Verwendung herkömmlicher Polysiliziumabscheidungstechniken abgeschieden. Das abgeschiedene Polysilizium wird anschließend in den Graben vertieft, um dadurch eine Abschirmelektrode 208 zu bilden. Die freigelegten Abschnitte der Abschirmdielektrikumsschicht werden dann auf beispielsweise (65 nm (= 650 Å) abgedünnt. In einer Ausführungsform, bei der die Abschirmelektrode Oxid umfasst, wird ein nass gepuffertes Oxidätzen dazu verwendet, das Abschirmoxid abzudünnen. Der verbleibende freigelegte Abschnitt 206a des Abschirmdielektrikums hilft, ein übermäßiges Wachstum von Oxid entlang den Grabenseitenwänden und Mesa-Oberflächen in dem nachfolgenden thermischen Oxidationsschritt zu verhindern, und hilft, das Profil des Grabenhohlraums zu steuern. Ein übermäßiges Wachstum des thermischen Oxids kann zur Bildung von Leerräumen in dem nachfolgend abgeschiedenen, konformen Dielektrikum führen. In einer Ausführungsform können die freigelegten Abschnitte des Abschirmdielektrikums 206 vollständig entfernt werden, oder das gesamte Abschirmdielektrikum 206 kann alternativ intakt gelassen werden.
  • In 2D wird ein thermischer Oxidationsschritt ausgeführt, um eine Schicht 210 aus thermischem Oxid entlang den Grabenseitenwänden, über der Oberfläche der Mesa-Bereiche benachbart zu dem Graben und über der Abschirmelektrode 208 zu bilden. Die thermische Oxidation oxidiert vorteilhaft einem oberen Abschnitt der Abschirmelektrode 208, was zu einem Profil mit gerundeter Oberseite führt. Die gerundete Oberseite hilft, das elektrische Feld in den Bereichen zwischen der Abschirmelektrode 208 und der Gate-Elektrode, die später gebildet werden, zu minimieren. In einer Ausführungsform wird die Schicht 210 aus thermischem Oxid gebildet, indem eine Niedertemperatur-Nassoxidation durchgeführt wird, dem eine Hochtemperatur-Trockenoxidation folgt. In einer anderen Ausführungsform ergibt die thermische Oxidation eine Schicht 210 aus thermischem Oxid mit einer Dicke im Bereich von 100 - 150 nm (= 1000 - 1500 Å). In nochmals einer anderen Ausführungsform wird eine thermische Oxidation bei niedriger Temperatur (z. B. etwa 850°C) ausgeführt, so dass eine dickere Schicht aus thermischem Oxid entlang der Oberseiten-Oberfläche der Abschirmelektrode als entlang den Grabenseitenwänden und über den Mesa-Oberflächen gebildet wird. In einer solchen Ausführungsform wäre ein Dickenverhältnis im Bereich von 1,5:1 bis 2:1 wünschenswert. In einer besonderen Ausführungsform ergibt die thermische Oxidation eine Schicht aus thermischem Oxid mit einer Dicke von etwa 185 nm (= 1850 Å) entlang der Oberseiten-Oberfläche der Abschirmelektrode und einer Dicke von etwa 125 nm (= 1250 Å) entlang den Grabenseitenwänden und den Mesa-Oberflächen.
  • In 2E wird eine konforme Schicht aus Dielektrikum 212 (die z. B. Oxid umfasst) abgeschieden, um den Graben zu füllen. In einer Ausführungsform wird die konforme Dielektrikumsschicht 212 unter Verwendung eines Prozesses einer chemischen Abscheidung aus der Dampfphase bei Unterdruck (SACVD von sub-atmospheric chemical vapor deposition) und Tetraethylorthosilikat (TEOS)/Ozon bei einer Temperatur von etwa 510°C und einem Druck von etwa 640 hPa (= 480 Torr) abgeschieden. Das abgeschiedene Oxid füllt den Graben vollständig ohne Leerraumbildung.
  • In 2F werden die konforme Dielektrikumsschicht 212 und die Schicht 210 aus thermischem Oxid in den Graben bis zu der gewünschten Tiefe heruntergeätzt. Das gesamte Dielektrikum über den Mesa-Oberflächen und entlang oberen Grabenseitenwänden wird vollständig entfernt, und eine Inter-Poly-Dielektrikumsschicht (IPD-Schicht) 214 , die eine konkave Oberseiten-Oberfläche aufweist, verbleibt über der Abschirmelektrode 208. Die IPD-Schicht 214 umfasst somit einen Stapel aus einer Schicht aus thermischem Dielektrikum und einer konformen Dielektrikumschicht. In einer Ausführungsform wird ein gleichmäßiges Rückätzen des Dielektrikumstapels beim Vertiefen des Dielektrikumstapels in den Graben ausgeführt. Ein anisotropes Trockenplasmaätzen oder Nassätzen kann ausgeführt werden, um die gewünschte Dicke für das IPD zu erreichen und sicherzustellen, dass das Oxid entlang den Grabenseitenwänden und über dem Mesa vollständig entfernt wird. Ein herkömmlicher Verdichtungsschritt kann ebenfalls ausgeführt werden, um das SACVD-Oxid zu verdichten. In einer Ausführungsform werden ein Trockenätzen und ein anschließendes Verdichten ausgeführt, dem ein Nassätzen folgt.
  • In 2G wird eine Gate-Dielektrikumsschicht 216 (z. B. aus Oxid), die sich entlang Grabenseitenwänden, über der IPD-Schicht und über den Mesa-Bereichen benachbart zu dem Graben erstreckt, unter Verwendung herkömmlicher Techniken gebildet. Da die IPD-Bildung vollständig von der Gate-Dielektrikumsbildung entkoppelt ist, kann das Gate-Dielektrikum unabhängig optimiert werden, so dass es die gewünschten Eigenschaften aufweist. In 2H wird eine Polysiliziumschicht zum Füllen des Grabens unter Verwendung herkömmlicher Techniken abgeschieden und dann zurückgeätzt, um eine vertiefte Gate-Elektrode 218 in dem Graben 202 zu bilden.
  • In 21 wird der Abschnitt des Gate-Dielektrikums 216 , der sich über dem Mesa erstreckt, bis zu einer Dicke zurückgeätzt, die zur Body-Implantation und Source-Implantation geeignet ist. Ein herkömmlicher Deckschicht-Body-Implantations- und -Eintreibeprozess wird durchgeführt, um p-leitende Body-Bereiche 220 entlang einem oberen Abschnitt des Siliziumbereichs 204 zu bilden. Anschließend wird eine herkömmliche Source- Implantation zusammen mit einer Maskierungsschicht (nicht gezeigt) dazu verwendet, Source-Bereiche 222 , die den Graben 202 flankieren, zu bilden. In 2J wird eine Vor-Metall-Dielektrikumsschicht (premetal dielectric layer) 224 (die z. B. BPSG umfasst) über der Struktur unter Verwendung herkömmlicher Techniken gebildet. In 2K wird die Dielektrikumsschicht 224 unter Verwendung einer Maskierungsschicht (nicht gezeigt) teilweise entfernt, um Oberflächen von Body-Bereichen 220 und Source-Bereichen 222 , wie sie durch die Maskierungsschicht definiert sind, freizulegen. Ein herkömmliches Siliziumätzen (z. B. Trockenätzen) wird anschließend ausgeführt, um die freigelegten Oberflächenbereiche zu vertiefen. Die vertieften Siliziumbereiche bilden somit Kontaktöffnungen 226.
  • In 2L wird eine Deckschicht-Heavy-Body-Implantation ausgeführt, um selbstjustierte, p-leitende Heavy-Body-Bereiche 228 in den Body-Bereichen 220 zu bilden. Daraufhin wird ein Reflow eines Dielektrikums 224 ausgeführt, um ein besseres Querschnittsverhältnis für die Kontaktöffnungen und eine bessere Stufenabdeckung für eine Metallschicht 226 , die in einem nachfolgenden Schritt zum elektrischen Kontaktieren der Heavy-Body-Bereiche 228 und Source-Bereiche 222 gebildet wird, zu erhalten. In 2L ist eine sich horizontal erstreckende, gestrichelte Linie enthalten, um die Ausführungsform darzustellen, bei der sich eine Expitaxieschicht 203 über einem Substrat 201 erstreckt, und ein Graben 202 sich durch die Expitaxieschicht 203 erstreckt und in dem Substrat 201 endet. Alternativ kann der Graben 202 in der Expitaxieschicht 203 enden. Die durch Querschnittsansichten in den 2A - 2L gezeigte Prozessfolge ist lediglich beispielhaft, und die verschiedenen Schritte können abgewandelt oder in einer anderen Abfolge als die gezeigte, ausgeführt werden. Im Besonderen kann irgendeiner von einer Anzahl von bekannten Prozessschritten statt jenen, die durch die 21 - 2L dargestellt sind, ausgeführt werden, um eine Struktur mit abgeschirmtem Gate mit den gewünschten Merkmalen und Eigenschaften zu erhalten.
  • Gemäß der Struktur und dem Verfahren der vorliegenden Erfindung wird eine verbesserte IPD-Schicht erhalten, die Filmstapel aus thermisch aufgewachsenem Dielektrikum und konformem abgeschiedenem Dielektrikum umfasst. Das thermisch aufgewachsene Dielektrikum stellt ein Dielektrikum mit hoher Qualität bereit und dient dazu, die Oberseiten-Ecken der Abschirmelektrode abzurunden. Das konforme abgeschiedene Dielektrikum (1) füllt die Spalten an der oberen Seite der Abschirmelektrode, (2) dient als Hartmaske, um das thermische Dielektrikum über der Abschirmelektrode zu schützen, während das Dielektrikum entlang den Grabenseitenwänden geätzt wird, und (3) schafft ein glattes konkaves Profil, über welchem die Gate-Elektrode gebildet wird. Das gerundete Profil entlang der Oberseiten-Oberfläche der Abschirmelektrode und dem Boden der Gate-Elektrode führt zu niedrigeren elektrischen Feldern in diesen örtlich festgelegten Bereichen.
  • Ferner dient das erfindungsgemäße Verfahren zum Bilden des IPD dazu, die Bildung des IPD von der des Gate-Oxids zu entkoppeln, so dass das IPD und das Gate-Dielektrikum unabhängig optimiert werden können, um beispielsweise ein dickes IPD mit hoher Qualität und ein dünnes Gate-Dielektrikum mit hoher Qualität zu erhalten. In einer Ausführungsform werden optimale Transistoreigenschaften erhalten, indem ein Verhältnis einer IPD-Dicke zu einer Gate-Dielektrikumdicke von mehr als etwa Fünf zu Eins verwendet wird. Beispielsweise ist herausgefunden worden, dass eine IPD-Dicke von mehr als etwa 200 nm (=2000 Å) und eine Gate-Dielektrikumsdicke von weniger als 40 nm (= 400 Å) optimale Transistoreigenschaften bereitstellen. Die Fähigkeit, ein dünnes Gate-Dielektrikum zu bilden, kann vorteilhaft verwendet werden, um einen niedrigeren Ein-Widerstand zu erreichen.
  • Die verschiedenen Strukturen und Verfahren der vorliegenden Erfindung können mit einer oder mehreren einer Anzahl von Ladungsausbreitungstechniken sowie anderen Strukturen und Herstellungsprozessen mit abgeschirmtem Gate kombiniert werden, wie sie in der Anmeldung US 2005 /0167742 A1 offenbart sind, um einen noch niedrigeren Ein-Widerstand, eine höhere Sperrfähigkeit und einen höheren Wirkungsgrad neben anderen Vorteilen und Merkmalen zu erreichen.
  • Beispielsweise ist zu verstehen, dass die Dotierungspolaritäten der gezeigten und beschriebenen Strukturen umgekehrt werden könnten, und/oder die Dotierungskonzentrationen der verschiedenen Elemente abgeändert werden könnten, ohne von der Erfindung abzuweichen. Die durch die 2A - 2L gezeigte Prozessfolge ist zum Bilden eines n-Kanal-FET, jedoch wäre das Abwandeln dieser Prozessfolge zum Bilden eines p-Kanal-FET dem Fachmann in Anbetracht dieser Offenbarung deutlich. Obgleich die verschiedenen oben beschriebenen Ausführungsformen in herkömmlichem Silizium implementiert sind, können diese Ausführungsformen und deren offensichtliche Varianten auch in Siliziumcarbid, Galliumarsenid, Galliumnitrid, Diamant oder anderen Halbleitermaterialien implementiert werden. Darüber hinaus müssen die Querschnittsansichten der unterschiedlichen Ausführungsformen nicht maßstäblich sein und sollen daher nicht die möglichen Varianten im Layout-Entwurf der entsprechenden Strukturen beschränken. Der gezeigte FET und seine offensichtlichen Varianten können auch in einer streifenförmigen oder zellulären Architektur, die hexagonale oder quadratische Transistorzellen einschließt, gebildet sein.

Claims (42)

  1. Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, umfassend: Bilden eines Grabens (202) in einem Siliziumbereich (204) von einem ersten Leitfähigkeitstyp, Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens; Bilden eines Inter-Poly-Dielektrikums (214), das eine Schicht (210) aus thermischem Oxid und eine Schicht aus konformem Dielektrikum (212) entlang einer oberen Oberfläche der Abschirmelektrode (208) umfasst; Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly- Dielektrikum (214), wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht (216) entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218).
  2. Verfahren nach Anspruch 1, wobei das Inter-Poly-Dielektrikum (214) eine konkave obere Oberfläche aufweist.
  3. Verfahren nach Anspruch 1, wobei die dielektrische Schicht (216) zumindest an der Seitenwand in einem oberen Abschnitt des Grabens (202) gebildet wird, wobei ein Verhältnis der Dicke des Inter-Poly-Dielektrikums (214) zu der Dicke der dielektrischen Schicht (216) im oberen Abschnitt des Grabens (202) größer als Drei zu Eins ist.
  4. Verfahren nach Anspruch 1, ferner umfassend: Vor dem Bilden der Abschirmelektrode (208), Bilden der dielektrischen Schicht (216) entlang zumindest der Seitenwand und einem Boden des Grabens (202) um die Abschirmelektrode (208); und Nach dem Bilden der Abschirmelektrode (208), teilweises Entfernen freigelegter Abschnitte der dielektrischen Schicht (216), so dass eine dünne Schicht der dielektrischen Schicht (216) um die Abschirmelektrode (208) zumindest entlang der Seitenwand in einem oberen Abschnitt des Grabens (202) verbleibt.
  5. Verfahren nach Anspruch 1, ferner umfassend: Bilden eines Wannenbereiches von einem zweiten Leitfähigkeitstyp in dem Siliziumbereich (204); und Bilden von Source-Bereichen (222) in dem Wannenbereich, so dass die Source-Bereiche (222) den Graben (202) flankieren.
  6. Verfahren nach Anspruch 1, ferner umfassend: Bilden einer Isolierschicht, die sich über der Gate-Elektrode (218), den Sourcebereichen und dem Wannenbereich erstreckt; Entfernen vordefinierter Abschnitte der Isolierschicht, um entsprechende Oberflächen des Wannenbereichs freizulegen; Vertiefen des Wannenbereichs entlang den freigelegten Oberflächen, so dass Seitenwände von Source-Bereichen (222) freigelegt werden; und Bilden einer Metallschicht, um den Wannenbereich und die freigelegten Seitenwände der Source-Bereiche (222) elektrisch zu kontaktieren.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Bildens eines Inter-Poly-Dielektrikums (214) umfasst: Bilden einer Schicht aus thermischem Oxid entlang zumindest der Seitenwand in einem oberen Abschnitt des Grabens (202) und entlang einer oberen Oberfläche der Abschirmelektrode; Füllen des Grabens (202) mit einer konformen Schicht aus Dielektrikum (212); und teilweises Entfernen der konformen Schicht aus Dielektrikum (212) und der Schicht (210) aus thermischem Oxid, so dass das Inter-Poly-Dielektrikum gebildet (214) wird, das einen verbleibenden Abschnitt der Schicht aus thermischem Dielektrikum (206) und einen verbleibenden Abschnitt der konformen Schicht aus Dielektrikum (212) umfasst.
  8. Verfahren nach Anspruch 5, wobei der Schritt des Bildens einer Schicht (210) aus thermischem Oxid ein thermisches Oxidieren von Silizium umfasst, so dass eine dickere Schicht (210) aus thermischem Oxid entlang der oberen Oberfläche des Abschirmdielektrikums (206) als entlang den Grabenseitenwänden gebildet wird.
  9. Verfahren nach Anspruch 5, wobei der Schritt des teilweisen Entfernens jedes Dielektrikum entlang Siliziumoberflächen benachbart zu dem Graben (202) und entlang oberen Grabenseitenwänden vollständig entfernt.
  10. Verfahren nach Anspruch 5, wobei der Füllschritt ein Abscheiden einer konformen Schicht aus Oxid zum Füllen des Grabens (202) umfasst.
  11. Verfahren nach Anspruch 5, wobei der Schritt des teilweisen Entfernens ein gleichmäßiges Rückätzen der konformen Schicht aus Dielektrikum (212) und der Schicht aus thermischem Oxid bis zu einer gewünschten Tiefe in dem Graben (202) umfasst, so dass die verbleibende Schicht aus konformem Dielektrikum (212) von der verbleibenden Schicht (210) aus thermischem Oxid entlang einer unteren Oberfläche und Seitenwänden der verbleibenden Schicht aus konformem Dielektrikum (212) umgeben ist.
  12. Verfahren nach Anspruch 1, wobei die Schicht aus konformem Dielektrikum (212) und die Schicht (210) aus thermischem Oxid gestapelte Schichten sind.
  13. Verfahren nach Anspruch 12, wobei die Schicht aus konformem Dielektrikum (212) als eine Hartmaske zum Schutz der Schicht (210) aus thermischem Oxid über der Abschirmelektrode (208) dient, während die Schicht (210) aus thermischem Oxid entlang von Seltenwänden des Grabens (202) geätzt wird.
  14. Verfahren nach Anspruch 12, wobei die Schicht (210) aus thermischem Oxid zum Abrunden von oberen Ecken oder Kanten der Abschirmelektrode (208) dient.
  15. Feldeffekttransistor mit abgeschirmtem Gate, umfassend: einen Graben (202), der sich in einen Siliziumbereich von einem ersten Leitfähigkeitstyp erstreckt; eine Abschirmelektrode (208) in einem unteren Abschnitt des Grabens, wobei die Abschirmelektrode gegenüber dem Siliziumbereich durch ein Abschirmdielektrikum (206) isoliert ist; und eine Gate-Elektrode (218) in dem Graben (202) über der Abschirmelektrode (208), jedoch gegenüber der Abschirmelektrode (208) durch ein Inter-Poly-Dielektrikum isoliert, wobei das Inter-Poly-Dielektrikum (214) eine konforme Schicht aus Dielektrikum (212) und eine Schicht (210) aus thermischem Oxid umfasst, wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218) .
  16. Feldeffekttransistor nach Anspruch 15, wobei die Gate-Elektrode (218) gegenüber dem Siliziumbereich durch die dielektrische Schicht um die Gate-Elektrode (218) isoliert ist, welche sich entlang der Seitenwand eines oberen Abschnitts des Grabens (202) erstreckt, und ein Verhältnis der Dicke des Inter-Poly-Dielektrikum zu der Dicke der dielektrischen Schicht in dem oberen Abschnitt des Grabens größer als Drei zu Eins ist.
  17. Feldeffekttransistor nach Anspruch 15, wobei das Inter-Poly-Dielektrikum (214) entlang seiner oberen Oberfläche ein konkaves Profil aufweist.
  18. Feldeffekttransistor nach Anspruch 15, wobei die Gate-Elektrode (218) entlang ihrer unteren Oberfläche ein konkaves Profil aufweist.
  19. Feldeffekttransistor nach Anspruch 15, wobei die konforme Schicht aus Dielektrikum (212) von einem thermischen Dielektrikum entlang ihrer unteren Oberfläche und ihren Seitenwänden umgeben ist.
  20. Feldeffekttransistor nach Anspruch 15, wobei die konforme Schicht aus Dielektrikum (212) eine konvexe untere Oberfläche und eine konkave obere Oberfläche aufweist.
  21. Feldeffekttransistor nach Anspruch 15, wobei die Abschirmelektrode (208) eine gerundete Oberseiten-Oberfläche aufweist.
  22. Feldeffekttransistor nach Anspruch 15, wobei der Siliziumbereich umfasst: eine Epitaxieschicht (203) von dem ersten Leitfähigkeitstyp, die sich über einem Substrat von dem ersten Leitfähigkeitstyp erstreckt; Wannenbereiche von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht (203); und Source-Bereiche (222) von dem ersten Leitfähigkeitstyp in den Wannenbereichen, wobei die Source-Bereiche (222) den Graben (202) flankieren.
  23. Feldeffekttransistor nach Anspruch 22, wobei sich der Graben (202) in die Epitaxieschicht (203) erstreckt und in dieser endet.
  24. Feldeffekttransistor nach Anspruch 22, wobei sich der Graben (202) durch die Epitaxieschicht (203) erstreckt und in dem Substrat endet.
  25. Feldeffekttransistor mit abgeschirmtem Gate, umfassend: einen Graben (202), der sich in einen Siliziumbereich von einem ersten Leitfähigkeitstyp erstreckt; eine Abschirmelektrode (208) in einem unteren Abschnitt des Grabens (202), wobei die Abschirmelektrode gegenüber dem Siliziumbereich durch ein Abschirmdielektrikum (206) isoliert ist, wobei die Abschirmelektrode (208) eine gerundete Oberseiten-Oberfläche aufweist; und eine Gate-Elektrode (218) in dem Graben (202) über der Abschirmelektrode (208) jedoch gegenüber der Abschirmelektrode durch ein Inter-Poly-Dielektrikum (214) isoliert, das entlang zumindest einem mittleren Abschnitt seiner oberen Oberfläche ein konkaves Profil aufweist, wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218)
  26. Feldeffekttransistor nach Anspruch 25, wobei der Siliziumbereich umfasst: eine Epitaxieschicht von dem ersten Leitfähigkeitstyp, die sich über einem Substrat von dem ersten Leitfähigkeitstyp erstreckt; Wannenbereiche von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht; und Source-Bereiche (222) von dem ersten Leitfähigkeitstyp in den Wannenbereichen, wobei die Source-Bereiche (222) den Graben (202) flankieren.
  27. Feldeffekttransistor nach Anspruch 26, wobei sich der Graben (202) in die Epitaxieschicht erstreckt und in dieser endet.
  28. Feldeffekttransistor nach Anspruch 26, wobei sich der Graben (202) durch die Epitaxieschicht erstreckt und in dem Substrat (201) endet
  29. Feldeffekttransistor mit abgeschirmtem Gate, umfassend: einen Graben (202), der sich in einen Siliziumbereich von einem ersten Leitfähigkeitstyp erstreckt; eine Abschirmelektrode (208) in einem unteren Abschnitt des Grabens (202), wobei die Abschirmelektrode gegenüber dem Siliziumbereich durch ein Abschirmdielektrikum (208) isoliert ist; und eine Gate-Elektrode (218) in dem Graben (202) über der Abschirmelektrode, jedoch gegenüber der Abschirmelektrode durch ein Inter-Poly-Dielektrikum (214) isoliert, wobei das Inter-Poly-Dielektrikum (214) eine konforme Schicht aus Dielektrikum umfasst, die entlang ihrer unteren Oberfläche ein konvexes Profil und entlang ihrer oberen Oberfläche ein konkaves Profil aufweist, wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218)
  30. Feldeffekttransistor nach Anspruch 29, wobei die Gate-Elektrode (218) entlang ihrer unteren Oberfläche ein konkaves Profil aufweist.
  31. Feldeffekttransistor nach Anspruch 29, wobei das Inter-Poly-Dielektrikum (214) darüber hinaus ein thermisches Dielektrikum umfasst, das die konforme Schicht aus Dielektrikum entlang ihrer unteren Oberfläche und ihren Seitenwänden umgibt.
  32. Feldeffekttransistor nach Anspruch 29, wobei der Siliziumbereich umfasst: eine Epitaxieschicht (203) von dem ersten Leitfähigkeitstyp, die sich über einem Substrat von dem ersten Leitfähigkeitstyp erstreckt; Wannenbereiche von einem zweiten Leitfähigkeitstyp in der Epitaxieschicht (203); und Source-Bereiche (222) von dem ersten Leitfähigkeitstyp in den Wannenbereichen, wobei die Source-Bereiche (222) den Graben (202) flankieren.
  33. Feldeffekttransistor nach Anspruch 32, wobei sich der Graben (202) in die Epitaxieschicht (203) erstreckt und in dieser endet.
  34. Feldeffekttransistor nach Anspruch 32,wobei sich der Graben (202) durch die Epitaxieschicht (203) erstreckt und in dem Substrat endet.
  35. Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, wobei das Verfahren umfasst: Bilden eines Grabens (202), der sich in einen Siliziumbereich von einem ersten Leitfähigkeitstyp erstreckt, Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens (202); Bilden eines Inter-Poly-Dielektrikums (214), das ein konkaves Profil entlang zumindest einem mittleren Abschnitt seiner oberen Oberfläche über der Abschirmelektrode aufweist; und Bilden einer Gate-Elektrode (218) in dem Graben (202) über dem Inter-Poly-Dielektrikum (214) , wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218).
  36. Verfahren nach Anspruch 35, wobei die Abschirmelektrode (208) eine gerundete Oberseiten-Oberfläche aufweist.
  37. Verfahren nach Anspruch 35, ferner umfassend: Bilden eines Wannenbereiches von einem zweiten Leitfähigkeitstyp in dem Siliziumbereich; und Bilden von Source-Bereichen (222) von dem ersten Leitfähigkeitstyp in dem Wannenbereich, wobei die Source-Bereiche (222) den Graben (202) flankieren.
  38. Verfahren nach Anspruch 35, wobei die dielektrische Schicht zumindest an der Seitenwand eines oberen Abschnitts des Grabens (202) gebildet wird, wobei ein Verhältnis der Dicke des Inter-Poly-Dielektrikums (214) zu der Dicke der dielektrischen Schicht in dem oberen Abschnitt des Grabens (202) größer als Drei zu Eins ist.
  39. Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum, wobei das Verfahren umfasst: Bilden eines Grabens (202), der sich in einen Siliziumbereich von einem ersten Leitfähigkeitstyp erstreckt, Bilden einer Abschirmelektrode (208) in einem unteren Abschnitt des Grabens (202); und Bilden eines Inter-Poly-Dielektrikums (214), das ein konvexes Profil entlang seiner unteren Oberfläche und ein konkaves Profil entlang seiner oberen Oberfläche über der Abschirmelektrode (208) aufweist; und Bilden einer Gate-Elektrode (122) in dem Graben (202) über dem Inter-Poly-Dielektrikum (214), wobei eine Dicke des Inter-Poly-Dielektrikums (214) größer ist als eine Dicke einer dielektrischen Schicht entlang einer Seitenwand des Grabens (202) um die Abschirmelektrode (208) und/oder die Gate-Elektrode (218).
  40. Verfahren nach Anspruch 39, wobei die Gate-Elektrode (218) entlang ihrer unteren Oberfläche ein konkaves Profil aufweist.
  41. Verfahren nach Anspruch 39, wobei die Abschirmelektrode (208) entlang ihrer oberen Oberfläche ein konvexes Profil aufweist.
  42. Verfahren nach Anspruch 39, ferner umfassend: Bilden eines Wannenbereichs von einem zweiten Leitfähigkeitstyp in dem Siliziumbereich; und Bilden von Source-Bereichen (222) von dem ersten Leitfähigkeitstyp in dem Wannenbereich, so dass die Source-Bereiche (222) den Graben (202) flankieren.
DE112006002077.3T 2005-08-09 2006-08-04 Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate Active DE112006002077B4 (de)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020205706A1 (de) 2020-05-06 2021-11-11 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines defektarmen Übergangs

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP5259920B2 (ja) * 2004-08-04 2013-08-07 ローム株式会社 半導体装置およびその製造方法
KR100550351B1 (ko) * 2004-09-07 2006-02-08 삼성전자주식회사 반도체 장치의 막 형성방법 및 이를 수행하기 위한 반도체장치의 막 형성 장치
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric
DE102005041256B4 (de) * 2005-08-31 2007-12-20 Infineon Technologies Ag Trenchtransistor
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US8159021B2 (en) * 2008-02-20 2012-04-17 Force-Mos Technology Corporation Trench MOSFET with double epitaxial structure
US20090242973A1 (en) 2008-03-31 2009-10-01 Alpha & Omega Semiconductor, Ltd. Source and body contact structure for trench-dmos devices using polysilicon
US8174071B2 (en) * 2008-05-02 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage LDMOS transistor
WO2009154882A2 (en) * 2008-06-20 2009-12-23 Maxpower Semiconductor Inc. Semiconductor power switches having trench gates
US7936009B2 (en) * 2008-07-09 2011-05-03 Fairchild Semiconductor Corporation Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein
US8901638B2 (en) * 2008-07-25 2014-12-02 Nxp B.V. Trench-gate semiconductor device
US7893488B2 (en) * 2008-08-20 2011-02-22 Alpha & Omega Semiconductor, Inc. Charged balanced devices with shielded gate trench
US8278702B2 (en) * 2008-09-16 2012-10-02 Fairchild Semiconductor Corporation High density trench field effect transistor
US8044459B2 (en) 2008-11-10 2011-10-25 Infineon Technologies Austria Ag Semiconductor device with trench field plate including first and second semiconductor materials
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US20100187602A1 (en) * 2009-01-29 2010-07-29 Woolsey Debra S Methods for making semiconductor devices using nitride consumption locos oxidation
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8143125B2 (en) * 2009-03-27 2012-03-27 Fairchild Semiconductor Corporation Structure and method for forming a salicide on the gate electrode of a trench-gate FET
US8072027B2 (en) * 2009-06-08 2011-12-06 Fairchild Semiconductor Corporation 3D channel architecture for semiconductor devices
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
US8072028B2 (en) * 2009-10-26 2011-12-06 Infineon Technologies Austria Ag Method and device including transistor component having a field electrode
US9306056B2 (en) 2009-10-30 2016-04-05 Vishay-Siliconix Semiconductor device with trench-like feed-throughs
US8021947B2 (en) * 2009-12-09 2011-09-20 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8247296B2 (en) 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
EP2543072B1 (de) 2010-03-02 2021-10-06 Vishay-Siliconix Strukturen und verfahren zur herstellung von doppelgate-vorrichtungen
US8580667B2 (en) 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
CN102623501B (zh) * 2011-01-28 2015-06-03 万国半导体股份有限公司 带有增强型源极-金属接头的屏蔽栅极沟槽金属氧化物半导体场效应管
US8610205B2 (en) 2011-03-16 2013-12-17 Fairchild Semiconductor Corporation Inter-poly dielectric in a shielded gate MOSFET device
CN107482054B (zh) 2011-05-18 2021-07-20 威世硅尼克斯公司 半导体器件
US8680607B2 (en) * 2011-06-20 2014-03-25 Maxpower Semiconductor, Inc. Trench gated power device with multiple trench width and its fabrication process
US20130001678A1 (en) * 2011-06-29 2013-01-03 Stmicroelectronics S.R.L. High breakdown voltage semiconductor device with an insulated gate formed in a trench, and manufacturing process thereof
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US8816431B2 (en) * 2012-03-09 2014-08-26 Fairchild Semiconductor Corporation Shielded gate MOSFET device with a funnel-shaped trench
CN103367144A (zh) * 2012-03-26 2013-10-23 马克斯半导体股份有限公司 沟槽式井区电场屏蔽功率mosfet结构及制作方法
KR101893615B1 (ko) * 2012-06-15 2018-08-31 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
TWI512841B (zh) 2012-07-13 2015-12-11 Ubiq Semiconductor Corp 溝槽式閘極金氧半場效電晶體的製造方法
TWI470790B (zh) * 2012-07-13 2015-01-21 Ubiq Semiconductor Corp 溝渠式閘極金氧半場效電晶體
CN103632950B (zh) * 2012-08-20 2016-02-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos中的多晶硅之间的氮化膜形成方法
CN103632949B (zh) * 2012-08-28 2016-06-08 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos的多晶硅间的热氧介质层的形成方法
JP5811973B2 (ja) 2012-09-12 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2014056913A (ja) * 2012-09-12 2014-03-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP6056292B2 (ja) 2012-09-12 2017-01-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9000497B2 (en) * 2012-09-14 2015-04-07 Renesas Electronics Corporation Trench MOSFET having an independent coupled element in a trench
CN103855017B (zh) * 2012-12-03 2016-08-17 上海华虹宏力半导体制造有限公司 形成沟槽型双层栅mos结构两层多晶硅横向隔离的方法
CN105493291A (zh) * 2013-06-06 2016-04-13 美国联合碳化硅公司 沟槽屏蔽连接结型场效应晶体管
TWI528424B (zh) * 2013-08-05 2016-04-01 台灣茂矽電子股份有限公司 於金氧半場效電晶體形成遮蔽閘之方法
KR20150030799A (ko) 2013-09-12 2015-03-23 매그나칩 반도체 유한회사 반도체 소자 및 그 제조 방법
KR102156130B1 (ko) 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
US9257622B2 (en) * 2014-04-14 2016-02-09 Jin-Ywan Lin Light-emitting structure
EP3183753A4 (de) 2014-08-19 2018-01-10 Vishay-Siliconix Elektronische schaltung
CN105789043B (zh) * 2014-12-25 2019-03-12 华润微电子（重庆）有限公司 沟槽型半导体器件及其制作方法
US10396215B2 (en) 2015-03-10 2019-08-27 United Silicon Carbide, Inc. Trench vertical JFET with improved threshold voltage control
JP6115678B1 (ja) 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017168733A1 (ja) * 2016-03-31 2017-10-05 新電元工業株式会社 半導体装置の製造方法及び半導体装置
CN105895516B (zh) * 2016-04-29 2018-08-31 深圳尚阳通科技有限公司 具有屏蔽栅的沟槽栅mosfet的制造方法
TWI615889B (zh) * 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
TWI643253B (zh) * 2016-05-18 2018-12-01 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
TWI577010B (zh) * 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體
US10600871B2 (en) 2016-05-23 2020-03-24 General Electric Company Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells using body region extensions
JP6649216B2 (ja) * 2016-09-16 2020-02-19 株式会社東芝 半導体装置およびその製造方法
TWI663725B (zh) 2017-04-26 2019-06-21 國立清華大學 溝槽式閘極功率金氧半場效電晶體之結構
CN109216449B (zh) * 2017-06-30 2021-07-30 帅群微电子股份有限公司 沟槽式功率半导体元件及其制造方法
US10153357B1 (en) 2017-08-28 2018-12-11 Nxp Usa, Inc. Superjunction power semiconductor device and method for forming
CN107871787B (zh) * 2017-10-11 2021-10-12 矽力杰半导体技术(杭州)有限公司 一种制造沟槽mosfet的方法
TW201926470A (zh) * 2017-12-06 2019-07-01 力祥半導體股份有限公司 溝槽式閘極金氧半場效電晶體
CN108389800A (zh) * 2018-01-31 2018-08-10 华润微电子（重庆）有限公司 屏蔽栅沟槽场效应晶体管的制造方法
US10714574B2 (en) * 2018-05-08 2020-07-14 Ipower Semiconductor Shielded trench devices
JP6970068B2 (ja) 2018-09-14 2021-11-24 株式会社東芝 半導体装置
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
CN111863617A (zh) * 2019-04-24 2020-10-30 帅群微电子股份有限公司 沟槽式功率半导体组件及其制造方法
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US10811502B1 (en) 2019-05-30 2020-10-20 Nxp Usa, Inc. Method of manufacture of super-junction power semiconductor device
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN110896026A (zh) * 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
CN112864018B (zh) * 2019-11-28 2022-07-19 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN111276394B (zh) * 2020-02-18 2022-09-23 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN113327858B (zh) * 2020-07-15 2024-02-06 上海积塔半导体有限公司 屏蔽栅场效应晶体管及其制造方法
CN111681963B (zh) * 2020-08-11 2020-11-20 中芯集成电路制造(绍兴)有限公司 一种屏蔽栅场效应晶体管及其形成方法
US11848378B2 (en) * 2020-08-13 2023-12-19 Stmicroelectronics Pte Ltd Split-gate trench power MOSFET with self-aligned poly-to-poly isolation
JP7512920B2 (ja) * 2021-02-05 2024-07-09 三菱電機株式会社 半導体装置およびその製造方法
EP4057359A1 (de) 2021-03-08 2022-09-14 Nexperia B.V. Halbleitervorrichtung mit voneinander getrennten grabenstrukturen
KR102500888B1 (ko) 2021-05-31 2023-02-17 주식회사 키파운드리 분할 게이트 전력 모스펫 및 제조 방법
CN114678275B (zh) * 2021-12-29 2024-07-30 杭州芯迈半导体技术有限公司 分离栅mosfet及其制造方法
CN114242578B (zh) * 2022-02-21 2022-06-17 威海银创微电子技术有限公司 SGT Mosfet中IPO厚度的可控方法、装置及介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030237A1 (en) 2000-06-30 2002-03-14 Ichiro Omura Power semiconductor switching element
US20020125529A1 (en) 2001-03-09 2002-09-12 Jun Zeng Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
US6870220B2 (en) 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US20050145936A1 (en) 2003-10-30 2005-07-07 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
US20050151190A1 (en) 2003-11-14 2005-07-14 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
US20050167742A1 (en) 2001-01-30 2005-08-04 Fairchild Semiconductor Corp. Power semiconductor devices and methods of manufacture

Family Cites Families (169)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3404295A (en) 1964-11-30 1968-10-01 Motorola Inc High frequency and voltage transistor with added region for punch-through protection
US3412297A (en) 1965-12-16 1968-11-19 United Aircraft Corp Mos field-effect transistor with a onemicron vertical channel
US3497777A (en) 1967-06-13 1970-02-24 Stanislas Teszner Multichannel field-effect semi-conductor device
US3564356A (en) 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
US3660697A (en) 1970-02-16 1972-05-02 Bell Telephone Labor Inc Monolithic semiconductor apparatus adapted for sequential charge transfer
US4003072A (en) 1972-04-20 1977-01-11 Sony Corporation Semiconductor device with high voltage breakdown resistance
US4011105A (en) 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
US4337474A (en) 1978-08-31 1982-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
US4638344A (en) 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
US4345265A (en) 1980-04-14 1982-08-17 Supertex, Inc. MOS Power transistor with improved high-voltage capability
US4868624A (en) 1980-05-09 1989-09-19 Regents Of The University Of Minnesota Channel collector transistor
US4300150A (en) 1980-06-16 1981-11-10 North American Philips Corporation Lateral double-diffused MOS transistor device
US4326332A (en) 1980-07-28 1982-04-27 International Business Machines Corp. Method of making a high density V-MOS memory array
DE3070786D1 (en) 1980-11-12 1985-07-25 Ibm Deutschland Electrically switchable read-only memory
US4324038A (en) 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4969028A (en) 1980-12-02 1990-11-06 General Electric Company Gate enhanced rectifier
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
JPS6016420A (ja) 1983-07-08 1985-01-28 Mitsubishi Electric Corp 選択的エピタキシヤル成長方法
US4639761A (en) 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
US4568958A (en) 1984-01-03 1986-02-04 General Electric Company Inversion-mode insulated-gate gallium arsenide field-effect transistors
FR2566179B1 (fr) 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement
US5208657A (en) 1984-08-31 1993-05-04 Texas Instruments Incorporated DRAM Cell with trench capacitor and vertical channel in substrate
US4824793A (en) 1984-09-27 1989-04-25 Texas Instruments Incorporated Method of making DRAM cell with trench capacitor
US4673962A (en) 1985-03-21 1987-06-16 Texas Instruments Incorporated Vertical DRAM cell and method
US4774556A (en) 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US4767722A (en) 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
US5034785A (en) 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US4716126A (en) 1986-06-05 1987-12-29 Siliconix Incorporated Fabrication of double diffused metal oxide semiconductor transistor
US4746630A (en) 1986-09-17 1988-05-24 Hewlett-Packard Company Method for producing recessed field oxide with improved sidewall characteristics
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JP2577330B2 (ja) 1986-12-11 1997-01-29 新技術事業団 両面ゲ−ト静電誘導サイリスタの製造方法
US5105243A (en) 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US4821095A (en) 1987-03-12 1989-04-11 General Electric Company Insulated gate semiconductor device with extra short grid and method of fabrication
WO1988007636A1 (en) 1987-03-25 1988-10-06 Kabushiki Kaisha Komatsu Seisakusho Hydraulic clutch pressure control apparatus
US4745079A (en) 1987-03-30 1988-05-17 Motorola, Inc. Method for fabricating MOS transistors having gates with different work functions
US4801986A (en) 1987-04-03 1989-01-31 General Electric Company Vertical double diffused metal oxide semiconductor VDMOS device with increased safe operating area and method
US4823176A (en) 1987-04-03 1989-04-18 General Electric Company Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area
US5164325A (en) 1987-10-08 1992-11-17 Siliconix Incorporated Method of making a vertical current flow field effect transistor
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US4914058A (en) 1987-12-29 1990-04-03 Siliconix Incorporated Grooved DMOS process with varying gate dielectric thickness
EP0332822A1 (de) 1988-02-22 1989-09-20 Asea Brown Boveri Ag Feldeffektgesteuertes, bipolares Leistungshalbleiter-Bauelement sowie Verfahren zu seiner Herstellung
US4967245A (en) 1988-03-14 1990-10-30 Siliconix Incorporated Trench power MOSFET device
US5283201A (en) 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
KR0173111B1 (ko) 1988-06-02 1999-02-01 야마무라 가쯔미 트렌치 게이트 mos fet
US4961100A (en) 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
JPH0216763A (ja) 1988-07-05 1990-01-19 Toshiba Corp 半導体装置の製造方法
US4853345A (en) 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US5268311A (en) 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5156989A (en) 1988-11-08 1992-10-20 Siliconix, Incorporated Complementary, isolated DMOS IC technology
US5346834A (en) 1988-11-21 1994-09-13 Hitachi, Ltd. Method for manufacturing a semiconductor device and a semiconductor memory device
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
US4992390A (en) 1989-07-06 1991-02-12 General Electric Company Trench gate structure with thick bottom oxide
WO1991003842A1 (en) 1989-08-31 1991-03-21 Nippondenso Co., Ltd. Insulated gate bipolar transistor
US5248894A (en) 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
US5134448A (en) 1990-01-29 1992-07-28 Motorola, Inc. MOSFET with substrate source contact
US5242845A (en) 1990-06-13 1993-09-07 Kabushiki Kaisha Toshiba Method of production of vertical MOS transistor
US5071782A (en) 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5079608A (en) 1990-11-06 1992-01-07 Harris Corporation Power MOSFET transistor circuit with active clamp
DE69125794T2 (de) 1990-11-23 1997-11-27 Texas Instruments Inc Verfahren zum gleichzeitigen Herstellen eines Feldeffekttransistors mit isoliertem Gate und eines Bipolartransistors
US5065273A (en) 1990-12-04 1991-11-12 International Business Machines Corporation High capacity DRAM trench capacitor and methods of fabricating same
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
JP2825004B2 (ja) 1991-02-08 1998-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 側壁電荷結合撮像素子及びその製造方法
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2603886B2 (ja) 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
KR940006702B1 (ko) 1991-06-14 1994-07-25 금성일렉트론 주식회사 모스패트의 제조방법
US5298761A (en) 1991-06-17 1994-03-29 Nikon Corporation Method and apparatus for exposure process
JP2570022B2 (ja) 1991-09-20 1997-01-08 株式会社日立製作所 定電圧ダイオード及びそれを用いた電力変換装置並びに定電圧ダイオードの製造方法
JPH0613627A (ja) 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5300452A (en) 1991-12-18 1994-04-05 U.S. Philips Corporation Method of manufacturing an optoelectronic semiconductor device
JPH05304297A (ja) 1992-01-29 1993-11-16 Nec Corp 電力用半導体装置およびその製造方法
JPH06196723A (ja) 1992-04-28 1994-07-15 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5910669A (en) 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5281548A (en) 1992-07-28 1994-01-25 Micron Technology, Inc. Plug-based floating gate memory
US5294824A (en) 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
US5300447A (en) 1992-09-29 1994-04-05 Texas Instruments Incorporated Method of manufacturing a minimum scaled transistor
US5275965A (en) 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
US5326711A (en) 1993-01-04 1994-07-05 Texas Instruments Incorporated High performance high voltage vertical transistor and method of fabrication
US5418376A (en) 1993-03-02 1995-05-23 Toyo Denki Seizo Kabushiki Kaisha Static induction semiconductor device with a distributed main electrode structure and static induction semiconductor device with a static induction main electrode shorted structure
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
KR960012585B1 (en) * 1993-06-25 1996-09-23 Samsung Electronics Co Ltd Transistor structure and the method for manufacturing the same
US5371396A (en) 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5365102A (en) 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
BE1007283A3 (nl) 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
JPH07122749A (ja) 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US5429977A (en) 1994-03-11 1995-07-04 Industrial Technology Research Institute Method for forming a vertical transistor with a stacked capacitor DRAM cell
US5434435A (en) 1994-05-04 1995-07-18 North Carolina State University Trench gate lateral MOSFET
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5405794A (en) 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
US5424231A (en) 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
US5595927A (en) * 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
US5592005A (en) * 1995-03-31 1997-01-07 Siliconix Incorporated Punch-through field effect transistor
US5554552A (en) * 1995-04-03 1996-09-10 Taiwan Semiconductor Manufacturing Company PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JPH08306914A (ja) * 1995-04-27 1996-11-22 Nippondenso Co Ltd 半導体装置およびその製造方法
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US5705409A (en) * 1995-09-28 1998-01-06 Motorola Inc. Method for forming trench transistor structure
US5616945A (en) * 1995-10-13 1997-04-01 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US6037632A (en) * 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
EP0879481B1 (de) * 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
JP2891205B2 (ja) * 1996-10-21 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
US6011298A (en) * 1996-12-31 2000-01-04 Stmicroelectronics, Inc. High voltage termination with buried field-shaping region
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US5877528A (en) * 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
KR100225409B1 (ko) * 1997-03-27 1999-10-15 김덕중 트렌치 디-모오스 및 그의 제조 방법
US5879994A (en) * 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US6037628A (en) * 1997-06-30 2000-03-14 Intersil Corporation Semiconductor structures with trench contacts
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
DE19740195C2 (de) * 1997-09-12 1999-12-02 Siemens Ag Halbleiterbauelement mit Metall-Halbleiterübergang mit niedrigem Sperrstrom
US6337499B1 (en) * 1997-11-03 2002-01-08 Infineon Technologies Ag Semiconductor component
US5949104A (en) * 1998-02-07 1999-09-07 Xemod, Inc. Source connection structure for lateral RF MOS devices
US5897343A (en) * 1998-03-30 1999-04-27 Motorola, Inc. Method of making a power switching trench MOSFET having aligned source regions
US5945724A (en) * 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
US6048772A (en) * 1998-05-04 2000-04-11 Xemod, Inc. Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection
DE19820223C1 (de) * 1998-05-06 1999-11-04 Siemens Ag Verfahren zum Herstellen einer Epitaxieschicht mit lateral veränderlicher Dotierung
US6015727A (en) * 1998-06-08 2000-01-18 Wanlass; Frank M. Damascene formation of borderless contact MOS transistors
DE19848828C2 (de) * 1998-10-22 2001-09-13 Infineon Technologies Ag Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
DE19854915C2 (de) * 1998-11-27 2002-09-05 Infineon Technologies Ag MOS-Feldeffekttransistor mit Hilfselektrode
US6351018B1 (en) * 1999-02-26 2002-02-26 Fairchild Semiconductor Corporation Monolithically integrated trench MOSFET and Schottky diode
US6204097B1 (en) * 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
TW425701B (en) * 1999-04-27 2001-03-11 Taiwan Semiconductor Mfg Manufacturing method of stack-type capacitor
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
JP3851744B2 (ja) * 1999-06-28 2006-11-29 株式会社東芝 半導体装置の製造方法
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
JP2001085685A (ja) * 1999-09-13 2001-03-30 Shindengen Electric Mfg Co Ltd トランジスタ
US20030060013A1 (en) * 1999-09-24 2003-03-27 Bruce D. Marchant Method of manufacturing trench field effect transistors with trenched heavy body
US6461918B1 (en) * 1999-12-20 2002-10-08 Fairchild Semiconductor Corporation Power MOS device with improved gate charge performance
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6346469B1 (en) * 2000-01-03 2002-02-12 Motorola, Inc. Semiconductor device and a process for forming the semiconductor device
US6479352B2 (en) * 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6627949B2 (en) * 2000-06-02 2003-09-30 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
EP1170803A3 (de) * 2000-06-08 2002-10-09 Siliconix Incorporated MOSFET mit Graben-Gateelektrode und Verfahren zu dessen Herstellung
JP2002016152A (ja) 2000-06-29 2002-01-18 Toshiba Corp 半導体装置の製造方法
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
US6362112B1 (en) * 2000-11-08 2002-03-26 Fabtech, Inc. Single step etched moat
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
TWI248136B (en) * 2002-03-19 2006-01-21 Infineon Technologies Ag Method for fabricating a transistor arrangement having trench transistor cells having a field electrode
TW573344B (en) * 2002-05-24 2004-01-21 Nanya Technology Corp Separated gate flash memory and its manufacturing method
DE10324754B4 (de) * 2003-05-30 2018-11-08 Infineon Technologies Ag Halbleiterbauelement
TWI227540B (en) * 2003-06-10 2005-02-01 Mosel Vitelic Inc Method for forming rounding corner in the trench
JP5034151B2 (ja) * 2003-12-17 2012-09-26 富士電機株式会社 半導体装置およびその製造方法
TWI400757B (zh) * 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
US7238586B2 (en) * 2005-07-21 2007-07-03 United Microelectronics Corp. Seamless trench fill method utilizing sub-atmospheric pressure chemical vapor deposition technique
US7385248B2 (en) * 2005-08-09 2008-06-10 Fairchild Semiconductor Corporation Shielded gate field effect transistor with improved inter-poly dielectric

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030237A1 (en) 2000-06-30 2002-03-14 Ichiro Omura Power semiconductor switching element
US20050167742A1 (en) 2001-01-30 2005-08-04 Fairchild Semiconductor Corp. Power semiconductor devices and methods of manufacture
US20020125529A1 (en) 2001-03-09 2002-09-12 Jun Zeng Ultra dense trench-gated power device with the reduced drain-source feedback capacitance and miller charge
US6870220B2 (en) 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
US20050145936A1 (en) 2003-10-30 2005-07-07 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
US20050151190A1 (en) 2003-11-14 2005-07-14 Infineon Technologies Ag Power transistor arrangement and method for fabricating it

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020205706A1 (de) 2020-05-06 2021-11-11 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines defektarmen Übergangs

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Publication number Publication date
TW200715416A (en) 2007-04-16
US20080090339A1 (en) 2008-04-17
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JP5075823B2 (ja) 2012-11-21
JP2009505403A (ja) 2009-02-05
KR20080035686A (ko) 2008-04-23
CN101800245B (zh) 2013-03-27
DE112006002077T5 (de) 2008-07-03
TWI417963B (zh) 2013-12-01
US20070037327A1 (en) 2007-02-15
CN101800245A (zh) 2010-08-11

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