KR101221242B1 - 실드 게이트 전계 효과 트랜지스터 내에 인터폴리 유전체를형성하는 구조 및 방법 - Google Patents

실드 게이트 전계 효과 트랜지스터 내에 인터폴리 유전체를형성하는 구조 및 방법 Download PDF

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Abstract

실드 게이트 트랜치 FET가 이하와 같이 형성된다. 제1 도전성 타입의 실리콘 영역(204) 내에 트랜치(202)가 형성되고, 상기 트랜치(202)는, 실드 유전체(206)에 의해 상기 실리콘 영역(204)으로부터 절연된 실드 전극(208)을 포함한다. 열적 산화물의 층(210) 및 컨포멀 유전체의 층(212)을 포함하는 인터폴리 유전체(IPD)(214)가, 상기 실드 전극(208)의 상면을 따라 형성된다. 적어도 상측 트랜치 측벽(202)을 덮는 게이트 유전체(216)가 형성된다. 상기 트랜치 내에 게이트 전극(218)이 형성되어, 상기 게이트 전극은 상기 IPD에 의해 상기 실드 전극으로부터 절연된다.
실드 게이트, 트랜치, 전계 효과 트랜지스터, 실드 유전체, 인터폴리 유전체.

Description

실드 게이트 전계 효과 트랜지스터 내에 인터폴리 유전체를 형성하는 구조 및 방법{STRUCTURE AND METHOD FOR FORMING INTER-POLY DIELECTRIC IN A SHIELDED GATE FIELD EFFECT TRANSISTOR}
본 발명은 일반적으로 전력 반도체 전계 효과 트랜지스터(field effect transistor; FET)에 관한 것이고, 보다 구체적으로는, 실드 게이트(shielded gate) FET 내에 개선된 인터폴리 유전체(inter-poly dielectric; IPD)를 형성하는 구조 및 방법에 관한 것이다.
실드 게이트 트랜치 FET는, 실드 전극(shield electrode)이 게이트-드레인 용량(Cgd)을 감소시키고, 트랜지스터의 항복 전압(breakdown voltage)을 개선한다는 점에서 이점을 갖는다. 도 1은 기존의 실드 게이트 트랜치 MOSFET의 간략화된 단면도이다. 트랜치 110은 게이트 전극 122 아래의 실드 전극 114를 포함한다. 실드 전극 114는, 일반적으로 게이트 유전체 120보다 두꺼운 실드 유전체 112에 의해 인접한 실리콘 영역들로부터 절연된다. 상기 게이트 전극 및 실드 전극은 통상적으로 인터폴리 유전체, 즉, IPD라고 하는 유전체층 116에 의해 서로로부터 절연 된다. 상기 IPD 층은 상기 게이트 전극 및 실드 전극 사이에서 요구된 전압을 지탱할 수 있는 품질 및 두께를 가져야 한다.
도 1의 기존의 실드 게이트 FET는 다수의 단점들로 문제가 된다. 첫번째로, 게이트 전극 122는 날카로운 바닥측 코너를 갖는데, 이는 실드 전극 114의 편평한 최상면과 함께 이들 영역 내에 높은 전기장을 유도한다. 두번째로, IPD를 형성하는 기존의 방법은, 전형적으로 트랜치들 사이의 메사 상에 산화물층을 도입하는데, 상기 산화물층은 게이트 전극이 형성된 후 소정 시점에 제거되어야 한다. 이 산화물을 제거함에 있어서, 어느 정도의 게이트 산화물이 필연적으로 트랜치 측벽 아래로 식각되고, 이는 게이트 단락 및 게이트 누설을 야기할 수 있다. 다른 공지된 기술들은 IPD의 형성이 게이트 유전체의 형성에 구속되도록 하고, 이로 인해 상기 IPD의 두께는 상기 게이트 유전체의 두께의 정해진 배수로 한정되다. 이는 게이트 유전체 및 IPD의 독립적인 최적화를 허용하지 않는다. 상기 IPD와 상기 게이트 유전체 사이에서, 달성되는 가장 큰 두께 상의 차이는 실질적으로 3 대 1이었다(즉, 주어진 목표 게이트 유전체 두께에 대하여, 달성되었던 가장 두꺼운 IPD 두께는 상기 목표 게이트 유전체 두께보다 실질적으로 3배 두꺼움).
따라서, 개선된 IPD 및 게이트 유전체를 포함하는 실드 게이트 트랜치 FET를 형성하는 구조 및 방법에 대한 요구가 존재한다.
본 발명의 일 실시예에 의하면, FET를 형성하는 방법은 이하와 같다. 제1 도전성 타입의 실리콘 영역 내에 트랜치가 형성된다. 상기 트랜치는, 실드 유전체에 의해 상기 실리콘 영역으로부터 절연된 실드 전극을 포함한다. 열적 산화물의 층 및 컨포멀(conformal) 유전체의 층을 포함하는 인터폴리 유전체(inter-poly dielectric; IPD)가, 상기 실드 전극의 상면을 따라 형성된다. 적어도 상측 트랜치 측벽을 덮는 게이트 유전체가 형성된다. 상기 트랜치 내에 게이트 전극이 형성된다. 상기 게이트 전극은 상기 IPD에 의해 상기 실드 전극으로부터 절연된다.
일 실시예에서, 상기 IPD는 오목한 상면을 포함한다.
다른 실시예에서, 상기 IPD의 두께 대 상기 게이트 유전체의 두께의 비율은 3 대 1보다 크다.
또 다른 실시예에서, 상기 게이트 유전체는 상기 IPD를 형성하는 단계 이후에 형성된다.
다른 실시예에서, 상기 IPD는 다음과 같이 형성된다. 열적 산화물의 층이 상기 트랜치의 상측 측벽 및 상기 실드 전극의 상면을 따라 형성된다. 상기 트랜치가 유전체의 컨포멀 층으로 채워진다. 상기 유전체의 컨포멀 층과 상기 열적 산화물의 층이 부분적으로 제거되어, 상기 열적 유전체층의 잔여 부분 및 상기 유전체의 컨포멀 층의 잔여 부분을 포함하는 상기 IPD가 형성된다.
본 발명의 다른 실시예에 의하면, FET는 제1 도전성 타입의 실리콘 영역 내로 연장되는 트랜치를 포함한다. 실드 유전체에 의해 상기 실리콘 영역으로부터 절연된 실드 전극이 상기 트랜치의 하부 내에서 연장된다. 게이트 전극은 상기 트랜치 내에, 상기 실드 전극 위에 위치하되 인터폴리 유전체(IPD)에 의해 상기 실드 전극으로부터 절연된다. 상기 IPD는 유전체의 컨포멀 층 및 열적 산화물층을 포함한다.
일 실시예에서, 상기 게이트 전극은, 상측 트랜치 측벽을 따라 연장되는 게이트 유전체에 의해 상기 실리콘 영역으로부터 절연되고, 상기 IPD의 두께 대 상기 게이트 유전체의 두께의 비율은 3 대 1보다 크다.
다른 실시예에서, 상기 IPD는, 상기 IPD의 상면을 따라 오목한 윤곽(profile)을 갖는다.
또 다른 실시예에서, 상기 게이트 전극은, 상기 게이트 전극의 하면을 따라 오목한 윤곽을 갖는다.
다른 실시예에서, 상기 유전체의 컨포멀 층은, 상기 컨포멀 층의 하면 및 측벽을 따라서 상기 열적 유전체에 의해 둘러싸인다.
다른 실시예에서, 상기 유전체의 컨포멀 층은, 볼록한 하면과 오목한 상면을 포함한다.
다른 실시예에서, 상기 실드 전극은 라운딩(rounding)된 최상면을 포함한다.
다른 실시예에서, 상기 실리콘 영역은, 상기 제1 도전성 타입의 기판 위에서 연장되는 상기 제1 도전성 타입의 에피택시층, 상기 에피택시층 내의 제2 도전성 타입의 웰 영역, 및 상기 웰 영역 내의 상기 제1 도전성 타입의 소스 영역을 포함한다. 상기 소스 영역은 상기 트랜치의 측면에 위치된다.
일 실시예에서, 상기 트랜치는 상기 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단된다.
다른 실시예에서, 상기 트랜치는 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단된다.
이하의 상세한 설명 및 첨부된 도면들은 본 발명의 본질 및 이점에 대한 보다 나은 이해를 제공한다.
도 1은 기존의 실드 게이트 트랜치 MOSFET의 간략화된 단면도이다.
도 2A 내지 2L은 본 발명의 일 실시예에 의한, 개선된 인터폴리 유전체 및 게이트 유전체를 포함하는 실드 게이트 트랜치 FET를 형성하기 위한, 예시적인 처리 시퀀스의 다양한 단계에서의 간략화된 단면도들이다.
본 발명에 의하면, 실드 게이트 FET의 IPD 층은 열적 산화(thermal oxidation)를 수행한 이후 유전체의 컨포멀 층(conformal layer)을 증착시킴으로써 형성된다. 그 다음, 게이트 유전체가 형성된 후 게이트 전극이 형성된다. 이러한 방법은 상기 IPD 층을 형성하는 처리를 상기 게이트 유전체를 형성하는 처리로부터 분리하여, 이러한 유전체층들의 각각이 독립적으로 최적화될 수 있도록 한다. 따라서, 상기 게이트 유전체의 품질 또는 두께에 대한 타협 없이도 게이트 전극 및 실드 전극 사이의 요구된 전압을 지탱하도록, 고품질의 두꺼운 IPD가 형성될 수 있 다. 또한, 상기 유전체의 컨포멀 층은, 상기 IPD의 최상면을 따라 매끄러운 오목한 윤곽(profile)(즉, 볼(bowl)의 안쪽과 유사함)을 획득하는 것을 돕고, 상기 매끄러운 오목한 윤곽은 상기 게이트 전극에 대한 매끄러운 바닥측 윤곽이 생성되게 한다. 이는, 게이트 전극이 날카로운 하측 코너를 갖는 도 1의 기존의 FET 구조에 비해 전기장을 감소시키는 것을 돕는다.
도 2A 내지 2L은, 본 발명의 일 실시예에 의한, 개선된 IPD 및 게이트 유전체를 포함하는 실드 게이트 트랜치 FET를 형성하기 위한, 예시적인 처리 시퀀스의 다양한 단계들에서의 간략화된 단면도들이다. 도 2A에서, 기존의 마스크(mask) 및 실리콘 식각(etching) 기술을 이용하여 트랜치 202가 실리콘 영역 204 내에 형성된다. 일 실시예에서, 실리콘 영역 204는 고도의 도전성을 갖는 n-타입 기판 상에서 연장되는 상대적으로 저농도로 도핑된 n-타입 에피택시층을 포함한다. 이 실시예에서, 설계 목적에 따라 상기 트랜치는 상기 에피택시층 내에서 종단되거나 또는 보다 깊이 연장되어 상기 기판 내에서 종단되도록 식각될 수 있다. 도 2B에서, 상기 트랜치의 측벽 및 바닥은 물론 상기 트랜치에 인접한 메사 영역들의 표면을 덮는 실드 유전체층 206(예를 들면, 산화물을 포함함)이, 공지된 기술을 이용하여 형성된다. 일 실시예에서, 실드 산화물은 고온(예를 들면, 1150℃) 건식 산화를 이용하여 형성된다. 상기 고온은 상기 트랜치 바닥의 코너를 라운딩(rounding)하고 디바이스 항복을 지탱할 수 있는 실질적으로 1250Å의 실드 산화물을 형성하는 것을 돕는다.
도 2C에서, 폴리실리콘의 층이 기존의 폴리실리콘 증착 기술을 이용하여 상 기 트랜치를 채우도록 증착된다. 상기 증착된 폴리실리콘에 상기 트랜치 내로 리세스가 형성되어, 실드 전극 208이 형성된다. 상기 실드 유전체층의 노출된 부분들은, 예를 들면, 650Å까지 박층화(thinning)된다. 상기 실드 전극이 산화물을 포함하는 실시예에서는, 상기 실드 산화물을 박층화하기 위해 습식의 완충 산화물 식각(buffered oxide etch)이 이용된다. 상기 실드 유전체의 노출된 잔여 부분 206a는, 이후의 열적 산화 단계에서 상기 트랜치의 측벽 및 메사 표면을 따라 산화물의 과잉 성장 방지를 돕고, 트랜치가 형성된(trenched) 공동(cavity)의 윤곽을 제어하는 것을 돕는다. 열적 산화물의 과잉 성장은 이후에 증착되는 컨포멀 유전체 내에 보이드(void)가 형성되도록 할 수 있다. 일 실시예에서는, 상기 실드 유전체 206의 노출된 부분들이 완전히 제거되거나, 또는 전체 실드 유전체 206이 그대로 남는다.
도 2D에서, 상기 트랜치의 측벽을 따라, 그리고 상기 트랜치에 인접한 상기 메사 영역들의 표면 및 실드 전극 208 위에 열적 산화물층 210을 형성하기 위해, 열적 산화 단계가 수행된다. 상기 열적 산화는, 실드 전극 208의 상부를 산화시켜 라운딩된 최상측 윤곽을 생성한다는 점에서 유리하다. 상기 라운딩된 최상측은, 실드 전극 208과 이후 형성되는 게이트 전극 사이의 영역들 내에서 전기장을 최소화시키는 것을 돕는다. 일 실시예에서, 열적 산화물층 210은 저온 습식 산화를 수행한 후 고온 건식 산화를 수행함으로써 형성된다. 다른 실시예에서, 상기 열적 산화물은 1000 내지 1500Å 범위의 두께를 갖는 열적 산화물층 210을 생성한다. 또 다른 실시예에서, 저온 열적 산화(예를 들면, 실질적으로 850℃)가 수행되어, 상기 메사 표면들의 위와 상기 트랜치의 측벽에서보다 더 두꺼운 열적 산화물층이 상기 실드 전극의 최상면을 따라서 형성된다. 그러한 실시예에서, 두께 비율은 1.5:1 내지 2:1의 범위를 갖는 것이 바람직할 것이다. 특정 일 실시예에서, 상기 열적 산화는 상기 실드 전극의 최상면을 따라 실질적으로 1850Å의 두께를 갖고 상기 트랜치 측벽 및 메사 표면을 따라 실질적으로 1250Å의 두께를 갖는 열적 산화물층을 생성한다.
도 2E에서, 상기 트랜치를 채우기 위해 유전체의 컨포멀 층 212(예를 들면, 산화물을 포함함)가 증착된다. 일 실시예에서, 컨포멀 유전체층 212는, 실질적으로 510℃의 온도 및 480 토르(Torr)의 기압에서, 대기압 이하 화학 기상 증착(sub-atmospheric chemical vapor deposition; SACVD) 테트라에틸오소실리케이트(tetraethylorthosilicate; TEOS)/오존 처리를 이용하여 증착된다. 상기 증착된 산화물은 보이드를 형성하지 않고 상기 트랜치를 완전히 채운다.
도 2F에서, 컨포멀 유전체층 212 및 열적 산화물층 210이 상기 트랜치 내로 요구되는 깊이까지 식각된다. 상기 메사 표면의 위와 상측 트랜치 측벽을 따라 위치된 모든 유전체가 완전히 제거되고, 오목한 최상면을 포함하는 인터폴리 유전체(IPD) 층 214가 실드 전극 208 위에 잔존한다. 따라서, IPD 층 214는 열적 유전체층 및 컨포멀 유전체층의 적층물(stack)을 포함한다. 일 실시예에서는, 상기 트랜치 내로 상기 유전체 적층물에 리세스를 형성하는 단계에서 상기 유전체 적층물의 균일한 에치-백(etch-back)이 수행된다. 상기 IPD에 대해 원하는 두께를 달성하고, 상기 트랜치 측벽을 따라서 그리고 상기 메사 위에 위치된 산화물이 완전히 제거된다는 점을 보장하기 위해, 건식 이방성(anisotropic) 플라스마 식각 또는 습식 식각이 수행될 수 있다. 상기 SACVD 산화물을 치밀화시키기 위해, 기존의 치밀화(densification) 단계가 수행될 수도 있다. 일 실시예에서는, 건식 식각 및 그 후 치밀화 단계가 수행된 이후, 습식 식각이 수행된다.
도 2G에서, 트랜치 측벽을 따라서, 그리고 상기 IPD 층 및 상기 트랜치에 인접한 메사 영역들 위에서 연장되는 게이트 유전체층 216(예를 들면, 산화물로 형성됨)이 기존의 기술을 이용하여 형성된다. 상기 IPD 형성은 상기 게이트 유전체 형성으로부터 완전히 분리되기 때문에, 상기 게이트 유전체는 원하는 특성을 갖도록 독립적으로 최적화될 수 있다. 도 2H에서, 기존의 기술들을 이용하여, 폴리실리콘의 층이 상기 트랜치를 덮도록 증착되고, 리세스(recessed) 게이트 전극 218을 트랜치 202 내에 형성하도록 에치-백 된다.
도 2I에서, 게이트 유전체 216의 상기 메사 위에서 연장되는 부분이 본체 주입 및 소스 주입에 적합한 두께까지 에치-백 된다. 공정 중에 기존의 블랭킷 본체 주입 및 드라이브가 수행되어, 실리콘 영역 204의 상부를 따라 p-타입 본체 영역 220을 형성한다. 트랜치 202의 측면에 위치되는 소스 영역들 222를 형성하기 위해, 마스크 층(도시되지 않음)과 함께 기존의 소스 주입이 이용된다. 도 2J에서, 금속전 유전체층(pre-metal dielectric layer) 224(예를 들면, BPSG를 포함함)가 기존의 기술을 이용하여 상기 구조물 위에 형성된다. 도 2K에서, 마스크 층(도시되지 않음)을 이용하여, 상기 마스크 층에 의해 정의된 바에 따라 본체 영역 220 및 소스 영역 222의 표면을 노출시키도록 유전체층 224가 부분적으로 제거된다. 상기 노출된 표면 영역들에 리세스를 형성하기 위해 기존의 실리콘 식각(예를 들면, 건식 식각)이 수행된다. 이로써, 상기 리세스(recessed) 실리콘 영역들은 접촉 개구부 225을 형성한다.
도 2L에서, 본체 영역 220 내에 자기 정렬된 p-타입 고농도 본체 영역 228을 형성하기 위해 블랭킷 고농도 본체 주입(blanket heavy body implant)이 수행된다. 접촉 개구부에 대한 보다 나은 가로-세로 비율 및 금속층 226에 대한 보다 나은 스텝 커버리지(step coverage)를 획득하기 위해, 유전체 224의 리플로우(reflow)가 수행되는데, 상기 금속층은 이후의 단계에서, 고농도 본체 영역 228과 소스 영역 222를 전기적으로 접속하기 위해 형성된다. 도 2L는 가로 방향으로 연장되는 파선을 포함하는데, 이는 에피택시층 203이 기판 201 위에서 연장되고 트랜치 202는 에피택시층 203을 통해 연장되고 기판 201에서 종단되는 실시예를 도시한다. 또는, 트랜치 202는 에피택시층 203 내에서 종단될 수 있다. 또한, 도 2A 내지 2L의 단면도들에 의해 도시된 처리 시퀀스는 단지 예시에 지나지 않으며, 다양한 단계들이 수정되거나 도시된 것과 다른 시퀀스로 수행될 수 있다. 특히, 원하는 형상 및 특징을 갖는 실드 게이트 구조물을 얻기 위해, 다수의 공지된 처리 단계들 중 임의의 단계가 도 2I 내지 2L에 도시된 단계들 대신 수행될 수 있다.
본 발명의 구조 및 방법에 의하면, 열적으로 성장된 유전체 및 증착된 컨포멀 유전체의 필름 적층물을 포함하는 개선된 IPD층이 획득된다. 상기 열적으로 성장된 유전체는 고품질 유전체를 제공하고, 실드 전극의 최상측 코너를 라운딩하도록 기능한다. 상기 증착된 컨포멀 유전체는, (1) 상기 실드 전극의 상측 상의 틈(gap)을 채우고, (2) 상기 트랜치의 측벽을 따라 위치된 유전체가 식각되는 동안, 상기 실드 전극 상의 열적 유전체를 보호하기 위한 하드 마스크로서 기능하며, (3) 매끄러운 오목한 윤곽 - 게이트 전극이 상기 윤곽 상에 형성됨 - 을 생성한다. 상기 실드 전극의 최상면 및 상기 게이트 전극의 바닥을 따라 위치된 라운딩된 윤곽은, 이들 국부적 구역에서 보다 낮은 전기장을 발생시킨다.
나아가, 본 발명에 의한 IPD를 형성하는 상기 방법은, 상기 게이트 산화물의 형성으로부터 상기 IPD의 형성을 분리하도록 기능하여, 상기 IPD 및 게이트 유전체가 서로 독립적으로 최적화되어, 예를 들면, 두꺼운 고품질 IPD 및 얇은 고품질 게이트 유전체를 달성할 수 있도록 한다. 일 실시예에서, 최적의 트랜지스터 특성은, IPD의 두께 대 게이트 유전체의 두께의 실질적으로 5 대 1보다 큰 비율을 이용하여 획득된다. 예를 들면, 실질적으로 2000Å보다 두꺼운 IPD 두께 및 실질적으로 400Å보다 얇은 게이트 유전체 두께가 최적의 트랜지스터 특성을 제공하는 것으로 밝혀졌다. 얇은 게이트 유전체를 형성하는 능력은, 보다 낮은 온-저항(on resistance)을 달성하기 위해 이용될 수 있다는 점에서 유리하다.
다른 이점 및 특성들 중에서 더욱더 낮은 온-저항, 보다 높은 차단 성능(blocking capability) 및 보다 높은 효율을 달성하기 위하여, 본 발명의 다양한 구조 및 방법은 다수의 전하 확산 기술은 물론, 2004년 12월 29일자로 출원되고 공동 양도된 미국 특허출원 제11/026,276호에 개시된 다른 실드 게이트 구조 및 제조 처리들, 중 하나 또는 그 이상과 결합될 수 있으며, 상기 출원은 여하한 목적으로 참조에 의해 본 명세서에 편입된다.
다수의 특정 실시예들이 상기 도시되고 기재되었지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들면, 본 발명으로부터 벗어나지 않으면서, 도시되고 기재된 상기 구조물들의 도핑 극성이 반전되거나, 또는 다양한 구성요소들의 도핑 농도가 변경되거나, 또는 상기 반전 및 변경 모두가 행해질 수 있다는 점이 이해된다. 도 2A 내지 2L에 도시된 처리 시퀀스는 n-채널 FET를 형성하기 위한 것이지만, p-채널 FET를 형성하기 위해 당해 처리 시퀀스를 변경하는 것은, 본 개시의 관점에서 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 또한, 상기 기재된 다양한 실시예들은 기존의 실리콘으로 구현되었지만, 이러한 실시예들 및 그 자명한 변형예들은 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenide), 갈륨 질화물(gallium nitride), 다이아몬드 또는 다른 반도체물질들로 구현될 수도 있다. 나아가, 서로 다른 실시예들의 단면도들은 동일한 비율로 축척되어 있지 않을 수 있고, 대응하는 구조의 레이아웃 설계에 있어서의 실시가능한 변형예들을 상기 도면 자체로 제한하도록 의도된 것이 아니다. 또한, 도시된 FET 및 그 자명한 변형례들은, 스트라이프 또는, 육방 정계 또는 사각 형태의 트랜지스터 셀을 포함하는 셀 방식의 구조로 형성될 수 있다. 또한, 본 발명의 하나 또는 그 이상의 실시예들의 특징들은, 본 발명의 범위로부터 벗어나지 않으면서 본 발명의 다른 실시예들의 하나 또는 그 이상의 특징들과 결합될 수 있다. 따라서, 본 발명의 범위는 설명된 상기 실시예들로 한정되면 안 되고, 대신 첨부된 청구항들에 의해 정의되어야 한다.

Claims (33)

  1. 전계 효과 트랜지스터(field effect transistor)를 형성하는 방법에 있어서,
    제1 도전성 타입의 실리콘 영역 내에 트랜치를 형성하는 단계 - 상기 트랜치는, 실드 유전체에 의해 상기 실리콘 영역으로부터 절연된 실드 전극을 포함함 -;
    상기 실드 전극의 상면을 따라, 열적 산화물의 층 및 컨포멀(conformal) 유전체의 층을 포함하는 인터폴리 유전체(inter-poly dielectric; IPD)를 형성하는 단계;
    적어도 상측 트랜치 측벽을 덮는 게이트 유전체를 형성하는 단계; 및
    상기 트랜치 내에 게이트 전극을 형성하는 단계를 포함하되,
    상기 게이트 전극은 상기 IPD에 의해 상기 실드 전극으로부터 절연되는 전계 효과 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 IPD는 오목한 상면을 포함하는 전계 효과 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 IPD의 두께 대 상기 게이트 유전체의 두께의 비율은, 3 대 1보다 큰 전 계 효과 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 게이트 유전체는 상기 IPD를 형성하는 단계 이후에 형성되는 전계 효과 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 IPD를 형성하는 단계는,
    상기 트랜치의 상측 측벽 및 상기 실드 전극의 상면을 따라 열적 산화물의 층을 형성하는 단계;
    상기 트랜치를 유전체의 컨포멀 층으로 채우는 단계; 및
    상기 유전체의 컨포멀 층과 상기 열적 산화물의 층을 부분적으로 제거하는 단계 - 이로써, 상기 열적 유전체층의 잔여 부분 및 상기 유전체의 컨포멀 층의 잔여 부분을 포함하는 상기 IPD가 형성됨 - 를 포함하는 전계 효과 트랜지스터 형성 방법.
  6. 제5항에 있어서,
    상기 열적 산화물의 층을 형성하는 단계는, 상기 트랜치의 측벽보다 상기 실드 유전체의 상면을 따라서 더 두꺼운 열적 산화물의 층이 형성되도록, 실리콘을 열적으로 산화시키는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  7. 제5항에 있어서,
    상기 부분적으로 제거하는 단계는, 상기 트랜치에 인접한 실리콘 표면 및 상측 트랜치 측벽을 따라서 위치된 유전체를 완전히 제거하는 전계 효과 트랜지스터 형성 방법.
  8. 제5항에 있어서,
    상기 채우는 단계는, 상기 트랜치를 채우도록 산화물의 컨포멀 층을 증착(deposition)시키는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  9. 제5항에 있어서,
    상기 부분적으로 제거하는 단계는, 상기 컨포멀 유전체의 잔여 층이 상기 컨포멀 유전체의 잔여 층의 하면 및 측벽을 따라서 상기 잔여 열적 산화물층에 의해 둘러싸이도록, 상기 유전체의 컨포멀 층 및 상기 열적 산화물층을 상기 트랜치 내 의 요구되는 깊이까지 균일하게 에치-백(etch-back)하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  10. 제1항에 있어서,
    상기 트랜치를 형성하는 단계는,
    상기 트랜치의 측벽 및 바닥을 덮는 실드 유전체를 형성하는 단계;
    상기 트랜치 내에 리세스(recessed) 실드 전극을 형성하는 단계; 및
    상기 실드 유전체의 박층(thin layer)이 적어도 상측 트랜치 측벽을 따라서 잔존하도록, 상기 실드 유전체의 노출된 부분을 부분적으로 제거하는 단계를 포함하는 전계 효과 트랜지스터 형성 방법.
  11. 제1항에 있어서,
    상기 실리콘 영역 내에 제2 도전성 타입의 웰(well) 영역을 형성하는 단계; 및
    상기 웰 영역 내에 소스 영역을 형성하는 단계를 더 포함하되,
    상기 소스 영역은 상기 트랜치의 측면에 위치되는 전계 효과 트랜지스터 형성 방법.
  12. 제11항에 있어서,
    상기 게이트 전극, 상기 소스 영역 및 상기 웰 영역 위에서 연장되는 금속전 유전체(pre-metal dielectric)의 층을 형성하는 단계;
    상기 금속전 유전체층의 미리 정의된 부분을, 상기 부분에 대응되는 상기 웰 영역의 표면을 노출시키기 위해 제거하는 단계;
    소스 영역의 측벽이 노출되도록, 상기 웰 영역에 상기 노출된 표면을 따라서 리세스를 형성하는 단계; 및
    상기 소스 영역의 노출된 측벽 및 상기 웰 영역을 전기적으로 접속하기 위해 금속층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터 형성 방법.
  13. 전계 효과 트랜지스터(field effect transistor; FET)에 있어서,
    제1 도전성 타입의 실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 하부 내의 실드 전극 - 상기 실드 전극은 실드 유전체에 의해 상기 실리콘 영역으로부터 절연됨- ; 및
    상기 트랜치 내에, 상기 실드 전극 위에 위치하되 인터폴리 유전체(IPD)에 의해 상기 실드 전극으로부터 절연되는 게이트 전극을 포함하되,
    상기 IPD는 유전체의 컨포멀 층 및 열적 산화물층을 포함하는 전계 효과 트랜지스터.
  14. 제13항에 있어서,
    상기 게이트 전극은, 상측 트랜치 측벽을 따라 연장되는 게이트 유전체에 의해 상기 실리콘 영역으로부터 절연되고, 상기 IPD의 두께 대 상기 게이트 유전체의 두께의 비율은 3 대 1보다 큰 전계 효과 트랜지스터.
  15. 제13항에 있어서,
    상기 IPD는, 상기 IPD의 상면을 따라서 오목한 윤곽(profile)을 갖는 전계 효과 트랜지스터.
  16. 제13항에 있어서,
    상기 게이트 전극은, 상기 게이트 전극의 하면을 따라서 오목한 윤곽을 갖는 전계 효과 트랜지스터.
  17. 제13항에 있어서,
    상기 유전체의 컨포멀 층은, 상기 컨포멀 층의 하면 및 측벽을 따라서 상기 열적 유전체에 의해 둘러싸이는 전계 효과 트랜지스터.
  18. 제13항에 있어서,
    상기 유전체의 컨포멀 층은, 볼록한 하면과 오목한 상면을 포함하는 전계 효과 트랜지스터.
  19. 제13항에 있어서,
    상기 실드 전극은 라운딩(rounding)된 최상면을 포함하는 전계 효과 트랜지스터.
  20. 제13항에 있어서,
    상기 실리콘 영역은,
    상기 제1 도전성 타입의 기판 위에서 연장되는 상기 제1 도전성 타입의 에피택시층;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 웰 영역 내의 상기 제1 도전성 타입의 소스 영역을 포함하되,
    상기 소스 영역은 상기 트랜치의 측면에 위치되는 전계 효과 트랜지스터.
  21. 제20항에 있어서,
    상기 트랜치는 상기 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단되는 전계 효과 트랜지스터.
  22. 제20항에 있어서,
    상기 트랜치는 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 전계 효과 트랜지스터.
  23. 전계 효과 트랜지스터에 있어서,
    제1 도전성 타입의 실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 하부 내의 실드 전극 - 상기 실드 전극은, 실드 유전체에 의해 상기 실리콘 영역으로부터 절연됨 -; 및
    상기 트랜치 내에, 상기 실드 전극 위에 위치하되 인터폴리 유전체(IPD)에 의해 상기 실드 전극으로부터 절연되는 게이트 전극을 포함하되,
    상기 IPD는, 상기 IPD의 상면을 따라 오목한 윤곽을 갖는 전계 효과 트랜지스터.
  24. 제23항에 있어서,
    상기 실드 전극은 라운딩된 최상면을 포함하는 전계 효과 트랜지스터.
  25. 제23항에 있어서,
    상기 실리콘 영역은,
    상기 제1 도전성 타입의 기판 위에서 연장되는 상기 제1 도전성 타입의 에피택시층;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 웰 영역 내의 상기 제1 도전성 타입의 소스 영역을 포함하되,
    상기 소스 영역은 상기 트랜치의 측면에 위치되는 전계 효과 트랜지스터.
  26. 제25항에 있어서,
    상기 트랜치는 상기 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단되는 전계 효과 트랜지스터.
  27. 제25항에 있어서,
    상기 트랜치는 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 전계 효과 트랜지스터.
  28. 전계 효과 트랜지스터에 있어서,
    제1 도전성 타입의 실리콘 영역 내로 연장되는 트랜치;
    상기 트랜치의 하부 내의 실드 전극 - 상기 실드 전극은, 실드 유전체에 의해 상기 실리콘 영역으로부터 절연됨 -; 및
    상기 트랜치 내에, 상기 실드 전극 위에 위치하되 인터폴리 유전체(IPD)에 의해 상기 실드 전극으로부터 절연되는 게이트 전극을 포함하되,
    상기 IPD는 유전체의 컨포멀 층을 포함하며,
    상기 유전체의 컨포멀 층은, 상기 컨포멀 층의 하면을 따라 볼록한 윤곽을 갖고 상기 컨포멀 층의 상면을 따라 오목한 윤곽을 갖는 전계 효과 트랜지스터.
  29. 제28항에 있어서,
    상기 게이트 전극은, 상기 게이트 전극의 하면을 따라 오목한 윤곽을 갖는 전계 효과 트랜지스터.
  30. 제28항에 있어서,
    상기 IPD는, 상기 유전체의 컨포멀 층의 하면 및 측벽을 따라 상기 컨포멀 층을 둘러싸는 열적 유전체를 더 포함하는 전계 효과 트랜지스터.
  31. 제28항에 있어서,
    상기 실리콘 영역은,
    상기 제1 도전성 타입의 기판 위에서 연장되는 상기 제1 도전성 타입의 에피택시층;
    상기 에피택시층 내의 제2 도전성 타입의 웰 영역; 및
    상기 웰 영역 내의 상기 제1 도전성 타입의 소스 영역을 포함하되,
    상기 소스 영역은 상기 트랜치의 측면에 위치되는 전계 효과 트랜지스터.
  32. 제31항에 있어서,
    상기 트랜치는 상기 에피택시층 내로 연장되고 상기 에피택시층 내에서 종단되는 전계 효과 트랜지스터.
  33. 제31항에 있어서,
    상기 트랜치는 상기 에피택시층을 통해 연장되고 상기 기판 내에서 종단되는 전계 효과 트랜지스터.
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