KR102500888B1 - 분할 게이트 전력 모스펫 및 제조 방법 - Google Patents

분할 게이트 전력 모스펫 및 제조 방법 Download PDF

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Abstract

본 발명은 게이트 전극과 소스 전극 간의 커패시턴스가 낮은 분할 게이트 모스펫 및 그 제조 방법에 관한 것으로, 트렌치 모스펫(trench MOSFET)은 기판, 상기 기판에 형성되는 게이트 트렌치, 상기 게이트 트렌치의 측벽에 형성된 측벽 절연막, 상기 측벽 절연막으로 둘러 쌓이는 소스 전극, 상기 소스 전극 위에 구비되는 제1 상부 전극, 상기 소스 전극과 상기 제1 상부 전극 사이에 형성되는 제1 인터 전극 절연막, 상기 제1 상부 전극의 측면에 인접하여 형성되고, 상기 제1 상부 전극을 둘러싸는 제2 상부 전극 및 상기 제1 상부 전극 및 상기 제2 상부 전극 상에 형성되는 층간 절연막을 포함할 수 있다.

Description

분할 게이트 전력 모스펫 및 제조 방법{Split Gate Power MOSFET and Method for Manufacturing The Same}
본 발명은 게이트 전극과 소스 전극 간의 커패시턴스가 낮은 분할 게이트 전력 모스펫 및 제조 방법에 관한 것이다.
에너지 절약화와 소형화에 대응하기 위해 고효율의 고성능 전력 모스펫(Power Metal-Oxide Semiconductor Field-Effect Transistor; Power MOSFET)이 전력 전자 응용에 많이 사용되고 있다.
고효율의 고성능 전력 모스펫을 위해서는 전력 손실을 최소화하여야 하는데, 전력 손실을 줄이기 위해서는 소자의 스위칭 손실과 도통 손실을 줄여야만 한다. 도통 손실을 전력 모스펫의 게이트에 전압을 인가하여 전력 모스펫이 도통되었을 때의 온(ON) 저항에 의해 결정되며, 스위칭 손실을 게이트 전하(Qg)에 의해 결정된다. 따라서, 전력 모스펫의 스위칭 손실을 줄이기 위해서는 게이트 영역의 전하를 줄일 수 있는 구조, 즉 소자의 커패시턴스(capacitance)를 최소화할 수 있는 구조를 가지도록 하는 것이 가장 큰 효과를 볼 수 있다.
최근에는 전력 모스펫의 일종인 트렌치 전력 모스펫(trench power MOSFET)이 높은 항복전압(breakdown voltage) 및 작은 드레인-소스간 저항(drain-source resistance; Rds)을 가질 수 있어 많이 개발이 되고 있다.
다만, 분할 게이트 트렌치 전력 모스펫 구조는 게이트 전극과 소스 전극 간에 높은 커패시턴스를 가진다는 문제점이 있다. 또한 절연막 두께의 차이가 크고 별도의 추가적인 공정이 필요하다는 점에서 제조 공정이 어렵다는 문제점이 있다.
상술한 종래 구조의 문제점을 인식하고, 본 개시에서는 게이트 전극과 소스 전극 간 낮은 커패시턴스를 가지면서, 소스 전극 상에 형성되는 절연막의 두께의 균일성을 획득하면서, 용이한 제조 공정으로 제조가 가능한 분할 게이트 트렌치 전력 모스펫 구조를 제안하고자 한다.
또한, 본 개시에서는 제안된 구조를 가지는 분할 게이트 트렌치 전력 모스펫을 제조하기 위한 제조 공정도 제안한다.
본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 다양한 실시 예들에 따르면, 트렌치 모스펫(trench MOSFET) 제조 방법은 기판에 게이트 트렌치(gate trench)를 형성하는 단계, 상기 게이트 트렌치 내부에 측벽 절연막을 형성하는 단계, 상기 측벽 절연막 위에 제1 도전막을 증착하고 식각하여 상기 게이트 트렌치 하부에 소스 전극을 형성하는 단계, 상기 소스 전극 상부에 제1 인터 전극 절연막을 형성하는 단계, 상기 제1 인터 전극 절연막 상에 제2 도전막을 증착하고 식각하여 제1 상부 전극을 형성하는 단계, 상기 게이트 트렌치 측벽이 노출되도록 상기 측벽 절연막을 제거하는 단계, 상기 게이트 트렌치 측벽과 상기 제2 상부 전극 사이에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 제3 도전막을 증착하고 식각하여, 상기 제1 상부 전극 측면에 나란히 형성되는 제2 상부 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 다양한 실시 예들에 따르면, 트렌치 모스펫(trench MOSFET)은 기판, 상기 기판에 형성되는 게이트 트렌치, 상기 게이트 트렌치의 측벽에 형성된 측벽 절연막, 상기 측벽 절연막으로 둘러 쌓이는 소스 전극, 상기 소스 전극 위에 구비되는 제1 상부 전극, 상기 소스 전극과 상기 제1 상부 전극 사이에 형성되는 제1 인터 전극 절연막, 상기 제1 상부 전극의 측면에 인접하여 형성되고, 상기 제1 상부 전극을 둘러싸는 제2 상부 전극 및 상기 제1 상부 전극 및 상기 제2 상부 전극 상에 형성되는 층간 절연막을 포함할 수 있다.
본 발명의 다양한 실시 예들에 따르면, 트렌치 모스펫(trench MOSFET)은 기판, 상기 기판 상부에 형성되는 바디 영역, 상기 바디 영역에 형성된 소스 영역, 상기 기판에 형성되는 게이트 트렌치, 상기 게이트 트렌치의 하부에 형성된 한개의 하부 전극, 상기 한개의 하부 전극 상부에 형성된 복수의 상부 전극, 상기 복수의 상부 전극은 상기 하부 전극과 중첩되도록 형성된 제1 상부 전극 및 상기 제1 상부 전극을 감싸는 제2 상부 전극을 포함하고, 상기 하부 전극과 상기 제1 상부 전극 사이에 형성된 제1 인터 전극 절연막, 상기 게이트 트렌치 측벽에 형성된 게이트 절연막, 상기 복수의 상부 전극 위에 형성된 층간 절연막 및 상기 층간 절연막 위에 구비되고, 상기 바디 영역과 접속하는 소스 금속을 포함할 수 있다.
다양한 실시 예들에 따라, 본 발명의 실시 예에 따른 구조에 의하여 게이트 전극과 소스 전극 사이에 존재하는 커패시턴스를 감소시켜 전력 반도체 소자의 효율을 높일 수 있다.
다양한 실시 예들에 따라, 본 발명의 실시 예에 따른 제조 공정에 의하여 소스 전극 상에 형성되는 절연막 두께의 균일성을 획득함으로써 공정에 따른 특성의 차이를 최소화할 수 있다.
본 개시에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 비교 대상의 분할 게이트 트렌치 전력 모스펫의 구조를 도시한 도면이다.
도 2a 및 2b는 본 발명의 실시 예에 따른 분할 게이트 트렌치 모스펫 구조를 도시한 도면이다.
도 3은 다양한 실시 예들에 따른 본 발명의 실시 예에 따른 구조의 분할 게이트 트렌치 모스펫을 형성하는 방법을 도시한 흐름도이다.
도 4a 내지 도 4k는 제조 공정의 각 단계에서 형성되는 분할 게이트 트렌치 모스펫의 형상을 간략하게 도시한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시 예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다.
한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
또한, "제1형" 및 "제2형"이라는 용어는 P형 또는 N형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함할 수 있다. 이하에서 설명하는 본 발명의 실시 예는 제1형이 P형이고, 제2형이 N형인 경우를 예시하여 설명한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이하 다양한 실시 예들이 첨부된 도면을 참조하여 상세히 설명된다.
도 1은 트렌치 전력 모스펫의 비교 대상 구조의 예들을 도시한 것으로 특히 분할 게이트 트렌치 전력 모스펫의 구조를 도시한 도면이다.
도 1의 (a)에 도시된 분할 게이트 트렌치 전력 모스펫의 제1 구조는 가운데 긴 소스 전극을 구비하고, 소스 전극의 양쪽으로 게이트 전극을 구비한 것으로 제작 공정이 용이한 반면에 게이트 전극과 소스 전극 간에 높은 커패시턴스를 가진다는 문제점이 있다.
도 1의 (b)에 도시된 분할 게이트 트렌치 전력 모스펫의 제2 구조는 소스 전극이 내부에 구비되고, 소스 전극 위에 게이트 전극을 구비한 것으로 소스 전극과 게이트 전극 사이에 낮은 커패시턴스를 가진다는 장점을 가진 반면에 절연막 두께의 차이가 크고 별도의 추가적인 공정이 필요하다는 점에서 제조 공정이 어렵다는 문제점이 있다.
도 2a는 본 발명의 실시 예에 따른 분할 게이트 트렌치 모스펫 구조를 도시한 도면이다.
도 2a는 N형 분할 게이트 트렌치 모스펫 구조를 설명하고 있으나, 도핑되는 것에만 차이가 있을 뿐, P형 분할 게이트 트렌치 모스펫 구조도 동일함을 당연히 알 수 있을 것이다.
도 2a를 참조하면, 적어도 하나의 분할 게이트 트렌치 모스펫은 반도체 기판에 형성된 고농도 N형 드레인 영역(110)을 포함하고, 고농도 N형 드레인 영역(110)상에 구비된 저농도 N형 에피택셜(epitaxial) 층(120)을 포함한다. 여기서 고농도 N형 드레인 영역(110)은 저농도 N형 에피택셜 층(120)보다 도핑 농도가 더 높을 수 있다. 저농도 N형 에피택셜 층(120)은 트렌치 모스펫의 드리프트 영역으로 사용될 수 있다. 추가적으로 고농도 N형 드레인 영역(110) 아래에는 드레인 금속을 더 구비할 수 있다.
분할 게이트 트렌치 모스펫을 형성하기 위하여 게이트 트렌치(130)가 저농도 N형 에피택셜 층(120)의 상부면으로부터 시작하여 저농도 N형 에피택셜 층(120) 내부로 확장하여 형성될 수 있다. 이때 게이트 트렌치(130)의 아래쪽은 고농도 N형 드레인 영역(110)에서 미리 설정된 일정 거리 이상 떨어지도록 형성될 수 있다.
게이트 트렌치(130)의 내부에는 측벽 절연막(410)과 소스 전극(140)이 구비될 수 있다. 일 실시 예에 따라, 소스 전극(140)은 게이트 트렌치(130)의 내부에 위치하고, 측벽 절연막(410)은 소스 전극(140)의 양쪽에 게이트 트렌치(130) 내부를 채우면서 구비될 수 있다. 측벽 절연막(410)의 폭은 소스 전극(140) 폭보다 두껍게 형성된다. 소스 전극(140)은 게이트-드레인 간 기생 용량을 줄이기 위해서 형성되는 것으로, 소스 전극(140)은 소스 금속(190)과 전기적으로 연결된다. 또한 소스 금속(190)이 P형 바디 영역(170)과 전기적으로 연결되어 있기 때문에 소스 전극(140)도 P형 바디 영역(170)과 전기적으로 연결된다. 여기서 소스 전극(140)을 하부 전극, 쉴드(shield) 전극, 필드 플레이트 전극 등으로 부를 수 있다.
분할 게이트 트렌치 모스펫은 게이트 트렌치(130) 상부의 측벽에 형성된 게이트 절연막(440)을 포함한다. 게이트 트렌치(130)의 내부 상단에는 복수의 상부 전극(150, 160)이 형성될 수 있다. 복수의 상부 전극(150, 160)은 제1 상부 전극(160)과 제2 상부 전극(150)으로 나눌 수 있다. 제1 상부 전극(160)은 바로 소스 전극(140) 위에 형성된다. 그래서 소스 전극(140)과 제1 상부 전극(160) 사이에 형성되는 제1 인터 전극 절연막(430)이 형성된다. 제2 상부 전극(150)은 두 개의 똑 같은 모양으로 형성될 있다. 평면도로 보면 제2 상부 전극(150)은 하나의 전극이지만, 단면도에서는 2개의 제2 상부 전극(150)으로 나누어져 있다.
제1 상부 전극(160) 및 제2 상부 전극(150) 사이에도 제2 인터 전극 절연막(450)이 형성된다. 제1 상부 전극(160)을 산화시켜서 제2 인터 전극 절연막(450)이 형성된다. 제1 상부 전극(160) 및 제2 상부 전극(150) 사이에 있는 제2 인터 전극 절연막(450)은 게이트 트렌치(130) 상부의 측벽에 형성된 게이트 절연막(440)보다 더 두껍게 형성될 수 있다. 그 이유는 도핑된 폴리-실리콘으로 이루어진 제1 상부 전극(160)이, 게이트 트렌치 측벽보다 산화 속도가 더 빠르기 때문이다. 게이트 트렌치 측벽은 단결정(single crystal)으로 이루어진 실리콘(Si)이다. 제1 상부 전극(160)이 도핑된 폴리-실리콘을 사용하기 때문에 단결정 Si영역보다 불순물 농도가 훨씬 높으며, 또한 그레인 경계면(grain boundary) 등의 영향으로 제2 인터 전극 절연막(450)이 더 두껍게 형성된다.
도 2b는 도 2a의 상부를 확대한 도면이다.
도 2b를 참조하면, 제1 상부 전극(160)과 제2 상부 전극(150) 사이에는 다음과 같은 여러 특징들이 있다.
먼저, 제1 상부 전극(160)과 제2 상부 전극(150)이 서로 나란히 형성되는데, 제2 상부 전극(150)이 제1 상부 전극(160)을 둘러싸면서 형성된다. 제1 상부 전극의 폭(a)은 상기 제2 상부 전극의 폭(c)보다 작다. 그리고 기판 표면을 기준으로, 상기 제1 상부 전극의 깊이는 상기 제2 상부 전극의 깊이보다 깊다.
제1 상부 전극은 제1 영역(160-1)과 제2 영역(160-2)을 포함하고, 제1 영역(160-1)은 제2 상부 전극과 수평 방향으로 중첩되도록 형성된다. 제2 영역(160-2)은 제1 영역(160-1) 하부에 형성되고, 제1 영역(160-1)보다 하부 전극에 더 근접하여 형성되고, 제2 영역(160-2)의 너비(b)는 상기 제1 영역(160-1)의 너비(a)보다 큰 것을 특징으로 한다.
그리고 제2 상부 전극(150)의 단면적은 제1 상부 전극(160)의 단면적보다 대체로 크게 형성된다. 기판 표면을 기준으로 제1 상부 전극(160)의 깊이는 P형 바디 영역(170)의 깊이보다 더 깊게 형성된다. 반면에 P형 바디 영역(170)의 깊이는 제1 상부 전극(160)의 깊이보다는 얕고, 제2 상부 전극(150)의 깊이와 유사하다.
일 실시 예에 따라, 3개의 전극(150, 160)이 형성될 수 있는데, 이 중 가운데 전극(160)은 게이트 전극으로 사용될 수도 있고, 또는 아무 단자에 연결되지 않고 플로팅(floating)되어 플로팅 전극으로 있을 수 있다. 3개의 전극 중 양단에 구비되는 전극(150)은 분할 게이트 전극일 수 있다. 또한 게이트 절연막(440)이 게이트 트렌치(130) 내부 상단에 형성되는 3개의 전극(150, 160) 각각을 둘러싸면서 구비될 수 있다.
이에 따라, 게이트 트렌치(130) 내부에서 소스 전극(140)은 제1 상부 전극(160)의 아래쪽에 위치할 수 있다. 일 실시 예에 따라 제1 상부 전극(160)은 양쪽의 제2 상부 전극(150)과 연결되어 게이트 전극으로 동작할 수도 있다. 소스 전극(140)과 제2 상부 전극(150) 및 제1 상부 전극(160)은 측벽 절연막(410), 제1 인터 전극 절연막(430), 게이트 절연막(440), 제2 인터 전극 절연막(450)에 의하여 일정 간격 떨어져서 위치할 수 있다. 그리고 측벽 절연막(410), 제1 인터 전극 절연막(430), 게이트 절연막(440), 제2 인터 전극 절연막(450)은 서로 연결되어 있다.
일 실시 예에 따라, 소스 전극(140) 제2 상부 전극(150) 및 제1 상부 전극(160)은 도핑된 폴리-실리콘(doped poly-silicon)으로 형성될 수 있다.
제2 상부 전극(150)의 인접하는 부분에서 게이트 트렌치(130)의 사이에는 P형 바디 영역(170)이 형성된다. P형 바디 영역(170)은 채널 영역이 된다. 그리고 P형 바디 영역(170)에 한 쌍의 고농도 N형 소스 영역(185)이 형성될 수 있다. 또한, P형 바디 영역(170)에 고농도 P형 영역 또는 바디 컨택 영역(180)이 형성된다. 바디 컨택 영역(180)은 소스 금속(190)과 접촉하며, P형 바디 영역(170)보다 더 많이 정공이 도핑된 고농도 P형 영역(180)이다. P형 바디 영역(170)과 소스 금속(190) 간의 접촉 저항을 줄이기 위하여 필요하다.
한편 드레인 금속(미 도시)은 기판 하면에 형성될 수 있다. 그래서 수직 방향으로 전류 경로가 형성되는 것이다. 소스 금속(170)을 통해 전자가 공급되면, N형 소스 영역(185) 및 P형 바디 영역(160)을 지나서 드리프트 영역(120)을 지나서 드레인 영역(110)을 거쳐 드레인 금속으로 이동될 수 있다.
그리고 제1 상부 전극(160) 및 제2 상부 전극(150) 상에 층간 절연막(470)이 형성된다. 제1 상부 전극(160) 및 제2 상부 전극(150)은 층간 절연막(470)에 의해 소스 금속(170)과 전기적으로 분리될 수 있다. 그리고 측벽 절연막(410), 제1 인터 전극 절연막(430), 게이트 절연막(440), 제2 인터 전극 절연막(450) 및 층간 절연막(470)은 서로 연결되어 있을 수 있다.
도 2a에 도시된 바와 같이 본 발명의 실시 예에 따른 분할 게이트 트렌치 모스펫 구조는 도 1에 도시된 게이트 전극 사이에 소스 전극을 위치시키는 구조 또는 대형 게이트 전극 아래에 소스 전극을 위치시키는 구조에 비하여 게이트와 소스 간 커패시턴스(capacitance)를 줄이는 장점을 가질 수 있다.
일반적으로 두 평면 금속 간의 커패시턴스는 대향하는 면적에 비례하여 커지고, 서로 간의 거리에 반비례하여 작아질 수 있다. 즉, 서로 간의 거리가 크고 대향하는 면적이 작으면 커패시턴스는 더 작아질 수 있다 (C=eS/d).
이를 참조할 때, 도 1의 (a)에 도시된 구조의 비교 대상의 모스펫은 소스 전극과 게이트 전극 사이의 간격이 본 발명의 실시 예에 따른 구조에 비하여 훨씬 작고, 대향하는 면적은 훨씬 클 수 있다. 따라서, 본 발명의 실시 예에 따른 구조는 도 1의 (a)에 비하여 게이트-소스간 커패시턴스를 줄일 수 있다.
도 1(b)에 도시된 구조의 비교 대상의 모스펫과 비교하면, 제1 상부 전극(160)이 게이트로 동작하도록 연결되어 있다면, 도 2a와 본 발명의 실시 예에 따른 구조는 소스 전극과 게이트 전극 사이의 간격이 유사할 뿐만 아니라 대향하는 면적 또한 유사할 수 있다. 따라서, 본 발명의 실시 예에 따른 구조는 도 1의 (b)의 구조와 유사한 커패시턴스를 가질 수 있다. 그러나 앞에서 언급한 바처럼 본 발명의 실시 예에 따른 구조의 모스펫을 제조하는 공정은 도 1의 (b) 구조의 모스펫을 제조하는 공정보다 용이할 수 있다. 이에 대하여는 나중에 좀 더 상세히 설명한다.
다음 표 1은 시뮬레이션을 통해 본 발명의 실시 예에 따른 구조와 도 1의 비교 대상 구조를 비교한 결과를 나타낸다.
파라미터 본원 발명 도 1의 (a) 도 1의 (b)
게이트 전하(Qg) 6.8nC 9.0nC 7.2nC
게이트-소스 간커패시턴스(Qgs) 2.2nC 3.8nC 2.5nC
게이트-드레인 간 커패시턴스(Qgd) 1.2nC 0.9nC 0.9nC
도 1을 참조하면, 본 발명의 실시 예에 따른 구조를 가지는 모스펫의 경우 게이트 전하(Qg)가 도 1의 (b)와 유사하면서 도 1의 (a)의 75% 정도로 낮아지고, 게이트-소스 간 커패시턴스(Qgs)도 도 1의 (b)와 유사하면서 도 1의 (a)의 58%로 크게 낮아짐을 알 수 있다. 반면에 게이트-드레인 간 커패시턴스(Qgd)는 30% 정도 커짐을 알 수 있다.
도 3은 다양한 실시 예들에 따른 본 발명의 실시 예에 따른 구조의 분할 게이트 트렌치 모스펫을 형성하는 방법을 도시한 흐름도이고, 도 4a 내지 도 4k는 제조 공정의 각 단계에서 형성되는 분할 게이트 트렌치 모스펫의 형상을 간략하게 도시한 도면이다.
도 3 및 도 4a를 참조하면, 단계 310는 기판에 게이트 트렌치(gate trench)를 형성하는 단계이다.
고농도 N형 드레인 영역(110)을 포함된 반도체 기판을 준비한다. 고농도 N형 드레인 영역(110) 위에 저농도 N형 에피택셜 층(120)을 형성한다. 저농도 N형 에피택셜 층(120)은 드리프트 영역으로 사용할 수 있다.
다양한 실시 예에 따라 게이트 트렌치(130)는 고농도 N형 드레인 영역(110) 위에 구비된 저농도 N형 에피택셜 층(120) 내에 형성될 수 있다. 일 실시 예에 따라 게이트 트렌치(130)는 저농도 N형 에피택셜 층(120) 상면에 트렌치를 형성할 위치를 제외한 부분에 마스크(mask)를 씌우고 식각(etching)을 함으로써 형성될 수 있다. 트렌치의 깊이는 트렌치 모스펫의 사용되는 전압에 따라 깊이가 달라질 수 있다. 트렌치 깊이는 5 - 20 um를 가질 수 있다. 트렌치 폭은 1 - 4um 너비를 가질 수 있다. 그래서 트렌치 모스펫에서 사용되는 전압은 50 - 1000V까지 다양하다.
도 3 및 도 4b를 참조하면, 단계 315는 상기 게이트 트렌치 내부에 측벽 절연막을 형성하고 제1 도전막을 증착하는 단계이다.
상기 게이트 트렌치 내부에 측벽 절연막(410)을 형성하고 제1 도전막(420)을 증착시킬 수 있다.
일 실시 예에 따라 측벽 절연막(410)의 두께가 100 - 1000 nm 로 매우 두껍다. 측벽 절연막(410)은 U 자형 모양으로 증착된다. 측벽 절연막(410)은 나중에 게이트 전극이 형성될 공간이 될 수 있어서 충분한 두께로 형성하는 것이다. 여기서 측벽 절연막(410)은 열 산화(thermal oxidation)방법 또는 LPCVD 방법으로 형성할 수 있다. 또는 측벽 절연막(410)은 먼저 열 산화(thermal oxidation)를 진행하여 열 산화막을 형성하고 LPCVD 방법으로 추가로 증착할 수 있다.
측벽 절연막(410)을 형성한 이후에 제1 도전막(420)을 증착할 수 있다. 제1 도전막(420)은 도핑된 폴리-실리콘 또는 금속 막으로 형성할 수 있다. 금속 막으로 W, Ti, Pt, Ta, Al, Cu 등을 예로 들 수 있다.
도 3 및 도 4c를 참조하면, 단계 320는 게이트 트렌치 하부에 소스 전극을 형성하는 단계이다.
측벽 절연막(410) 사이에 증착된 제1 도전막(420)을 식각하여 게이트 트렌치(130) 내부에 소스 전극(140)으로 사용될 부분만을 남기고 나머지 제1 도전막(420)을 제거할 수 있다.
도 3 및 도 4d를 참조하면, 단계 325는 상기 소스 전극 상부에 인터 전극 절연막을 형성하는 단계이다.
소스 전극(140)으로 사용되는 폴리 실리콘을 산화시켜 소스 전극(140) 상부에 제1 인터 전극 절연막(inter-metal dielectric insulating layer, 430)을 형성할 수 있다. 제1 인터 전극 절연막(inter-metal dielectric insulating layer, 430)은 인터 폴리 절연막, 인터 폴리 산화막, 인터 전극 산화막 등으로 부를 수 있다.
일 실시예에 따라, 반도체 소자에 고온을 인가하는 열적 산화에 의하여 제1 인터 전극 절연막(430)을 형성할 수 있다. 이때, 소스 전극(140)을 제외한 나머지 부분은 이미 절연막으로 덮여 있기 때문에 추가적인 산화가 진행되지 안는다. 다만 소스 전극(140) 상에만 제1 인터 전극 절연막(430)이 형성될 수 있다. 일 실시 예에 따라 제1 인터 전극 절연막(430)의 두께는 100 - 500nm 사이일 수 있으며 바람직하게는 200-300nm일 수 있다.
도 3 및 도 4e를 참조하면, 단계 330는 제1 상부 전극을 형성하는 단계이다.
게이트 트렌치(130) 내부로 제2 도전막(미도시)을 증착하고 식각을 수행하여 제1 상부 전극(160)을 형성한다. 여기서 제2 도전막은 제1 도전막과 마찬가지로, 도핑된 폴리-실리콘 또는 금속 막으로 형성할 수 있다. 금속 막으로 W, Ti, Pt, Ta, Al, Cu 등을 예로 들 수 있다. 그래서 게이트 트렌치(130) 내부의 소스 전극 (140) 상부의 제1 인터 전극 절연막(430) 위에 제1 상부 전극(160)을 형성할 수 있다. 제1 상부 전극(160)의 높이는 기판 표면과 거의 유사할 수 있다.
도 3 및 도 4f를 참조하면, 단계 335는 상기 게이트 트렌치 측벽이 노출되도록 상기 측벽 절연막을 제거하는 단계이다.
습식 식각(wet etching)을 사용하여 게이트 트렌치(130) 내부에 형성되어 있던 제1 상부 전극(160) 주변의 측벽 절연막(410)을 제거할 수 있다. 이로 인해, 게이트 트렌치(130) 측벽이 노출된다. 습식 식각은 용액을 이용한 화학적 반응을 통해 식각하는 방법일 수 있다. 일 실시 예에 따라 절연막이 제거되는 깊이는 제1 상부 전극(160)의 깊이와 동일하거나 또는 그 보다는 얕을 수 있다. 제1 상부 전극(160) 주변의 측벽 절연막(410)을 제거에 의해 빈 공간(415)가 형성되고, 빈 공간(415)에 추후 제2 상부 전극이 형성된다.
게이트 트렌치(130) 상부의 측벽 절연막(410)을 제거한 결과, 상기 제1 상부 전극(160) 측면의 일부가 노출되고, 상기 제1 상부 전극 측면의 나머지는 상기 측벽 절연막으로 둘러싸여 있게 된다. 노출되는 길이(d)가 비노출 길이보다 길다. 노출되는 길이(d)가 비노출 길이보다 적어도 2배이상 크다. 제1 상부 전극이 넘어지지 않기 위해, 상기 제1 상부 전극 측면의 나머지는 상기 측벽 절연막(410)으로 둘러싸여 있게 하는 것이다. 상기 제1 상부 전극 측면이 모두 노출되는 경우, 제1 상부 전극 패턴이 넘어질 수 있다.
도 3 및 도 4g를 참조하면, 단계 340는 상기 게이트 트렌치 측벽에 게이트 절연막을 형성하는 단계이다.
노출된 제1 상부 전극(160) 측면을 산화시켜 얇은 게이트 절연막(440)을 형성할 수 있다. 단계 340의 결과 도 4g에 도시된 바와 같이 게이트 트렌치 측벽에 게이트 절연막(440)을 형성할 수 있다.
또한 노출된 제1 상부 전극(160)의 표면에도 두꺼운 제2 인터 전극 절연막(450)이 형성될 수 있다. 게이트 절연막(440)과 제2 인터 전극 절연막(450)은 같은 스텝에서 동시에 형성된다. 제1 상부 전극(160)의 경우 원래부터 측벽 절연막(410)으로 둘러 쌓여 있던 부분은 산화되지 않는다. 그러나 측벽 절연막(410)이 없는 부분은 산화되어 제2 인터 전극 절연막(450)이 제1 상부 전극(160) 측면 및 상면에 형성된다. 노출되어 있는 제1 상부 전극(160)의 표면이 산화가 되어 제2 인터 전극 절연막(450)이 형성되는 것이다. 산화되지 않은 하단의 제1 상부 전극(160)의 제2 영역(160-2)은 그대로 남아 있고, 산화된 상단의 제1 상부 전극(160)의 제1 영역(160-1)은 그 표면이 산화된다. 그래서 전체적으로 상단의 제1 상부 전극(160)의 두께 또는 폭 또는 너비가 작아진다.
예를 들어, 제1 상부 전극은 상부 영역인 제1 영역(160-1)과 하부 영역인 제2 영역(160-2)으로 나눈다면, 제2 영역(160-2)은 상기 제1 영역(160-1) 하부에 형성된다. 그리고 제2 영역(160-2)은 제1 영역(160-1)보다 하부 전극(140)에 더 근접하여 형성된다. 그리고 제2 영역(160-2)의 너비는 상기 제1 영역(160-1)의 너비보다 크게 형성된다. 제1 영역(160-1)은 제1 상부 전극(160)의 표면이 산화가 일어난 영역이고, 반면에, 제2 영역(160-2)은 제1 상부 전극(160)의 표면이 산화가 일어나지 않는 영역이다. 그래서 제2 영역(160-2)의 너비는 유지된 반면에, 제1 영역(160-1)의 너비는 표면 산화에 의해 줄어든 것이다. 제1 상부 전극(160)의 제2 영역(160-2)의 너비는 하부 전극(140)의 너비와 유사하다. 반면에 제1 상부 전극(160)의 제1 영역(160-1)의 너비는 하부 전극(140)의 너비보다 오히려 작다.
도 3 및 도 4h를 참조하면, 단계 345는 상기 게이트 절연막 상에 제3 도전막을 증착하고 식각하여, 상기 제1 상부 전극 측면에 나란히 형성되는 제2 상부 전극을 형성하는 단계이다.
제2 상부 전극(150)을 형성하기 위하여, 게이트 절연막(440) 및 제2 인터 전극 절연막(450) 상에 제3 도전막(미도시)을 증착한다. 제3 도전막은 도핑된 폴리-실리콘을 증착시킬 수 있다. 또는 금속 막을 증착할 수 있다.
이전의 공정 단계에 의하여 게이트 트렌치(130) 내부의 제1 상부 전극(160)에 인접하는 영역에 빈 공간(415, 도 4g 참조)이 형성되어 있을 수 있다. 해당 빈 공간(415)에 제2 도전막인 도핑된 폴리-실리콘을 증착하여, 게이트 절연막(440) 및 제2 인터 전극 절연막(450) 상에 제2 상부 전극(150)을 형성할 수 있다. 일 실시 예에 따라, 전체에 폴리-실리콘을 증착하고 식각을 통해 해당 빈 공간(415)에만 폴리-실리콘이 유지될 수 있도록 함으로써 제2 상부 전극(150)을 형성할 수 있다. 식각 방법으로 CMP 또는 에치-백(etch back) 공정을 사용할 수 있다. 이때 제2 상부 전극(150)과 제1 상부 전극(160)은 단계 340에 의해 형성된 제2 인터 전극 절연막(450)에 의하여 서로 절연될 수 있다.
여기서 제1 상부 전극과 제2 상부 전극의 구조적 특징을 보면, 제1 상부 전극의 폭은 제2 상부 전극의 폭보다 작다. 기판 표면을 기준으로, 제1 상부 전극의 깊이는 제2 상부 전극의 깊이보다 깊게 형성된다. 제2 상부 전극은 제1 상부 전극의 측면에 인접하여 형성되고, 제1 상부 전극을 둘러싸고 있다. 제1 상부 전극은 상기 제2 상부 전극과 전기적으로 연결되어 게이트 전극으로 사용될 수 있다. 제2 상부 전극의 단면적은 제1 상부 전극의 단면적보다 크게 형성된다.
상술한 단계에 의하여 게이트 트렌치(130) 내에 분할 게이트 구조를 가지를 게이트 모듈의 형성이 완료될 수 있다. 이후 추가적으로 소스 금속을 연결하기 위한 공정 단계가 수행될 수 있다.
도 3 및 도 4i를 참조하면, 단계 350는 기판 상부에 바디 영역, 소스 영역 및 층간 절연막을 형성하는 단계이다.
먼저, 층간 절연막을 형성하기 전, 게이트 모듈이 형성된 게이트 트렌치(130) 사이에 P형 바디 영역(170)과 고농도 N형 소스 영역(185)을 형성한다. 이를 위하여 기판에 P형 도펀트를 주입하여 P형 바디 영역(170)을 깊게 형성한다. 그리고 P형 바디 영역(170)에 N형 도펀트를 주입하여 고농도 N형 소스 영역(185)을 형성할 수 있다. 이후 상면 전체에 층간 절연막(470)을 형성할 수 있다. 층간 절연막(470)은 이후 게이트 모듈과 소스 금속 간의 절연을 위한 것일 수 있다. 층간 절연막(470)은 제1 및 제2 상부 전극(160, 150) 상에 형성된다. 소스 금속(190)과 제1 및 제2 상부 전극(160, 150)은 층간 절연막(470)에 의해 전기적으로 분리된다.
도 3 및 도 4j를 참조하면, 단계 355는 상기 층간 절연막을 식각하여 컨택 홀을 형성하는 단계이다.
층간 절연막(470) 및 고농도 N형 소스 영역(185)을 식각하여 P형 바디 영역(170)에 도달하는 컨택 홀(480)을 형성할 수 있다. 그리고 컨택 홀(480) 말단에 P형 바디 영역(170)보다 더 높은 농도를 갖는 고농도 P형 영역(180)을 형성할 수 있다. 고농도 P형 영역(180)은 바디 컨택 영역이 된다. 단계 355의 결과로 P형 바디 영역(170)에서 컨택 홀과 접하는 부분에는 고농도 P형 영역(180)이 형성될 수 있다. 그리고, 고농도 N형 소스 영역(185)은 컨택 홀에 의해 잘려서 P형 바디 영역(170)의 양 끝 쪽 표면 상부만 남게 되고 그 결과 한 쌍의 고농도 N형 소스 영역(185)이 형성될 수 있다. 기판 표면을 기준으로 고농도 P형 영역(180)보다 고농도 N형 소스 영역(185)이 더 높게 형성된다.
도 3 및 도 4k를 참조하면, 단계 360는 상기 층간 절연막 상부에 소스 금속을 형성하는 단계이다.
금속 물질을 증착하여 층간 절연막(470) 상부 및 컨택 홀(480) 내부에 소스 금속(190)를 형성할 수 있다. 금속 물질로는 Al, W, Cu 등을 이용할 수 있다. 소스 금속(190)은 컨택 홀을 통해 고농도 P형 영역(180)과 고농도 N형 소스 영역(185)과 접촉될 수 있다. 소스 금속(190)은 소스 전극(140)과 전기적으로 연결된다. 또한 소스 금속(190)은 P형 바디 영역(170), 바디 컨택 영역(1890), 고농도 N형 소스 영역(185)와 물리적으로 직접 접촉한다. 한편 드레인 금속(미도시)은 기판 하면에 형성될 수 있다. 그래서 수직 방향으로 전류 경로가 형성되는 것이다. 소스 금속(170)을 통해 전자가 공급되면, N형 소스 영역(185) 및 P형 바디 영역(160)을 지나서 드리프트 영역(120)을 지나서 드레인 영역(110)을 거쳐 드레인 금속으로 이동될 수 있다.
상술 설명한 내용을 요약하면 다음과 같이 정리될 수 있으나, 해당 기술 분야의 숙련된 당업자는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 하기 내용을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
다양한 실시 예들에 따르면, 트렌치 모스펫(trench MOSFET) 제조 방법은 기판에 게이트 트렌치(gate trench)를 형성하는 단계, 상기 게이트 트렌치 내부에 측벽 절연막을 형성하는 단계, 상기 측벽 절연막 위에 제1 도전막을 증착하고 식각하여 상기 게이트 트렌치 하부에 소스 전극을 형성하는 단계, 상기 소스 전극 상부에 제1 인터 전극 절연막을 형성하는 단계, 상기 제1 인터 전극 절연막 상에 제2 도전막을 증착하고 식각하여 제1 상부 전극을 형성하는 단계, 상기 게이트 트렌치 측벽이 노출되도록 상기 측벽 절연막을 제거하는 단계, 상기 게이트 트렌치 측벽과 상기 제2 상부 전극 사이에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 제3 도전막을 증착하고 식각하여, 상기 제1 상부 전극 측면에 나란히 형성되는 제2 상부 전극을 형성하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 방법은 상기 기판 상부에 바디 영역을 형성하고, 상기 바디 영역에 소스 영역을 형성하는 단계, 상기 소스 영역 상부 및 상기 게이트 트렌치 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상부에 소스 금속을 형성하는 단계를 더 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 게이트 트렌치 측벽이 노출되도록 상기 측벽 절연막을 제거하는 단계는 상기 게이트 트렌치 측벽의 일부 및 상기 제1 상부 전극 측면의 일부가 노출되고, 상기 제1 상부 전극 측면의 나머지는 상기 측벽 절연막으로 둘러싸여 있도록 상기 측벽 절연막을 제거하는 단계를 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극의 폭은 상기 제2 상부 전극의 폭보다 작고, 상기 기판 표면을 기준으로, 상기 제1 상부 전극의 깊이는 상기 제2 상부 전극의 깊이보다 깊을 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극은 제1 영역과 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 상부 전극과 수평 방향으로 중첩되도록 형성되고, 상기 제2 영역은 상기 제1 영역 하부에 형성되고, 상기 제1 영역보다 상기 하부 전극에 더 근접하여 형성되고, 상기 제2 영역의 너비는 상기 제1 영역의 너비보다 클 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극과 상기 제2 상부 전극 사이에 제2 인터 전극 절연막을 형성하는 단계를 더 포함하고, 상기 제2 인터 전극 절연막의 두께는 상기 게이트 절연막의 두께보다 더 두껍게 형성될 수 있다.
다양한 실시 예들에 따르면, 트렌치 모스펫(trench MOSFET)은 기판, 상기 기판에 형성되는 게이트 트렌치, 상기 게이트 트렌치의 측벽에 형성된 측벽 절연막, 상기 측벽 절연막으로 둘러 쌓이는 소스 전극, 상기 소스 전극 위에 구비되는 제1 상부 전극, 상기 소스 전극과 상기 제1 상부 전극 사이에 형성되는 제1 인터 전극 절연막, 상기 제1 상부 전극의 측면에 인접하여 형성되고, 상기 제1 상부 전극을 둘러싸는 제2 상부 전극 및 상기 제1 상부 전극 및 상기 제2 상부 전극 상에 형성되는 층간 절연막을 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 트렌치 모스펫(trench MOSFET)은 상기 기판 상부에 형성되는 바디 영역, 상기 바디 영역에 형성된 고농도 소스 영역 및 고농도 컨택 영역, 상기 층간 절연막 위에 구비되고, 상기 바디 영역과 접속하는 소스 금속을 더 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극은 상기 제2 상부 전극과 전기적으로 연결되어 게이트 전극으로 사용될 수 있다.
다양한 실시 예들에 따르면, 상기 트렌치 모스펫(trench MOSFET)은 상기 게이트 트렌치 상부의 측벽에 형성된 게이트 절연막을 더 포함하고, 상기 측벽 절연막, 상기 제1 인터 전극 절연막, 상기 게이트 절연막 및 상기 층간 절연막은 서로 연결되어 있을 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극의 폭은 상기 제2 상부 전극의 폭보다 작고, 상기 기판 표면을 기준으로, 상기 제1 상부 전극의 깊이는 상기 제2 상부 전극의 깊이보다 깊을 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극은 제1 영역과 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 상부 전극과 수평 방향으로 중첩되도록 형성되고, 상기 제2 영역은 상기 제1 영역 하부에 형성되고, 상기 제1 영역보다 상기 하부 전극에 더 근접하여 형성되고, 상기 제2 영역의 너비는 상기 제1 영역의 너비보다 클 수 있다.
다양한 실시 예들에 따르면, 트렌치 모스펫(trench MOSFET)은 기판, 상기 기판 상부에 형성되는 바디 영역, 상기 바디 영역에 형성된 소스 영역, 상기 기판에 형성되는 게이트 트렌치, 상기 게이트 트렌치의 하부에 형성된 한개의 하부 전극, 상기 한개의 하부 전극 상부에 형성된 복수의 상부 전극, 상기 복수의 상부 전극은, 상기 하부 전극과 중첩되도록 형성된 제1 상부 전극 및 상기 제1 상부 전극을 감싸는 제2 상부 전극을 포함하고, 상기 하부 전극과 상기 제1 상부 전극 사이에 형성된 제1 인터 전극 절연막, 상기 게이트 트렌치 측벽에 형성된 게이트 절연막, 상기 복수의 상부 전극 위에 형성된 층간 절연막 및 상기 층간 절연막 위에 구비되고, 상기 바디 영역과 접속하는 소스 금속을 포함할 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극 및 상기 제2 상부 전극은 게이트 전극으로 사용될 수 있다.
다양한 실시 예들에 따르면, 상기 제2 상부 전극의 단면적은 상기 제1 상부 전극의 단면적보다 크게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 트렌치 모스펫은 상기 하부 전극을 감싸는 측벽 절연막을 더 포함하고, 상기 측벽 절연막의 너비는 상기 소스 전극의 너비보다 크게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 기판 표면을 기준으로 상기 제1 상부 전극의 깊이는 상기 바디 영역의 깊이보다 더 깊게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 트렌치 모스펫은 상기 제1 상부 전극과 상기 제2 상부 전극 사이에 형성된 제2 인터 전극 절연막을 더 포함하고, 상기 제2 인터 전극 절연막의 두께는 상기 게이트 절연막의 두께보다 더 두껍게 형성될 수 있다.
다양한 실시 예들에 따르면, 상기 제1 상부 전극은 제1 영역과 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 상부 전극과 수평 방향으로 중첩되도록 형성되고, 상기 제2 영역은 상기 제1 영역 하부에 형성되고, 상기 제1 영역보다 상기 하부 전극에 더 근접하여 형성되고, 상기 제1 상부 전극의 상기 제1 영역의 너비는 상기 하부 전극의 너비보다 작을 수 있다.
상술 설명한 바와 같이 본 발명의 실시 예에 따른 구조는 비교 대상의 제조 공정에서 단계 325 및 단계 330의 추가 공정을 이용하여 형성할 수 있다. 이에 따라 본 발명의 실시 예에 따른 구조는 제조 공정을 용이하게 하면서 게이트 전극과 소스 전극 간에 형성되는 커패시턴스를 기존의 구조의 방법보다 낮출 수 있을 것이다.
110: 고농도 N형 드레인 영역
120: 저농도 N형 에피택셜 층
130: 게이트 트렌치
140: 소스 전극
150: 분할 게이트 전극
160: 제1 상부 전극
170: P형 바디 영역
180: 고농도 P형 영역
185: 고농도 N형 영역
190: 소스 금속

Claims (21)

  1. 기판에 게이트 트렌치를 형성하는 단계;
    상기 게이트 트렌치 내부에 측벽 절연막을 형성하는 단계;
    상기 측벽 절연막 위에 제1 도전막을 증착하고 식각하여 상기 게이트 트렌치 하부에 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 제1 인터 전극 절연막을 형성하는 단계;
    상기 제1 인터 전극 절연막 상에 제2 도전막을 증착하고 식각하여, 상기 하부 전극과 떨어져 형성되는 상부 전극을 형성하는 단계;
    상기 상부 전극과 상기 게이트 트렌치 사이에 존재하는 상기 측벽 절연막을 제거하는 단계;
    상기 게이트 트렌치와 상기 상부 전극 사이에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 제3 도전막을 증착하고 식각하여, 상기 상부 전극 측면에 나란히 형성되는 게이트 전극을 형성하는 단계를 포함하는, 트렌치 모스펫 제조 방법.
  2. 제1항에 있어서,
    상기 기판 상부에 바디 영역을 형성하고, 상기 바디 영역에 소스 영역을 형성하는 단계;
    상기 소스 영역 상부 및 상기 게이트 트렌치 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 소스 금속을 형성하는 단계를 더 포함하는, 트렌치 모스펫 제조 방법.
  3. 제1항에 있어서,
    상기 상부 전극과 상기 게이트 트렌치 사이에 존재하는 상기 측벽 절연막을 제거하는 단계는,
    상기 상부 전극의 일부가 노출되도록 상기 측벽 절연막을 제거하는 단계를 포함하는, 트렌치 모스펫 제조 방법.
  4. 제1항에 있어서,
    상기 상부 전극의 폭은 상기 게이트 전극의 폭보다 작고,
    상기 기판 표면을 기준으로, 상기 상부 전극의 깊이는 상기 게이트 전극의 깊이보다 깊은, 트렌치 모스펫 제조 방법.
  5. 제1항에 있어서,
    상기 상부 전극은 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역은 상기 게이트 전극과 수평 방향으로 중첩되도록 형성되고,
    상기 제2 영역은 상기 제1 영역 하부에 형성되고, 상기 제1 영역보다 상기 하부 전극에 더 근접하여 형성되고,
    상기 제2 영역의 너비는 상기 제1 영역의 너비보다 큰, 트렌치 모스펫 제조 방법.
  6. 제1항에 있어서,
    상기 상부 전극의 표면에 제2 인터 전극 절연막을 형성하는 단계를 더 포함하고,
    상기 제2 인터 전극 절연막의 두께는 상기 게이트 절연막의 두께보다 더 두껍게 형성되는, 트렌치 모스펫 제조 방법.
  7. 트렌치 모스펫(trench MOSFET)에 있어서,
    기판;
    상기 기판에 형성되는 게이트 트렌치;
    상기 게이트 트렌치의 측벽에 형성된 측벽 절연막;
    상기 측벽 절연막으로 둘러 쌓이는 하부 전극;
    상기 하부 전극 위에 구비되는 상부 전극;
    상기 하부 전극과 상기 상부 전극 사이에 형성되는 제1 인터 전극 절연막;
    상기 상부 전극의 측면에 인접하여 형성되고, 상기 상부 전극을 둘러싸는 게이트 전극; 및
    상기 상부 전극 및 상기 게이트 전극 상에 형성되는 층간 절연막을 포함하고,
    상기 상부 전극의 폭은 하부로 내려갈수록 증가하는 트렌치 모스펫.
  8. 제7항에 있어서,
    상기 기판 상부에 형성되는 바디 영역;
    상기 바디 영역에 형성된 고농도 소스 영역 및 고농도 컨택 영역;
    상기 층간 절연막 위에 구비되고, 상기 바디 영역과 접속하는 소스 금속을 더 포함하는, 트렌치 모스펫.
  9. 제7항에 있어서,
    상기 상부 전극은 상기 게이트 전극과 전기적으로 연결되어 게이트 전극으로 사용되는, 트렌치 모스펫.
  10. 제7항에 있어서,
    상기 게이트 트렌치 상부의 측벽에 형성된 게이트 절연막을 더 포함하고,
    상기 측벽 절연막, 상기 제1 인터 전극 절연막, 상기 게이트 절연막 및 상기 층간 절연막은 서로 연결되어 있는, 트렌치 모스펫.
  11. 제7항에 있어서,
    상기 상부 전극의 폭은 상기 게이트 전극의 폭보다 작고,
    상기 기판 표면을 기준으로, 상기 상부 전극의 깊이는 상기 게이트 전극의 깊이보다 깊은, 트렌치 모스펫.
  12. 제7항에 있어서,
    상기 상부 전극은 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역은 상기 게이트 전극과 수평 방향으로 중첩되도록 형성되고,
    상기 제2 영역은 상기 제1 영역 하부에 형성되고, 상기 제1 영역보다 상기 하부 전극에 더 근접하여 형성되고,
    상기 제2 영역의 너비는 상기 제1 영역의 너비보다 큰, 트렌치 모스펫.
  13. 트렌치 모스펫(trench MOSFET)에 있어서,
    기판;
    상기 기판 상부에 형성되는 바디 영역;
    상기 바디 영역에 형성된 소스 영역;
    상기 기판에 형성되는 게이트 트렌치;
    상기 게이트 트렌치의 하부에 형성된 한개의 하부 전극;
    상기 한개의 하부 전극 상부에 형성된 복수의 상부 전극;
    상기 복수의 상부 전극은,
    상기 하부 전극과 중첩되도록 형성된 상부 전극; 및
    상기 상부 전극을 감싸는 게이트 전극을 포함하고;
    상기 하부 전극과 상기 상부 전극 사이에 형성된 제1 인터 전극 절연막;
    상기 게이트 트렌치 측벽에 형성된 게이트 절연막;
    상기 복수의 상부 전극 위에 형성된 층간 절연막; 및
    상기 층간 절연막 위에 구비되고, 상기 바디 영역과 접속하는 소스 금속을 포함하고,
    상기 상부 전극의 폭은 하부로 내려갈수록 증가하는 트렌치 모스펫.
  14. 제13항에 있어서,
    상기 상부 전극 및 상기 게이트 전극은 게이트 전극으로 사용되는, 트렌치 모스펫.
  15. 제13항에 있어서,
    상기 상부 전극의 폭은 상기 게이트 전극의 폭보다 작고,
    상기 기판 표면을 기준으로, 상기 상부 전극의 깊이는 상기 게이트 전극의 깊이보다 깊은, 트렌치 모스펫.
  16. 제13항에 있어서,
    상기 상부 전극은 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역은 상기 게이트 전극과 수평 방향으로 중첩되도록 형성되고,
    상기 제2 영역은 상기 제1 영역 하부에 형성되고, 상기 제1 영역보다 상기 하부 전극에 더 근접하여 형성되고,
    상기 제2 영역의 너비는 상기 제1 영역의 너비보다 큰, 트렌치 모스펫.
  17. 제13항에 있어서,
    상기 게이트 전극의 단면적은 상기 상부 전극의 단면적보다 크게 형성되는, 트렌치 모스펫.
  18. 제13항에 있어서,
    상기 하부 전극을 감싸는 측벽 절연막을 더 포함하고,
    상기 측벽 절연막의 너비는 상기 하부 전극의 너비보다 크게 형성되는, 트렌치 모스펫.
  19. 제13항에 있어서,
    상기 기판 표면을 기준으로 상기 상부 전극의 깊이는 상기 바디 영역의 깊이보다 더 깊게 형성되는, 트렌치 모스펫.
  20. 제13항에 있어서,
    상기 상부 전극과 상기 게이트 전극 사이에 형성된 제2 인터 전극 절연막을 더 포함하고,
    상기 제2 인터 전극 절연막의 두께는 상기 게이트 절연막의 두께보다 더 두껍게 형성되는, 트렌치 모스펫.

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