JP2011258834A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】オン電圧が低く、かつ耐圧が低下することを防止し、ゲート容量の低い半導体装置および半導体装置の製造方法を提供すること。また、コストを低減することができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】ｎ-ドリフト領域２の表面層には、ｐウェル領域３およびｎ+ソース領域４が選択的に設けられている。また、ｎ+ソース領域４に接し、かつｐウェル領域３を貫通し、ｎ-ドリフト領域２に達するトレンチ６が設けられている。トレンチ６の内部には、第１絶縁膜７を介してフィールドプレート８が設けられている。また、トレンチ６の内部には、フィールドプレート８の上方に、第２絶縁膜９を介してゲート電極１０が設けられている。第１絶縁膜７は、第２絶縁膜９の膜厚以上の厚さを有する。ｎ-ドリフト領域２の内部には、トレンチ６のコーナー部から底面に跨ってトレンチ６の底面を覆うｎ--低濃度領域２１が設けられている。
【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
トレンチ構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）として、ゲート電極が設けられたトレンチ内部の底面側に、ソース電位を有するフィールドプレートが設けられた構成からなるフィールドプレート構造（以下、縦型フィールドプレート構造とする）のＭＯＳＦＥＴが公知である。このような縦型フィールドプレート構造とすることで、ドリフト領域の不純物濃度が高くても耐圧が低下しにくくなる。これにより、オン電圧の低減を図り、かつゲート容量（寄生容量）の低減を図っている。
図１６は、従来の縦型フィールドプレート構造のＭＯＳＦＥＴを示す断面図である。図１６に示す縦型フィールドプレート構造のＭＯＳＦＥＴでは、ｎ+ドレイン領域１０１の表面に、ｎ-ドリフト領域１０２が設けられている。ｎ-ドリフト領域１０２には、活性領域と、活性領域を囲むエッジ構造部（不図示）が設けられている。エッジ構造部は、活性領域の耐圧を向上する機能を有する。
活性領域において、ｎ-ドリフト領域１０２の表面層には、ｐウェル領域１０３が設けられている。ｐウェル領域１０３の表面層には、ｎ+ソース領域１０４およびｐ+高濃度領域１０５が選択的に設けられている。また、ｎ+ソース領域１０４およびｐウェル領域１０３を貫通し、ｎ-ドリフト領域１０２に達するトレンチ１０６が設けられている。トレンチ１０６の内部には、絶縁膜１０７を介してフィールドプレート１０８が設けられている。フィールドプレート１０８は、ソース電極と電気的に接続されている。また、トレンチ１０６の内部には、フィールドプレート１０８の上方に、ゲート絶縁膜１０９を介してゲート電極１１０が設けられている。
フィールドプレート１０８のゲート電極１１０側の領域は、ｎ-ドリフト領域１０２とｐウェル領域１０３との界面よりもｎ-ドリフト領域１０２側に位置する。また、フィールドプレート１０８は、第１層間絶縁膜によってゲート電極１１０と絶縁されている。ソース電極１１２は、ｎ+ソース領域１０４およびｐ+高濃度領域１０５に接する。また、ソース電極１１２は、第２層間絶縁膜１１１によってゲート電極１１０と絶縁されている。ｎ+ドレイン領域１０１のｎ-ドリフト領域１０２が設けられた面に対して反対側の面には、ｎ+ドレイン領域１０１に接するドレイン電極１１３が設けられている。
このような縦型フィールドプレート構造のＭＯＳＦＥＴとして、次のような装置が提案されている。上部のトレンチベースのゲート電極と下部のトレンチベースのソース電極を備えるＧＤ−ＵＭＯＳＦＥＴ単位セルを含む。縦型フィールドプレート構造の電極をゲート電極の代わりにトレンチベースのソース電極を使用することにより、ＵＭＯＳＦＥＴのゲート・ドレイン間容量（ＣGD）が減少し、高周波運転に必要とされるゲート充電および放電電流の量を減少させることによってスイッチ速度が改善する（例えば、下記特許文献１，２参照。）。
また、縦型フィールドプレート構造のＭＯＳＦＥＴ（図１６参照）において、トレンチのコーナー部よりｐウェル領域側のドリフト領域の不純物濃度を、トレンチのコーナー部からドレイン領域側のドリフト領域の不純物濃度よりも高くした構造（以下、２層構造とする：不図示）のＭＯＳＦＥＴが公知である。このように、ドリフト領域を２層構造とすることで、ｐウェル領域側のドリフト領域ではさらにオン電圧が低減される。かつ、ドレイン領域側のドリフト領域では、電界集中の生じやすいトレンチの底面近傍における電界が緩和され、活性領域の耐圧が低下することを防止している。
ゲート容量を低減し、かつ耐圧を向上した半導体装置として、次のような装置が提案されている。第１の導電型のシリコンウェハと、前記ウェハの上部表面に形成される間隔があいた所定の深さの複数のトレンチと、前記トレンチの側壁と底部とを覆う絶縁コーティングと、各々の前記トレンチの内部を満たす導電性ゲート本体と、前記ウェハの上部において前記所定の深さよりも浅い第１の深さの第２導電型チャネル領域と、前記ウェハの上部から第１の深さまでの前記チャネル領域において、前記第１の深さと第２の深さとの間の前記チャネル領域における前記トレンチの側面に沿った反転可能なチャネルを区画する前記第１の導電型のソース領域と、前記ウェハの上部表面上に形成され、前記ソースおよびチャネル領域に接続されるソース電極と、前記ウェハの底部に接続されるドレイン電極と、各々の前記トレンチの底部を囲む第２の導電型の浅い拡散部とからなり、前記浅い拡散部は、前記チャネル領域の濃度よりも実質的に低い濃度を有し、その接合部において、前記ウェハの周囲の第１の導電型材料の周囲に対する固有の接合電圧によって常に空乏化される（例えば、下記特許文献３参照。）。
また、別の装置として、次のような装置が提案されている。第１の主電極と、第２の主電極と、前記第２の主電極に接続された第２導電型のドレイン領域と、前記第２導電型のドレイン領域の上に設けられた第２導電型のエピタキシャル領域と、前記エピタキシャル領域の上に設けられた第１導電型の半導体ベース領域と、前記半導体ベース領域を貫通して形成されたトレンチ内に絶縁膜を介して設けられたゲート電極と、前記半導体ベース領域の上において前記トレンチに接して設けられ前記第１の主電極に接続された第２導電型のソース領域と、前記半導体ベース領域と前記エピタキシャル領域との間に設けられた第２導電型の半導体領域と、前記第２導電型の半導体領域と前記エピタキシャル領域との間において前記第２導電型の半導体領域と接して設けられた第１導電型の半導体領域と、を備え、前記第１および第２の主電極の間に所定方向の電圧を印加した時のこれら電極間の電流の流れを、前記ゲート電極に印加する電圧に応じて制御可能とした半導体装置であって、前記所定方向の電圧がゼロの状態において前記第２導電型の半導体領域と前記第１導電型の半導体領域とが完全に空乏化し、前記空乏化した領域が前記トレンチの底部の周囲に至ることによりドレイン・ソース間容量とドレイン・ゲート間容量を低下させる（例えば、下記特許文献４参照。）。
また、別の装置として、次のような装置が提案されている。一導電型半導体基板上にドレイン領域となる一導電型の半導体層を積層した基板と、該基板表面に設けた逆導電型のチャネル層と、該チャネル層を貫通し前記半導体層まで到達するトレンチと、前記トレンチ内壁に設けた絶縁膜と、前記トレンチに埋め込まれたゲート電極と、前記基板表面の前記トレンチに隣接して設けた一導電型のソース領域と、前記トレンチ底部が位置する前記半導体層に設けられた一導電型の低濃度不純物領域とを具備する（例えば、下記特許文献５参照。）。
トレンチの底面近傍における電界を緩和し、耐圧の低下を防止した装置として、次のような装置が提案されている。半導体基材を備えた半導体素子であって、半導体基材は、第１の面、第２の面、内部領域と、内部領域に隣接したエッジ領域と、内部領域およびエッジ領域にわたって延設され、かつ第１導電型の第１の半導体層とを有しており、さらに、第１導電型に対して相補的な第２導電型であって、かつ第１の半導体層内の内部領域内に位置する少なくとも１つの能動素子ゾーンと、エッジ領域内に位置するエッジ構造とを備えている（例えば、下記特許文献６参照。）。
米国特許第５９９８８３３号明細書 米国特許第７００５３５１号明細書 特開２００２−０２６３２４号公報 特許第４０２８３３３号公報 特開２００７−０８７９８５号公報 特開２００８−１０３６８３号公報
しかしながら、上述したような縦型フィールドプレート構造のＭＯＳＦＥＴ（図１６参照）のドリフト領域を２層構造とするためには、ドリフト領域のｐウェル領域側の不純物濃度がドレイン領域側よりも高い不純物濃度となるように、２段のエピタキシャル層が積層されてなるドリフト領域を形成するか（以下、２段エピ構造とする）、ドリフト領域の表面層に深い拡散層を形成する必要がある。
このようにドリフト領域を２層構造とした場合、エッジ構造部においてもドリフト領域の表面層の不純物濃度が高くなってしまい、エッジ構造部の耐圧が活性領域の耐圧に比べて低下してしまう。このため、縦型フィールドプレート構造のＭＯＳＦＥＴ全体の耐圧が低下してしまう。したがって、エッジ構造部の耐圧を維持するために、新たなエッジ構造を設計する必要が生じる。
活性領域のドリフト領域にのみ選択的にエピタキシャル層を埋め込み、活性領域のドリフト領域だけを２段エピ構造とするか、例えばパターニングを行い、活性領域のドリフト領域にのみ深い拡散層を形成することで、従来のエッジ構造を用いたとしても、エッジ構造部の耐圧を維持することができる。しかしながら、この場合、縦型フィールドプレート構造のＭＯＳＦＥＴを形成したウェハのコストが増大してしまう。また、ドリフト領域の内部に結晶欠陥が増大してしまい、縦型フィールドプレート構造のＭＯＳＦＥＴの電気的特性が劣化してしまう。
この発明は、上述した従来技術による問題点を解消するため、オン電圧が低い半導体装置および半導体装置の製造方法を提供することを目的とする。また、耐圧が低下することを防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、ゲート容量の低い半導体装置および半導体装置の製造方法を提供することを目的とする。また、コストを低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の表面層に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面層に選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、かつ前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチと、前記トレンチの内部の底面側に、第１絶縁膜を介して設けられた第１電極と、前記トレンチの内部の前記第１電極の上方に、第２絶縁膜を介して設けられた制御電極と、前記第２半導体領域および前記第３半導体領域に接する第２電極と、前記第１半導体領域よりも低い不純物濃度を有し、前記トレンチのコーナー部を覆う第１導電型の第４半導体領域と、を備える。ここで、前記第１電極の前記制御電極側の領域は、前記第１半導体領域と前記第２半導体領域との界面よりも当該第１半導体領域側に位置する。また、前記第１電極は、前記第２電極と電気的に接続されている。また、前記第１絶縁膜は、前記第２絶縁膜の膜厚以上の厚さを有する。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第４半導体領域は、前記トレンチのコーナー部から底面に跨って当該トレンチの底面を覆う。
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第４半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度の２０％以上８８％以下である。
また、上述した課題を解決し、本発明の目的を達成するため、請求項４の発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の表面層に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の表面層に選択的に設けられた第１導電型の第３半導体領域と、前記第３半導体領域に接し、かつ前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチと、前記トレンチの内部の底面側に、第１絶縁膜を介して設けられた第１電極と、前記トレンチの内部の前記第１電極の上方に、第２絶縁膜を介して設けられた制御電極と、前記第２半導体領域および前記第３半導体領域に接する第２電極と、前記第１半導体領域よりも高い不純物濃度を有し、前記トレンチのコーナー部よりも前記第２半導体領域側の当該第１半導体領域に設けられた第１導電型の第５半導体領域と、を備える。ここで、前記第１電極の前記制御電極側の領域は、前記第１半導体領域と前記第２半導体領域との界面よりも当該第１半導体領域側に位置する。また、前記第１電極は、前記第２電極と電気的に接続されている。また、前記第１絶縁膜は、前記第２絶縁膜の膜厚以上の厚さを有する。
また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記第５半導体領域は、前記トレンチの側壁に設けられた前記第１絶縁膜および前記第２絶縁膜を介して、前記第１電極および前記制御電極と隣り合うことを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項４または５に記載の発明において、前記第５半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度の１１４％以上５００％以下であることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１半導体領域となる半導体基板は、シリコン基板であることを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第１半導体領域となる半導体基板は、炭化珪素基板であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、請求項９の発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体領域に、底面とコーナー部とのなす角度が鈍角となるトレンチを形成するトレンチ形成工程を行う。その後、任意の厚さの酸化膜を形成し、ついで、前記第１半導体領域の表面層に第２導電型不純物を導入する。トレンチコーナー部となす角度、形成した酸化膜厚さ、更に第２導電型不純物濃度・イオン注入角度・加速電圧により前記トレンチのコーナー部に露出する当該第１半導体領域の表面層の第１導電型不純物濃度を選択的に低くする不純物導入工程を行う。ついで、前記不純物導入工程の後、前記トレンチの内部に、第１絶縁膜を介して第１電極を形成する第１電極形成工程を行う。ついで、前記トレンチの内部の前記第１電極の上方に、第２絶縁膜を介して制御電極を形成する制御電極形成工程を行う。ついで、前記第１半導体領域の表面層に導入された前記第２導電型不純物を拡散させ、当該第１半導体領域よりも低い不純物濃度を有し、かつ前記トレンチのコーナー部を覆う第１導電型の第４半導体領域を形成する拡散工程を行う。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項９に記載の発明において、前記トレンチ形成工程では、前記トレンチの底面とコーナー部とのなす角度が１２０度以上１５０度以下の角度となる当該トレンチを形成することを特徴とする。
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項９または１０に記載の発明において、前記不純物導入工程では、前記第１半導体領域の表面に対して６５度以上８０度以下の角度をなす斜め方向から第２導電型不純物をイオン注入することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、請求項１２の発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体領域にトレンチを形成するトレンチ形成工程を行う。その後、任意の厚さの酸化膜を形成し、ついで、前記第１半導体領域の表面層に第２導電型不純物を導入する。形成した酸化膜厚さ、第２導電型不純物濃度・加速電圧により前記トレンチの底面に露出する当該第１半導体領域の表面層の第１導電型不純物濃度を選択的に低くする不純物導入工程を行う。ついで、前記不純物導入工程の後、前記トレンチの内部に、第１絶縁膜を介して第１電極を形成する第１電極形成工程を行う。ついで、前記トレンチの内部の前記第１電極の上方に、第２絶縁膜を介して制御電極を形成する制御電極形成工程を行う。ついで、前記第１半導体領域の表面層に導入された前記第２導電型不純物を拡散させ、当該第１半導体領域よりも低い不純物濃度を有し、かつ前記トレンチのコーナー部から底面に跨って当該トレンチの底面を覆う第１導電型の第４半導体領域を形成する拡散工程を行う。
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１２に記載の発明において、前記不純物導入工程では、前記第１半導体領域の表面に対して垂直に第２導電型不純物をイオン注入することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、請求項１４の発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の第１半導体領域にトレンチを形成するトレンチ形成工程を行う。その後、任意の厚さの酸化膜を形成し、ついで、前記第１半導体領域の表面層に第１導電型不純物を導入する。形成した酸化膜厚さ、第１導電型不純物濃度・イオン注入角度・加速電圧により前記トレンチのコーナー部を除く当該トレンチの側壁に露出する当該第１半導体領域の表面層の第１導電型不純物濃度を選択的に高くする不純物導入工程を行う。ついで、前記不純物導入工程の後、前記トレンチの内部に、第１絶縁膜を介して第１電極を形成する第１電極形成工程を行う。ついで、前記トレンチの内部の前記第１電極の上方に、第２絶縁膜を介して制御電極を形成する制御電極形成工程を行う。ついで、前記第１半導体領域の表面層に導入された前記第１導電型不純物を拡散させ、前記トレンチの側壁に当該トレンチのコーナー部まで達しない深さを有し、かつ前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第５半導体領域を形成する拡散工程を行う。
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記不純物導入工程では、前記第１半導体領域の表面に対して４５度以上８０度以下の角度をなす斜め方向から第１導電型不純物をイオン注入することを特徴とする。
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項９〜１５のいずれか一つに記載の発明において、前記第１半導体領域となる半導体基板は、シリコン基板であることを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項９〜１５のいずれか一つに記載の発明において、前記第１半導体領域となる半導体基板は、炭化珪素基板であることを特徴とする。
上述した発明によれば、第４半導体領域を設けることによって、第１半導体領域のうち、トレンチの底面近傍の不純物濃度のみを低くすることができる。これにより、チャネル領域となる領域の不純物濃度を、トレンチの底面近傍の不純物濃度に比べて高くすることができる。したがって、オン抵抗を低減することができる。また、トレンチの底面近傍の不純物濃度を低くすることで、トレンチの底面近傍における電界を緩和することができる。また、第４半導体領域によって、トレンチの底面近傍の不純物濃度のみを低くすることができるため、第１半導体領域を例えば２段エピ構造とする必要がなくなる。このため、第１半導体領域のうち、不純物濃度が低くなっている領域を、第１半導体領域を２段エピ構造にした場合と比べて少なくすることができる。これにより、２段エピ構造を用いた従来の半導体装置よりも、第１半導体領域の全体の不純物濃度を高くすることができる。したがって、従来の縦型フィールドプレート構造の半導体装置（図１６参照）と比べて、オン抵抗を低減することができ、かつトレンチ６の底面近傍における電界を緩和することができる。また、第１半導体領域を２段エピ構造とする必要がなくなるため、従来のエッジ構造を用いることができる。したがって、半導体装置を形成したウェハのコストを低減することができる。
また、請求項４によれば、第５半導体領域を設けることによって、第１半導体領域のうち、チャネル領域となる領域の不純物濃度を高くすることができる。これにより、第２半導体領域から第１半導体領域に注入されるキャリアの量を増大させることができる。したがって、オン抵抗を低減することができる。また、第５半導体領域は、トレンチのコーナー部近傍には設けられない。このため、第１半導体領域のうち、トレンチの底面近傍の不純物濃度は、第２半導体領域側の不純物濃度に比べて低くなる。これにより、トレンチの底面近傍における電界を緩和することができる。
請求項９〜１１によれば、底面とコーナー部とのなす角度が鈍角となるトレンチを形成する。かつ、このトレンチの内部に第１電極および制御電極を形成する前に斜めにイオン注入（不純物導入工程）を行う。このため、その後、トレンチの内部に形成された第１電極および制御電極がマスクとなり、不純物導入工程において形成された不純物領域には、その後の工程で不純物が注入されることはない。不純物導入工程の後、トレンチの底面における第１半導体領域の不純物濃度を、他の部分の第１半導体領域の不純物濃度よりも低く維持することができる。したがって、第１半導体領域よりも低い不純物濃度を有する第４半導体領域を形成することができる。
また、請求項１２，１３によれば、トレンチの内部に第１電極および制御電極を形成する前に、不純物導入工程を行う。このため、その後、トレンチの内部に形成された第１電極および制御電極がマスクとなり、不純物導入工程において形成された不純物領域には、その後の工程で不純物が注入されることはない。これにより、不純物導入工程の後、トレンチの底面における第１半導体領域の不純物濃度を、他の部分の第１半導体領域の不純物濃度よりも低く維持することができる。したがって、第１半導体領域よりも低い不純物濃度を有する第４半導体領域を形成することができる。
また、請求項１４，１５によれば、トレンチの内部に第１電極および制御電極を形成する前に斜めにイオン注入（不純物導入工程）を行う。このため、その後、トレンチの内部に形成された第１電極および制御電極がマスクとなり、不純物導入工程において形成された不純物領域には、その後の工程で不純物が注入されることはない。これにより、不純物導入工程の後、トレンチの側壁における第１半導体領域の不純物濃度を、他の部分の第１半導体領域の不純物濃度よりも高く維持することができる。したがって、第１半導体領域よりも高い不純物濃度を有する第５半導体領域を形成することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧を低減することができるという効果を奏する。また、耐圧が低下することを防止することができるという効果を奏する。また、ゲート容量を低減することができるという効果を奏する。また、コストを低減することができるという効果を奏する。
実施の形態１にかかる半導体装置を示す断面図である。 実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態２にかかる半導体装置を示す断面図である。 実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態３にかかる半導体装置を示す断面図である。 実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。 実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。 従来の縦型フィールドプレート構造のＭＯＳＦＥＴを示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置は、半導体基板に、ソース電位を有するフィールドプレート（第１電極）８と、ゲート電極（制御電極）１０とがトレンチ６内部に埋め込まれた構成からなるフィールドプレート構造（縦型フィールドプレート構造）のＭＯＳＦＥＴである。半導体基板は、ｎ+ドレイン領域１の表面にｎ-ドリフト領域（第１半導体領域）２が設けられてなる。また、半導体基板は、シリコン（Ｓｉ）基板であってもよいし、炭化珪素（ＳｉＣ）基板であってもよい。
具体的には、ｎ-ドリフト領域２に、縦型フィールドプレート構造のＭＯＳＦＥＴが形成された活性領域と、活性領域を囲むエッジ構造部（不図示）とが設けられている。エッジ構造部は、活性領域の耐圧を向上する機能を有する。活性領域において、半導体基板の第１主面となるｎ-ドリフト領域２の表面層には、ｐウェル領域（第２半導体領域）３が設けられている。ｐウェル領域３の表面層には、ｎ+ソース領域（第３半導体領域）４およびｐ+高濃度領域５が選択的に設けられている。ｐ+高濃度領域５は、ｐウェル領域よりも高い不純物濃度を有する。
また、半導体基板の第１主面には、ｎ+ソース領域４に接し、かつｐウェル領域３を貫通し、ｎ-ドリフト領域２に達するトレンチ６が設けられている。トレンチ６の内部には、第１絶縁膜７を介してフィールドプレート８が設けられている。フィールドプレート８は、ソース電極１２と電気的に接続されている。また、トレンチ６の内部には、フィールドプレート８の上方に、第２絶縁膜９を介してゲート電極１０が設けられている。
つまり、トレンチ６の内部には、トレンチ６の底面側にフィールドプレート８が埋め込まれ、その上方に第２絶縁膜９を介してゲート電極１０が埋め込まれている。トレンチ６の側壁に設けられた第２絶縁膜９は、ゲート絶縁膜である。また、フィールドプレート８とゲート電極１０の間に設けられた第２絶縁膜９は、フィールドプレート８とゲート電極１０とを絶縁する第１層間絶縁膜である。
フィールドプレート８のゲート電極１０側の領域は、ｎ-ドリフト領域２とｐウェル領域３との界面よりもｎ-ドリフト領域２側に位置する。ゲート電極１０のフィールドプレート８側の領域は、ｎ-ドリフト領域２とｐウェル領域３との界面よりもｎ-ドリフト領域２側に位置する。つまり、ゲート電極１０は、半導体基板の第１主面からｎ-ドリフト領域２に達するように、トレンチ６内に埋め込まれている。このため、オン状態のとき、ｐウェル領域３のうち、ｎ+ソース領域４下の第２絶縁膜９を介してゲート電極１０に隣り合う領域が反転する。これにより、ｎ+ソース領域４下のｐウェル領域３およびｎ-ドリフト領域２にｎチャネル領域が形成される。
また、ｎ-ドリフト領域２の内部には、トレンチ６のコーナー部から底面に跨ってトレンチ６の底面を覆うｎ--低濃度領域（第４半導体領域）２１が設けられている。つまり、ｎ--低濃度領域２１は、トレンチ６の底面にトレンチ６の幅よりも広い幅で設けられ、トレンチ６のコーナー部を覆う。ｎ--低濃度領域２１は、ｎ-ドリフト領域２よりも低い不純物濃度を有する。また、ｎ--低濃度領域２１の不純物濃度は、ｎ-ドリフト領域２の不純物濃度の２０％以上８８％以下であるのが好ましい。このようにｎ--低濃度領域２１を設けることによって、トレンチ６の底面およびコーナー部におけるｎ-ドリフト領域２の不純物濃度を低くすることができる。これにより、ｐウェル領域３とｎ-ドリフト領域２からなるｐｎ接合部からｎ+ドレイン領域１に向かって拡がる空乏層は、トレンチ６の底面近傍において拡がりやすくなる。したがって、トレンチ６の底面近傍における電界を緩和することができ、活性領域の耐圧が低下することを防止することができる。
第１絶縁膜７は、第２絶縁膜９（ゲート絶縁膜）の膜厚以上の厚さを有する。第１絶縁膜７の膜厚を第２絶縁膜９の膜厚以上の厚さとすることで、ｎ-ドリフト領域２の不純物濃度を低くしたとしても、活性領域の耐圧を維持することができる。ソース電極（第２電極）１２は、ｎ+ソース領域４およびｐ+高濃度領域５に接する。また、ソース電極１２は、第２層間絶縁膜１１によってゲート電極１０と絶縁されている。半導体基板の第２主面となるｎ+ドレイン領域１の表面には、ｎ+ドレイン領域１に接するドレイン電極１３が設けられている。
図２〜図７は、実施の形態１にかかる半導体装置の製造方法について順に示す説明図である。まず、図２に示すように、例えばフォトリソグラフィによって、ｎ+ドレイン領域１の表面にｎ-ドリフト領域２が設けられてなるｎ型の半導体基板に、ｎ-ドリフト領域２（第１主面）側からｎ+ドレイン領域１に達しない深さで、トレンチ６を形成する（トレンチ形成工程）。ｎ型の半導体基板は、例えばｎ+ドレイン領域１となる基板の表面にｎ-ドリフト領域２をエピタキシャル成長させることで形成されてもよい。ついで、例えば熱酸化処理によって、半導体基板の第１主面に犠牲酸化膜（スクリーン酸化膜）３１を形成する。
ついで、犠牲酸化膜３１の上から、ｎ型の半導体基板の第１主面に対して垂直にイオン注入３２を行い、ｎ-ドリフト領域２の表面層に例えばボロン（Ｂ）などのｐ型不純物を導入する（不純物導入工程）。半導体基板の第１主面に対して垂直にイオン注入３２を行うため、ｎ-ドリフト領域２のうち、トレンチ６が形成されていない領域の表面（半導体基板の第１主面）および、トレンチ６の底面にのみ、ｐ型不純物がイオン注入される。このとき、ｐ型不純物のドーズ量を、例えば１×１０11ｃｍ-2以上１×１０12ｃｍ-2以下としてもよい。これにより、後の工程で形成されるｎ--低濃度領域２１を、所望の不純物濃度で形成することができる。
不純物導入工程では、ｎ-ドリフト領域２の表面層に選択的にｐ型不純物を導入し、ｎ-ドリフト領域２の表面層のｎ型不純物濃度を選択的に低くする。つまり、ｎ-ドリフト領域２のうち、トレンチ６が形成されていない領域の表面層および、トレンチ６の底面に露出する領域の表面層にのみ、ｎ-ドリフト領域２よりも低い不純物濃度を有するｎ型の第１不純物領域３３および第２不純物領域３４を形成することができる。このとき、ｐ型不純物のドーズ量を、例えば１×１０11ｃｍ-2以上１×１０12ｃｍ-2以下としてもよい。
ついで、犠牲酸化膜３１をすべて除去する（不図示）。ついで、例えば熱酸化処理によって、トレンチ６の側壁および底面に、第１絶縁膜７を成長させる。このとき、第１絶縁膜７の膜厚を、後に形成する第２絶縁膜９よりも厚く成長させる。ついで、トレンチ６の内部に例えばポリシリコンを埋め込んだ後、ポリシリコンの表面がｎ-ドリフト領域２とｐウェル領域３との界面より深く位置するように、ポリシリコンをエッチバックする。これにより、図３に示すように、トレンチ６の底面側に、フィールドプレート８が形成される（第１電極形成工程）。
ついで、半導体基板の第１主面に新たに犠牲酸化膜（不図示）を形成し、この犠牲酸化膜を除去することで、フィールドプレート８の表面の平坦化を行う。このとき、犠牲酸化膜の除去とともに第１絶縁膜７がエッチバックされ、フィールドプレート８に接する部分にのみ、第１絶縁膜７が残る（図４参照）。ついで、例えば熱酸化処理によって、露出するトレンチ６の側壁およびフィールドプレート８の表面に、第２絶縁膜９を成長させる。ついで、トレンチ６の内部に例えばポリシリコンを埋め込んだ後、ポリシリコンをエッチバックする（図５参照）。これにより、図５に示すように、トレンチ６の開口部側に、ゲート電極１０が形成される（制御電極形成工程）。なお、フィールドプレート８の表面の平坦化は必要に応じて行う工程であり、行わない場合もある。
フィールドプレート８およびゲート電極１０を形成する工程では、第１絶縁膜７および第２絶縁膜９を形成する熱処理によって、不純物導入工程で形成された第２不純物領域３４が熱拡散される（拡散工程）。これにより、図３〜図６に示すように、トレンチ６のコーナー部から底面に跨ってトレンチ６の底面を覆うｎ--低濃度領域２１が形成される。また、ｎ--低濃度領域２１は、制御電極形成工程の後に熱処理を行うことによって形成されてもよい。
ついで、図６に示すように、半導体基板の第１主面にポリシリコンゲート電極１０をエッチバック後に残る第２絶縁膜９をスクリーン酸化膜として活用し、ゲート電極１０をマスクとして、第２絶縁膜９の上からイオン注入３６を行い、半導体基板の第１主面の表面層に例えばボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｎ型の第１不純物領域３３内のｎ型不純物がｐ型不純物によって相殺され、さらに第１不純物領域３３内のｐ型不純物濃度が高くなり、ｐ型の第３不純物領域３７が形成される。このとき、ｐ型不純物のドーズ量を、例えば１×１０13ｃｍ-2以上１×１０14ｃｍ-2以下としてもよい。これにより、後の工程で形成されるｐウェル領域３を、所望の不純物濃度で形成することができる。
ついで、第３不純物領域３７を熱拡散し、図７に示すように、ｐウェル領域３を形成する。その際、その後の不純物のイオン注入での飛程距離を考慮して、熱拡散の前に残っている第２絶縁膜９を除去した後、熱拡散時に任意の厚さの酸化膜３５を形成してもよい。ついで、例えばフォトリソグラフィによって、ｐウェル領域３の表面層に、ｎ+ソース領域４およびｐ+高濃度領域５を選択的に形成する。ついで、半導体基板の第１主面に、ｎ+ソース領域４およびｐ+高濃度領域５が露出し、かつゲート電極１０を覆うように、第２層間絶縁膜１１を形成する。ついで、半導体基板の第１主面に、ｎ+ソース領域４およびｐ+高濃度領域５に接するソース電極１２を形成する。ついで、半導体基板の第２主面に、ｎ+ドレイン領域１に接するドレイン電極１３を形成する。これにより、図１に示す縦型フィールドプレート構造のＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、ｎ--低濃度領域２１を設けることによって、ｎ-ドリフト領域２のうち、トレンチ６の底面近傍の不純物濃度のみを低くすることができる。これにより、オン時、電流の流れるトレンチ６底面近傍以外のｎ-ドリフト領域２の不純物濃度を高くすることができる。したがって、オン抵抗を低減することができ、オン電圧を低減することができる。また、トレンチ６の底面近傍の不純物濃度を低くすることで、トレンチ６の底面近傍における電界を緩和することができる。これにより、活性領域の耐圧が低下することを防止することができる。
また、ｎ--低濃度領域２１によって、トレンチ６の底面近傍の不純物濃度のみを低くすることができるため、ドリフト領域を例えば２段エピ構造とする必要がなくなる。このため、ｎ-ドリフト領域２のうち、不純物濃度が低くなっている領域を、ドリフト領域を２段エピ構造にした場合と比べて少なくすることができる。これにより、２段エピ構造を用いた従来の半導体装置よりも、ドリフト領域の全体の不純物濃度を高くすることができる。したがって、従来の縦型フィールドプレート構造の半導体装置（図１６参照）と比べて、オン抵抗を低減することができ、オン電圧を低減することができる。かつ、トレンチ６の底面近傍における電界を緩和することができ、活性領域の耐圧が低下することを防止することができる。また、ドリフト領域を２段エピ構造とする必要がなくなるため、従来のエッジ構造を用いることができる。したがって、縦型フィールドプレート構造のＭＯＳＦＥＴを形成したウェハのコストを低減することができる。
また、トレンチ６の内部にフィールドプレート８およびゲート電極１０を形成する前に、不純物導入工程を行う。このため、その後、トレンチ６の内部に形成されたフィールドプレート８およびゲート電極１０がマスクとなり、不純物導入工程において形成された第２不純物領域３４には、その後の工程で不純物が注入されることはない。これにより、不純物導入工程の後、第２不純物領域３４の不純物濃度を、ｎ-ドリフト領域２の不純物濃度よりも低く維持することができる。したがって、ｎ-ドリフト領域２よりも低い不純物濃度を有するｎ--低濃度領域２１を形成することができる。耐圧クラスによりｎ-ドリフト領域２の濃度は異なるが、１００Ｖ耐圧クラスにおいては本実施の形態におけるｎ-ドリフト領域２の濃度は３．０×１０15〜１０．０×１０15／ｃｍ2程となる。
（実施の形態２）
図８は、実施の形態２にかかる半導体装置を示す断面図である。実施の形態１において、ｎ--低濃度領域を、トレンチ６のコーナー部にのみ設けてもよい。
実施の形態２では、図８に示すように、ｎ--低濃度領域（第４半導体領域）２２は、トレンチ６のコーナー部のみを覆う。つまり、トレンチ６のコーナー部におけるｎ-ドリフト領域２の不純物濃度を低くすることができる。このため、最も電界が集中しやすいトレンチ６のコーナー部近傍において、実施の形態と同様に、空乏層が拡がりやすくすることができる。これにより、トレンチ６のコーナー部近傍における電界を緩和することができ、活性領域の耐圧が低下することを防止することができる。それ以外の構成は、実施の形態１と同様である。
図９〜図１１は、実施の形態２にかかる半導体装置の製造方法について順に示す説明図である。図９に示すように、例えばフォトリソグラフィによって、ｎ型の半導体基板に、ｎ-ドリフト領域２（第１主面）側からｎ+ドレイン領域１に達しない深さで、トレンチ４０を形成する（トレンチ形成工程）。ここでは、トレンチ４０の底面とコーナー部とのなす角度θが鈍角となるトレンチ４０を形成する。トレンチ４０の底面とコーナー部とのなす角度θは、１２０度以上１５０度以下の角度となるのが望ましい。その理由は、後述する。
ついで、実施の形態１と同様に、半導体基板の第１主面に犠牲酸化膜４１を形成する。ついで、犠牲酸化膜４１の上から、半導体基板の第１主面に対して斜めにイオン注入（以下、斜めイオン注入とする）４２を行い、ｎ-ドリフト領域２の表面層に例えばボロン（Ｂ）などのｐ型不純物を導入する（不純物導入工程）。ここで、斜めイオン注入４２は、ｎ型の半導体基板の第１主面に対して６５度以上８０度以下の角度をなす斜め方向から行うのが望ましい。
上述したように、トレンチ４０の底面とコーナー部とのなす角度θが鈍角となっている。このため、不純物導入工程では、斜めイオン注入４２を行うことによって、ｎ-ドリフト領域２のうち、トレンチ４０が形成されていない領域の表面（半導体基板の第１主面）およびトレンチ４０のコーナー部にのみ、ｐ型不純物がイオン注入される。つまり、トレンチ４０の底面には、ｐ型不純物はイオン注入されない。これにより、実施の形態１と同様に、選択的にｎ-ドリフト領域２の表面層のｎ型不純物濃度を低くすることができる。したがって、ｎ-ドリフト領域２よりも低い不純物濃度を有するｎ型の第１不純物領域４３および４４を形成することができる。
また、不純物導入工程では、トレンチ４０の底面とコーナー部とのなす角度θや、犠牲酸化膜４１の厚さ、斜めイオン注入４２の注入角度、斜めイオン注入４２の加速電圧によるｐ型不純物の飛程距離を種々変更して、斜めイオン注入４２を行うのがよい。また、このときのｐ型不純物のドーズ量は、実施の形態１と同様である。これにより、後の工程で形成されるｎ--低濃度領域２２を、所望の不純物濃度で形成することができる。
ついで、犠牲酸化膜４１をすべて除去する（不図示）。ついで、図１０に示すように、実施の形態１と同様に、第１絶縁膜７、フィールドプレート８、第２絶縁膜９およびゲート電極１０を形成する（第１電極形成工程、制御電極形成工程）。このとき、犠牲酸化膜４１を除去するエッチングなどにより、トレンチ４０の底面とコーナー部とのなす角度θが大きくなり例えば円弧状となることで、トレンチ６が形成される。また、実施の形態１と同様に、第１絶縁膜７および第２絶縁膜９を形成する熱処理によって、不純物導入工程で形成された不純物領域４４が熱拡散され、トレンチ６のコーナー部を覆うｎ--低濃度領域２２が形成される（拡散工程）。また、ｎ--低濃度領域２２は、制御電極形成工程の後に熱処理を行うことによって形成されてもよい。
ついで、図１０に示すように、実施の形態１と同様に、半導体基板の第１主面に新たに形成した酸化膜４５の上からイオン注入４６を行い、半導体基板の第１主面の表面層に例えばボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｎ型の第１不純物領域４３内のｎ型不純物がｐ型不純物によって相殺され、さらに第１不純物領域４３内のｐ型不純物濃度が高くなり、ｐ型の第３不純物領域４７が形成される。ついで、第３不純物領域４７を熱拡散し、図１１に示すように、ｐウェル領域３を形成する。その後、実施の形態１と同様の工程を行い、図８に示す縦型フィールドプレート構造のＭＯＳＦＥＴが完成する。それ以外の製造方法および条件は、実施の形態１と同様である。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、底面とコーナー部とのなす角度θが鈍角となるトレンチ４０を形成する。かつ、トレンチ４０の内部にフィールドプレート８およびゲート電極１０を形成する前に斜めイオン注入４２（不純物導入工程）を行う。このため、その後、トレンチ４０の内部に形成されたフィールドプレート８およびゲート電極１０がマスクとなり、不純物導入工程において形成された第２不純物領域４４には、その後の工程で不純物が注入されることはない。したがって、実施の形態１と同様に、不純物導入工程の後、第２不純物領域４４の不純物濃度を、ｎ-ドリフト領域２の不純物濃度よりも低く維持することができる。これにより、ｎ-ドリフト領域２よりも低い不純物濃度を有するｎ--低濃度領域２２を形成することができる。
（実施の形態３）
図１２は、実施の形態３にかかる半導体装置を示す断面図である。実施の形態１において、トレンチ底面を覆うｎ--低濃度領域に代えて、ｎ-ドリフト領域２にｎ-ドリフト領域２よりも不純物濃度の高いｎ高濃度領域を設けてもよい。
実施の形態３では、図１２に示すように、ｎ高濃度領域（第５半導体領域）２３は、トレンチ６のコーナー部よりもｐウェル領域３側のｎ-ドリフト領域２に設けられている。ｎ高濃度領域２３は、ｎ-ドリフト領域２よりも高い不純物濃度を有する。ｎ高濃度領域２３の不純物濃度は、ｎ-ドリフト領域２の不純物濃度の１１４％以上５００％以下であるのが望ましい。また、ｎ高濃度領域２３は、トレンチ６の側壁に設けられた第１絶縁膜７および第２絶縁膜９を介して、フィールドプレート８およびゲート電極１０と隣り合うように設けられていてもよい。
このようにｎ高濃度領域２３を設けることによって、トレンチ６のコーナー部よりもｐウェル領域３側のｎ-ドリフト領域２の不純物濃度を高くすることができる。ｎ高濃度領域２３は素子がオン状態の時、電流が多く流れる領域である。つまり、ｎ-ドリフト領域２のオン抵抗を低減することができる。また、トレンチ６の底面およびコーナー部には、ｎ高濃度領域２３を設けていない。つまり、トレンチ６の底面およびコーナー部近傍におけるｎ-ドリフト領域２の不純物濃度は変わらない。このため、活性領域の耐圧を維持することができる。それ以外の構成は、実施の形態１と同様である。
図１３〜図１５は、実施の形態３にかかる半導体装置の製造方法について順に示す説明図である。図１３に示すように、実施の形態１と同様に、ｎ型の半導体基板にトレンチ６を形成する（トレンチ形成工程）。ついで、実施の形態１と同様に、半導体基板の第１主面に犠牲酸化膜５１を形成する。ついで、犠牲酸化膜５１の上から斜めイオン注入５２を行い、ｎ-ドリフト領域２の表面層に例えばリン（Ｐ）などのｎ型不純物を導入する（不純物導入工程）。ここで、斜めイオン注入５２は、ｎ型の半導体基板の第１主面に対して４５度以上８０度以下の角度をなす斜め方向から行うのが望ましい。
不純物導入工程では、斜めイオン注入５２を行うことによって、ｎ-ドリフト領域２のうち、トレンチ６が形成されていない領域の表面（半導体基板の第１主面）および、トレンチ６のコーナー部を除くトレンチ６の側壁にのみ、ｎ型不純物がイオン注入される。つまり、トレンチ６の底面およびコーナー部には、ｎ型不純物がイオン注入されない。これにより、選択的にｎ-ドリフト領域２の表面層のｎ型不純物濃度を高くすることができる。したがって、トレンチ６の側壁に露出するｎ-ドリフト領域２にのみ、ｎ-ドリフト領域２よりも高い不純物濃度を有するｎ型の第４不純物領域５３を形成することができる。
また、不純物導入工程では、トレンチ６の幅や、犠牲酸化膜５１の厚さ、斜めイオン注入５２の注入角度、斜めイオン注入５２の加速電圧によるｎ型不純物の飛程距離を種々変更して、斜めイオン注入５２を行うのがよい。また、このときのｎ型不純物のドーズ量は、例えば１×１０11ｃｍ-2以上１×１０13ｃｍ-2以下であるのが望ましい。これにより、後の工程で形成されるｎ高濃度領域２３を、所望の不純物濃度で形成することができる。
ついで、犠牲酸化膜５１をすべて除去する（不図示）。ついで、図１４に示すように、実施の形態１と同様に、第１絶縁膜７、フィールドプレート８、第２絶縁膜９およびゲート電極１０を形成する（第１電極形成工程、制御電極形成工程）。このとき、実施の形態１と同様に、第１絶縁膜７および第２絶縁膜９を形成する熱処理によって、不純物導入工程で形成された第４不純物領域５３が熱拡散される（拡散工程）。この第４不純物領域５３は、後の工程においてｎ高濃度領域２３となる。また、ｎ高濃度領域２３は、制御電極形成工程の後に熱処理を行うことによって形成されてもよい。
ついで、図１４に示すように、実施の形態１と同様に、半導体基板の第１主面に新たに形成した酸化膜５４の上からイオン注入５５を行い、半導体基板の第１主面の表面層に例えばボロンなどのｐ型不純物を導入する。これにより、半導体基板の第１主面側では、ｎ型の第４不純物領域５３内のｎ型不純物がｐ型不純物によって相殺され、さらに第４不純物領域５３内のｐ型不純物濃度が高くなり、ｐ型の第５不純物領域５６が形成される。このときのｐ型不純物のドーズ量は、例えば１×１０13ｃｍ-2以上１×１０14ｃｍ-2以下であるのが望ましい。これにより、後の工程で形成されるｐウェル領域３を、所望の不純物濃度で形成することができる。
ついで、第５不純物領域５６を熱拡散し、図１５に示すように、ｐウェル領域３を形成する。これにより、トレンチ６のコーナー部を除くトレンチ６の側壁にのみ、ｎ高濃度領域２３として第４不純物領域５３が残る。その後、実施の形態１と同様の工程を行い、図１２に示す縦型フィールドプレート構造のＭＯＳＦＥＴが完成する。それ以外の製造方法および条件は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。つまり、ｎ高濃度領域２３を設けることによって、ｎ-ドリフト領域２のうち、素子がオン状態の時、電流が多く流れる領域であるｎ高濃度領域２３の抵抗を低減する事で、素子のオン抵抗を低減することができ、オン電圧を低減することができる。また、ｎ高濃度領域２３は、トレンチ６のコーナー部からｎ+ドレイン領域１側のｎ-ドリフト領域２には設けられない。このため、ｎ-ドリフト領域２のうち、トレンチ６の底面近傍の不純物濃度は、ｎ高濃度領域２３の不純物濃度に比べて低くなる。これにより、トレンチ６の底面近傍における電界を大きくすることなく、活性領域の耐圧を維持することができる。
また、トレンチ６の内部にフィールドプレート８およびゲート電極１０を形成する前に、斜めイオン注入５２（不純物導入工程）を行う。このため、その後、トレンチ６の内部に形成されたフィールドプレート８およびゲート電極１０がマスクとなり、不純物導入工程において形成された第４不純物領域５３には、その後の工程で不純物が注入されることはない。これにより、不純物導入工程の後、第４不純物領域５３の不純物濃度を、ｎ-ドリフト領域２の不純物濃度よりも高く維持することができる。したがって、ｎ-ドリフト領域２よりも高い不純物濃度を有するｎ高濃度領域２３を形成することができる。
以上において本発明では、ｎチャネルＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、ｎ型とｐ型をすべて逆転した構成とすることが可能である。また、ＭＯＳＦＥＴに限らず、トレンチゲート構造を有する例えばＩＧＢＴなどの半導体装置に適用することも可能である。この場合、フィールドプレート８はエミッタ電位を有する電極（第１電極）として設けられる。耐圧クラスによりｎ-ドリフト領域２の濃度は異なるが、１００Ｖ耐圧クラスにおいては本実施の形態におけるｎ-ドリフト領域２の濃度は２．５×１０15〜５．０×１０15／ｃｍ2程となる。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、パワー半導体装置に有用である。
１ ｎ+ドレイン領域
２ ｎ-ドリフト領域
３ ｐウェル領域
４ ｎ+ソース領域
５ ｐ+高濃度領域
６ トレンチ
７ 絶縁膜（第１）
８ フィールドプレート
９ 絶縁膜（第２）
１０ ゲート電極
１１ 層間絶縁膜（第２）
１２ ソース電極
２１ ｎ--低濃度領域

Claims (17)

  1. 第１導電型の第１半導体領域と、
    前記第１半導体領域の表面層に設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の表面層に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域に接し、かつ前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチと、
    前記トレンチの内部の底面側に、第１絶縁膜を介して設けられた第１電極と、
    前記トレンチ内部の前記第１電極の上方に、第２絶縁膜を介して設けられた制御電極と、
    前記第２半導体領域および前記第３半導体領域に接する第２電極と、
    前記第１半導体領域よりも低い不純物濃度を有し、前記トレンチのコーナー部を覆う第１導電型の第４半導体領域と、を備え、
    前記第１電極の前記制御電極側の領域は、前記第１半導体領域と前記第２半導体領域との界面よりも当該第１半導体領域側に位置し、
    前記第１電極は、前記第２電極と電気的に接続され、
    前記第１絶縁膜は、前記第２絶縁膜の膜厚以上の厚さを有することを特徴とする半導体装置。
  2. 前記第４半導体領域は、前記トレンチのコーナー部から底面に跨って当該トレンチの底面を覆うことを特徴とする請求項１に記載の半導体装置。
  3. 前記第４半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度の２０％以上８８％以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型の第１半導体領域と、
    前記第１半導体領域の表面層に設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の表面層に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域に接し、かつ前記第２半導体領域を貫通し、前記第１半導体領域まで達するトレンチと、
    前記トレンチの内部の底面側に、第１絶縁膜を介して設けられた第１電極と、
    前記トレンチ内部の前記第１電極の上方に、第２絶縁膜を介して設けられた制御電極と、
    前記第２半導体領域および前記第３半導体領域に接する第２電極と、
    前記第１半導体領域よりも高い不純物濃度を有し、前記トレンチのコーナー部よりも前記第２半導体領域側の当該第１半導体領域に設けられた第１導電型の第５半導体領域と、を備え、
    前記第１電極の前記制御電極側の領域は、前記第１半導体領域と前記第２半導体領域との界面よりも当該第１半導体領域側に位置し、
    前記第１電極は、前記第２電極と電気的に接続され、
    前記第１絶縁膜は、前記第２絶縁膜の膜厚以上の厚さを有することを特徴とする半導体装置。
  5. 前記第５半導体領域は、前記トレンチの側壁に設けられた前記第１絶縁膜および前記第２絶縁膜を介して、前記第１電極および前記制御電極と隣り合うことを特徴とする請求項４に記載の半導体装置。
  6. 前記第５半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度の１１４％以上５００％以下であることを特徴とする請求項４または５に記載の半導体装置。
  7. 前記第１半導体領域となる半導体基板は、シリコン基板であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第１半導体領域となる半導体基板は、炭化珪素基板であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  9. 第１導電型の第１半導体領域に、底面とコーナー部とのなす角度が鈍角となるトレンチを形成するトレンチ形成工程と、
    前記第１半導体領域の表面層に第２導電型不純物を導入し、前記トレンチのコーナー部に露出する当該第１半導体領域の表面層の第１導電型不純物濃度を選択的に低くする不純物導入工程と、
    前記不純物導入工程の後、前記トレンチの内部に、第１絶縁膜を介して第１電極を形成する第１電極形成工程と、
    前記トレンチ内部の前記第１電極の上方に、第２絶縁膜を介して制御電極を形成する制御電極形成工程と、
    前記第１半導体領域の表面層に導入された前記第２導電型不純物を拡散させ、当該第１半導体領域よりも低い不純物濃度を有し、かつ前記トレンチのコーナー部を覆う第１導電型の第４半導体領域を形成する拡散工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記トレンチ形成工程では、前記トレンチの底面とコーナー部とのなす角度が１２０度以上１５０度以下の角度となる当該トレンチを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記不純物導入工程では、前記第１半導体領域の表面に対して６５度以上８０度以下の角度をなす斜め方向から第２導電型不純物をイオン注入することを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 第１導電型の第１半導体領域にトレンチを形成するトレンチ形成工程と、
    前記第１半導体領域の表面層に第２導電型不純物を導入し、前記トレンチの底面に露出する当該第１半導体領域の表面層の第１導電型不純物濃度を選択的に低くする不純物導入工程と、
    前記不純物導入工程の後、前記トレンチの内部に、第１絶縁膜を介して第１電極を形成する第１電極形成工程と、
    前記トレンチ内部の前記第１電極の上方に、第２絶縁膜を介して制御電極を形成する制御電極形成工程と、
    前記第１半導体領域の表面層に導入された前記第２導電型不純物を拡散させ、当該第１半導体領域よりも低い不純物濃度を有し、かつ前記トレンチのコーナー部から底面に跨って当該トレンチの底面を覆う第１導電型の第４半導体領域を形成する拡散工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 前記不純物導入工程では、前記第１半導体領域の表面に対して垂直に第２導電型不純物をイオン注入することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 第１導電型の第１半導体領域にトレンチを形成するトレンチ形成工程と、
    前記第１半導体領域の表面層に第１導電型不純物を導入し、前記トレンチのコーナー部を除く当該トレンチの側壁に露出する当該第１半導体領域の表面層の第１導電型不純物濃度を選択的に高くする不純物導入工程と、
    前記不純物導入工程の後、前記トレンチの内部に、第１絶縁膜を介して第１電極を形成する第１電極形成工程と、
    前記トレンチ内部の前記第１電極の上方に、第２絶縁膜を介して制御電極を形成する制御電極形成工程と、
    前記第１半導体領域の表面層に導入された前記第１導電型不純物を拡散させ、前記トレンチの側壁に当該トレンチのコーナー部まで達しない深さを有し、かつ前記第１半導体領域よりも高い不純物濃度を有する第１導電型の第５半導体領域を形成する拡散工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 前記不純物導入工程では、前記第１半導体領域の表面に対して４５度以上８０度以下の角度をなす斜め方向から第１導電型不純物をイオン注入することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第１半導体領域となる半導体基板は、シリコン基板であることを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
  17. 前記第１半導体領域となる半導体基板は、炭化珪素基板であることを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
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