JP2020072158A - 半導体装置 - Google Patents

Abstract

【課題】ブレークダウン電圧の低下を抑制しながら、オン抵抗を低減できる半導体装置を提供する。【解決手段】半導体装置１は、第１主面３を有する半導体層２と、第１主面３の表層部に形成されたｎ型のドリフト領域５４と、第１主面３に形成され、ドリフト領域５４に第１側壁６２、第２側壁６３および底壁６４を有するゲートトレンチ６５、ゲートトレンチ６５の内壁に形成された絶縁層６６、および、絶縁層６６を挟んでゲートトレンチ６５に埋設され、ゲート電圧が印加される埋め込み電極６７を含むトレンチゲート構造６１と、ドリフト領域５４においてトレンチゲート構造６１の外壁に沿う領域に形成され、ドリフト領域５４のｎ型不純物濃度を超えるｎ型不純物濃度を有するｎ＋型の高濃度ドリフト領域９１と、を含む。【選択図】図７

Description

本発明は、半導体装置に関する。

特許文献１は、トレンチゲートパワー半導体装置を開示している。この半導体装置は、溝が形成されたドリフト層と、溝の内面に形成されたゲート絶縁膜と、ゲート絶縁膜を挟んで溝に埋め込まれたゲート電極膜と、を含む。
特許文献２は、トレンチゲート構造のパワートランジスタを有する半導体装置を開示している。この半導体装置は、溝が形成された主面を有するエピタキシャル層（ドリフト層）と、溝の内面に形成されたゲート絶縁層と、ゲート絶縁層を挟んで溝に埋め込まれたダミーゲート電極およびゲート電極と、ダミーゲート電極およびゲート電極の間に介在する絶縁層と、を含む。

国際公開第２０１２／１６５３１９Ａ１号 特開２００６−２０２９３１号公報

トレンチゲート構造を備えた半導体装置の分野では、低オン抵抗化が一つの課題となっている。低オン抵抗化を図る一つの方法として、ドリフト層を高濃度化することが考えられる。この場合、キャリア密度の増加によってオン抵抗の低減を図ることができる。しかし、ドリフト層の全域を一括して高濃度化すると、半導体層中において電界集中が生じやすくなる結果、ブレークダウン電圧が低下するという背反が生じる。

本発明の一実施形態は、ブレークダウン電圧の低下を抑制しながら、オン抵抗を低減できる半導体装置を提供する。

本発明の一実施形態は、主面を有する半導体層と、前記主面の表層部に形成された第１導電型のドリフト領域と、前記主面に形成され、前記ドリフト領域に側壁および底壁を有するトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、ゲート電圧が印加される埋め込み電極を含むトレンチゲート構造と、前記ドリフト領域において前記トレンチゲート構造の外壁に沿う領域に形成され、前記ドリフト領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有する第１導電型の高濃度ドリフト領域と、を含む、半導体装置を提供する。

この半導体装置によれば、ドリフト領域において主たる電流経路となる領域が高濃度ドリフト領域によって高濃度化されている。これにより、ドリフト領域の全域の高濃度化を回避できるから、ブレークダウン電圧の低下を抑制しながら、オン抵抗を低減できる。

図１は、本発明の第１実施形態に係る半導体装置を一つの方向から見た斜視図である。 図２は、図１に示す半導体装置の電気的構造を示すブロック回路図である。 図３は、図１に示す領域IIIの断面斜視図であって、第１形態例に係る高濃度ドリフト領域を含む形態を示す断面斜視図である。 図４は、図３から電極を取り除いた断面斜視図である。 図５は、図４から層間絶縁層を取り除いた断面斜視図である。 図６は、図５の平面図である。 図７は、図３に示す２つのトレンチゲート構造を含む領域の拡大断面図である。 図８は、図７に示す１つのトレンチゲート構造の拡大断面図である。 図９は、図１に示す領域IXの平面図であって、半導体層の入力領域の一部の構造を示す平面図である。 図１０は、図９に示すX-X線に沿う断面図である。 図１１は、図９に示すXI-XI線に沿う断面図である。 図１２Ａは、図７に対応する領域の断面図であって、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図１２Ｂは、図１２Ａの後の工程を説明するための断面図である。 図１２Ｃは、図１２Ｂの後の工程を説明するための断面図である。 図１２Ｄは、図１２Ｃの後の工程を説明するための断面図である。 図１２Ｅは、図１２Ｄの後の工程を説明するための断面図である。 図１２Ｆは、図１２Ｅの後の工程を説明するための断面図である。 図１２Ｇは、図１２Ｆの後の工程を説明するための断面図である。 図１２Ｈは、図１２Ｇの後の工程を説明するための断面図である。 図１２Ｉは、図１２Ｈの後の工程を説明するための断面図である。 図１２Ｊは、図１２Ｉの後の工程を説明するための断面図である。 図１２Ｋは、図１２Ｊの後の工程を説明するための断面図である。 図１２Ｌは、図１２Ｋの後の工程を説明するための断面図である。 図１２Ｍは、図１２Ｌの後の工程を説明するための断面図である。 図１２Ｎは、図１２Ｍの後の工程を説明するための断面図である。 図１２Ｏは、図１２Ｎの後の工程を説明するための断面図である。 図１２Ｐは、図１２Ｏの後の工程を説明するための断面図である。 図１２Ｑは、図１２Ｐの後の工程を説明するための断面図である。 図１２Ｒは、図１２Ｑの後の工程を説明するための断面図である。 図１２Ｓは、図１２Ｒの後の工程を説明するための断面図である。 図１２Ｔは、図１２Ｓの後の工程を説明するための断面図である。 図１２Ｕは、図１２Ｔの後の工程を説明するための断面図である。 図１２Ｖは、図１２Ｕの後の工程を説明するための断面図である。 図１３Ａは、図７に対応する領域の断面図であって、第２形態例に係る高濃度ドリフト領域が形成された形態を示す断面図である。 図１３Ｂは、図７に対応する領域の断面図であって、第３形態例に係る高濃度ドリフト領域が形成された形態を示す断面図である。 図１３Ｃは、図７に対応する領域の断面図であって、第４形態例に係る高濃度ドリフト領域が形成された形態を示す断面図である。 図１３Ｄは、図７に対応する領域の断面図であって、第５形態例に係る高濃度ドリフト領域が形成された形態を示す断面図である。 図１３Ｅは、図７に対応する領域の断面図であって、第６形態例に係る高濃度ドリフト領域が形成された形態を示す断面図である。 図１３Ｆは、図７に対応する領域の断面図であって、第７形態例に係る高濃度ドリフト領域が形成された形態を示す断面図である。 図１３Ｇは、図５に対応する領域の断面斜視図であって、第８形態例に係る高濃度ドリフト領域が形成された形態を示す断面斜視図である。 図１４は、図７に対応する領域の断面図であって、本発明の第２実施形態に係る半導体装置を示す断面図である。 図１５は、図１示す半導体装置が組み込まれた半導体パッケージを、封止樹脂を透過して示す斜視図である。 図１６は、図１５の平面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を一つの方向から見た斜視図である。
図１を参照して、半導体装置１は、半導体層２を含む。半導体層２は、シリコンを含む。半導体層２は、直方体形状に形成されたチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。

半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、半導体層２の第１主面３において側面５Ｄ側の領域に設定されている。入力領域７は、半導体層２の第１主面３において側面５Ｂ側の領域に設定されている。
平面視において、出力領域６の面積Ｓ１は、入力領域７の面積Ｓ２以上である（Ｓ２≦Ｓ１）。面積Ｓ２に対する面積Ｓ１の比Ｓ１／Ｓ２は、１を超えて１０以下であってもよい（１＜Ｓ１／Ｓ２≦１０）。比Ｓ１／Ｓ２は、１を超えて５以下、または、５以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。

出力領域６は、絶縁ゲート型のトランジスタの一例としてのゲート、ドレインおよびソースを有するパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９を含む。
入力領域７は、制御回路の一例としてのコントロールＩＣ（Integrated Circuit）１０を含む。コントロールＩＣ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路には、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号を生成する回路が含まれる。コントロールＩＣ１０は、パワーＭＩＳＦＥＴ９と共に所謂ＩＰＤ（Intelligent Power Device）を形成している。ＩＰＤは、ＩＰＭ（Intelligent Power Module）とも称される。

入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略されるが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。
半導体層２の上には、複数（この形態では６つ）の電極１１，１２，１３，１４，１５、１６およびゲート制御配線１７が形成されている。図１では、ハッチングによって複数の電極１１〜１６およびゲート制御配線１７が示されている。複数の電極１１〜１６は、この形態では、電源電極１１（ドレイン電極）、出力電極１２（ソース電極）、入力電極１３、基準電位電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６を含む。

複数の電極１１〜１６の個数、配置および平面形状は任意であり、図１に示される形態に限定されない。複数の電極１１〜１６の個数、配置および平面形状は、パワーＭＩＳＦＥＴ９の仕様やコントロールＩＣ１０の仕様に応じて調整される。
電源電極１１は、半導体層２の第２主面４の上に形成されている。電源電極１１は、半導体層２の第２主面４に電気的に接続されている。電源電極１１は、パワーＭＩＳＦＥＴ９のドレインや、コントロールＩＣ１０の各種回路に電源電圧を伝達する。

電源電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層のうちの少なくとも１つを含んでいてもよい。電源電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。電源電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

出力電極１２は、出力領域６の上に形成されている。出力電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。出力電極１２は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。
入力電極１３、基準電位電極１４、ＥＮＡＢＬＥ電極１５およびＳＥＮＳＥ電極１６は、入力領域７の上にそれぞれ形成されている。入力電極１３は、コントロールＩＣ１０を駆動するための入力電圧を伝達する。

基準電位電極１４は、コントロールＩＣ１０に基準電位（たとえばグランド電位）を伝達する。ＥＮＡＢＬＥ電極１５は、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号を伝達する。ＳＥＮＳＥ電極１６は、コントロールＩＣ１０の異常を検出するための電気信号を伝達する。
ゲート制御配線１７は、出力領域６および入力領域７に選択的に引き回されている。ゲート制御配線１７は、この形態では、第１ゲート制御配線１７Ａおよび第２ゲート制御配線１７Ｂを含む。ゲート制御配線１７の個数は任意であり、ゲート制御信号の伝達距離や、伝達すべきゲート制御信号の数に応じて調整される。

ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントロールＩＣ１０に電気的に接続されている。ゲート制御配線１７は、コントロールＩＣ１０によって生成されたゲート制御信号をパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号は、ゲート電圧および基準電位を含む。パワーＭＩＳＦＥＴ９のオン・オフは、ゲート制御信号によって制御される。

出力電極１２、入力電極１３、基準電位電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。
出力電極１２、入力電極１３、基準電位電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、Ａｌ−Ｓｉ−Ｃｕ（アルミニウム−シリコン−銅）合金、Ａｌ−Ｓｉ（アルミニウム−シリコン）合金、または、Ａｌ−Ｃｕ（アルミニウム−銅）合金のうちの少なくとも一種をそれぞれ含んでいてもよい。

出力電極１２、入力電極１３、基準電位電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６およびゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では、半導体装置１が車に搭載された場合を例にとって説明する。

半導体装置１は、電源電極１１、出力電極１２、入力電極１３、基準電位電極１４、ＥＮＡＢＬＥ電極１５、ＳＥＮＳＥ電極１６、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を含む。
電源電極１１は、電源に接続される。電源電極１１は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に電源電圧を提供する。電源電圧は、１０Ｖ以上２０Ｖ以下であってもよい。出力電極１２は、負荷に接続される。

入力電極１３は、ＭＣＵ（Micro Controller Unit）、ＤＣ／ＤＣコンバータ、ＬＤＯ（Low Drop Out）等に接続されてもよい。入力電極１３は、コントロールＩＣ１０に入力電圧を提供する。入力電圧は、１Ｖ以上１０Ｖ以下であってもよい。基準電位電極１４は、基準電位配線に接続される。基準電位電極１４は、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０に基準電位を提供する。

ＥＮＡＢＬＥ電極１５は、ＭＣＵに接続されてもよい。ＥＮＡＢＬＥ電極１５には、コントロールＩＣ１０の一部または全部の機能を有効または無効にするための電気信号が入力される。ＳＥＮＳＥ電極１６は、抵抗器に接続されてもよい。
パワーＭＩＳＦＥＴ９のゲートは、ゲート制御配線１７を介してコントロールＩＣ１０（後述するゲート制御回路２５）に接続されている。パワーＭＩＳＦＥＴ９のドレインは、電源電極１１に接続されている。パワーＭＩＳＦＥＴ９のソースは、コントロールＩＣ１０（後述する電流検出回路２７）および出力電極１２に接続されている。

コントロールＩＣ１０は、センサＭＩＳＦＥＴ２１、入力回路２２、電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８および異常検出回路２９を含む。
センサＭＩＳＦＥＴ２１のゲートは、ゲート制御回路２５に接続されている。センサＭＩＳＦＥＴ２１のドレインは、電源電極１１に接続されている。センサＭＩＳＦＥＴ２１のソースは、電流検出回路２７に接続されている。

入力回路２２は、入力電極１３および電圧制御回路２３に接続されている。入力回路２２は、シュミットトリガ回路を含んでいてもよい。入力回路２２は、入力電極１３に印加された電気信号の波形を整形する。入力回路２２によって生成された信号は、電圧制御回路２３に入力される。
電圧制御回路２３は、保護回路２４、ゲート制御回路２５、電源逆接続保護回路２８および異常検出回路２９に接続されている。電圧制御回路２３は、入力回路２２からの電気信号および保護回路２４からの電気信号に応じて、種々の電圧を生成する。電圧制御回路２３は、この形態では、駆動電圧生成回路３０、第１定電圧生成回路３１、第２定電圧生成回路３２および基準電位・基準電流生成回路３３を含む。

駆動電圧生成回路３０は、ゲート制御回路２５を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧から所定値を差し引いた値に設定されてもよい。駆動電圧生成回路３０は、電源電圧から５Ｖを差し引いた５Ｖ以上１５Ｖ以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路２５に入力される。
第１定電圧生成回路３１は、保護回路２４を駆動するための第１定電圧を生成する。第１定電圧生成回路３１は、ツェナーダイオードを含んでいてもよい。第１定電圧は、１Ｖ以上５Ｖ以下であってもよい。第１定電圧は、保護回路２４（より具体的には、後述する負荷オープン検出回路３５等）に入力される。

第２定電圧生成回路３２は、保護回路２４を駆動するための第２定電圧を生成する。第２定電圧生成回路３２は、レギュレータ回路を含んでいてもよい。第２定電圧は、１Ｖ以上５Ｖ以下であってもよい。第２定電圧は、保護回路２４（より具体的には、後述する過熱保護回路３６や低電圧誤動作抑制回路３７）に入力される。
基準電位・基準電流生成回路３３は、各種回路の基準電位および基準電流を生成する。基準電位は、１Ｖ以上５Ｖ以下であってもよい。基準電流は、１ｍＡ以上１Ａ以下であってもよい。基準電位および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電位および基準電流は、当該コンパレータに入力されてもよい。

保護回路２４は、電圧制御回路２３、ゲート制御回路２５、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。保護回路２４は、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７を含む。
過電流保護回路３４は、ゲート制御回路２５およびセンサＭＩＳＦＥＴ２１のソースに接続されている。過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５（より具体的には、後述する駆動信号出力回路４０）に入力される。

負荷オープン検出回路３５は、電圧制御回路２３およびパワーＭＩＳＦＥＴ９のソースに接続されている。負荷オープン検出回路３５は、パワーＭＩＳＦＥＴ９のショート状態やオープン状態を検出する。負荷オープン検出回路３５によって生成された信号は、電圧制御回路２３に入力される。
過熱保護回路３６は、電圧制御回路２３に接続されている。過熱保護回路３６は、半導体装置１の温度を監視する。過熱保護回路３６は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６は、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６によって生成された信号は、電圧制御回路２３に入力される。

低電圧誤動作抑制回路３７は、電圧制御回路２３に接続されている。低電圧誤動作抑制回路３７は、電源電圧が所定値未満である場合にパワーＭＩＳＦＥＴ９が誤動作するのを抑制する。低電圧誤動作抑制回路３７によって生成された信号は、電圧制御回路２３に入力される。
ゲート制御回路２５は、電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン・オフおよびセンサＭＩＳＦＥＴ２１のオン・オフを制御する。

ゲート制御回路２５は、電圧制御回路２３からの電気信号および保護回路２４からの電気信号に応じて、複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートにそれぞれ入力される。ゲート制御回路２５は、より具体的には、発振回路３８、チャージポンプ回路３９および駆動信号出力回路４０を含む。

発振回路３８は、電圧制御回路２３からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路３８によって生成された電気信号は、チャージポンプ回路３９に入力される。チャージポンプ回路３９は、発振回路３８からの電気信号を昇圧させる。チャージポンプ回路３９によって昇圧された電気信号は、駆動信号出力回路４０に入力される。
駆動信号出力回路４０は、チャージポンプ回路３９からの電気信号および保護回路２４（より具体的には、過電流保護回路３４）からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに入力される。センサＭＩＳＦＥＴ２１およびパワーＭＩＳＦＥＴ９は、駆動信号出力回路４０によって同時に駆動制御される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、電源電極１１、パワーＭＩＳＦＥＴ９のゲートおよびセンサＭＩＳＦＥＴ２１のゲートに接続されている。アクティブクランプ回路２６は、互いに逆バイアス接続された２つのダイオードを含んでいてもよい。２つのダイオードは、ツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

電流検出回路２７は、保護回路２４、異常検出回路２９、パワーＭＩＳＦＥＴ９のソースおよびセンサＭＩＳＦＥＴ２１のソースに接続されている。電流検出回路２７は、パワーＭＩＳＦＥＴ９によって生成された電気信号およびセンサＭＩＳＦＥＴ２１によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路２９に入力される。

電源逆接続保護回路２８は、基準電位電極１４および電圧制御回路２３に接続されている。電源逆接続保護回路２８は、電源が逆接続された際に、逆電圧から電圧制御回路２３やパワーＭＩＳＦＥＴ９等を保護する。
異常検出回路２９は、電圧制御回路２３、保護回路２４および電流検出回路２７に接続されている。異常検出回路２９は、保護回路２４の電圧を監視する。保護回路２４において、過電流保護回路３４、負荷オープン検出回路３５、過熱保護回路３６および低電圧誤動作抑制回路３７のいずれかに異常（電圧の変動等）が生じた場合、保護回路２４の電圧に応じた異常検出信号を生成し、外部に出力する。

異常検出回路２９は、より具体的には、第１マルチプレクサ回路４１および第２マルチプレクサ回路４２を含む。第１マルチプレクサ回路４１は、２つの入力部、１つの出力部および１つの選択制御入力部を含む。第１マルチプレクサ回路４１の入力部には、保護回路２４および電流検出回路２７がそれぞれ接続されている。第１マルチプレクサ回路４１の出力部には、第２マルチプレクサ回路４２が接続されている。第１マルチプレクサ回路４１の選択制御入力部には、電圧制御回路２３が接続されている。

第１マルチプレクサ回路４１は、電圧制御回路２３からの電気信号、保護回路２４からの電圧検出信号および電流検出回路２７からの電流検出信号に応じて、異常検出信号を生成する。第１マルチプレクサ回路４１によって生成された異常検出信号は、第２マルチプレクサ回路４２に入力される。
第２マルチプレクサ回路４２は、２つの入力部および１つの出力部を含む。第２マルチプレクサ回路４２の入力部には、第２マルチプレクサ回路４２の出力部およびＥＮＡＢＬＥ電極１５がそれぞれ接続されている。第２マルチプレクサ回路４２の出力部には、ＳＥＮＳＥ電極１６が接続されている。

ＥＮＡＢＬＥ電極１５にＭＣＵが接続され、ＳＥＮＳＥ電極１６に抵抗器が接続されている場合、ＭＣＵからＥＮＡＢＬＥ電極１５にオン信号が入力され、ＳＥＮＳＥ電極１６から異常検出信号が取り出される。異常検出信号は、ＳＥＮＳＥ電極１６に接続された抵抗器によって電気信号に変換される。半導体装置１の状態異常は、この電気信号に基づいて検出される。

図３は、図１に示す領域IIIの断面斜視図であって、第１形態例に係る高濃度ドリフト領域９１を含む形態を示す断面斜視図である。図４は、図３から基準電位電極１４およびゲート制御配線１７を取り除いた断面斜視図である。図５は、図４から層間絶縁層１２２を取り除いた断面斜視図である。
図６は、図５の平面図である。図７は、図３に示す２つのトレンチゲート構造６１を含む領域の拡大断面図である。図８は、図７に示す１つのトレンチゲート構造６１の拡大断面図である。

図３〜図８を参照して、半導体層２は、この形態では、ｎ^＋型の半導体基板５１およびｎ型のエピタキシャル層５２を含む積層構造を有している。半導体基板５１によって半導体層２の第２主面４が形成されている。エピタキシャル層５２によって半導体層２の第１主面３が形成されている。半導体基板５１およびエピタキシャル層５２によって半導体層２の側面５Ａ〜５Ｄが形成されている。

エピタキシャル層５２は、半導体基板５１のｎ型不純物濃度よりも低いｎ型不純物濃度を有している。半導体基板５１のｎ型不純物濃度は、１×１０^１８ｃｍ^−３以上１×１０^２０ｃｍ^−３以下であってもよい。エピタキシャル層５２のｎ型不純物濃度は、１×１０^１５ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。
エピタキシャル層５２は、半導体基板５１の厚さＴｓｕｂ未満の厚さＴｅｐｉ（Ｔｅｐｉ＜Ｔｓｕｂ）を有している。半導体基板５１の厚さＴｓｕｂは、５０μｍ以上４５０μｍ以下であってもよい。厚さＴｓｕｂは、５０μｍ以上１５０μｍ以下、１５０μｍ以上２５０μｍ以下、２５０μｍ以上３５０μｍ以下、または、３５０μｍ以上４５０μｍ以下であってもよい。

半導体基板５１の厚さＴｓｕｂを低減させることにより、抵抗値を低減できる。半導体基板５１の厚さＴｓｕｂは、研削によって調整できる。この場合、半導体層２の第２主面４は、研削痕を有する研削面であってもよい。
エピタキシャル層５２の厚さＴｅｐｉは、５μｍ以上２０μｍ以下であってもよい。エピタキシャル層５２の厚さＴｅｐｉは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。厚さＴｅｐｉは、５μｍ以上１５μｍ以下であることが好ましい。

半導体基板５１は、半導体層２の第２主面４側においてドレイン領域５３として形成されている。エピタキシャル層５２は、半導体層２の第１主面３の表層部においてドリフト領域５４（ドレインドリフト領域）として形成されている。ドリフト領域５４の底部は、半導体基板５１およびエピタキシャル層５２の境界によって形成されている。以下、エピタキシャル層５２をドリフト領域５４という。

出力領域６において半導体層２の第１主面３の表層部には、ｐ型のボディ領域５５が形成されている。ボディ領域５５のｐ型不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下であってもよい。
ボディ領域５５は、ドリフト領域５４の表層部に形成されている。ボディ領域５５の底部は、ドリフト領域５４の底部に対して第１主面３側の領域に形成されている。ボディ領域５５の厚さは、０．５μｍ以上２μｍ以下であってもよい。ボディ領域５５の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。

出力領域６において半導体層２の第１主面３には、複数のトレンチゲート構造６１が形成されている。複数のトレンチゲート構造６１は、平面視において第１方向Ｘに沿って帯状にそれぞれ延び、第２方向Ｙに沿って間隔を空けて形成されている。
複数のトレンチゲート構造６１は、平面視において全体としてストライプ状に形成されている。複数のトレンチゲート構造６１は、第１方向Ｘにおいて一方側の第１端部および他方側の第２端部をそれぞれ有している。

図３〜図６では、各トレンチゲート構造６１の一端部側の領域を図示し、他端部側の領域の図示を省略している。各トレンチゲート構造６１の他端部側の領域の構造は、各トレンチゲート構造６１の一端部側の領域の構造とほぼ同様である。
各トレンチゲート構造６１の幅ＷＴは、０．５μｍ以上２μｍ以下であってもよい。幅ＷＴは、各トレンチゲート構造６１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の幅である。幅ＷＴは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。幅ＷＴは、０．８μｍ以上１．２μｍ以下であることが好ましい。

複数のトレンチゲート構造６１は、ボディ領域５５を貫通し、ドリフト領域５４に達している。各トレンチゲート構造６１の深さＤＴは、１μｍ以上１０μｍ以下であってもよい。深さＤＴは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴは、２μｍ以上６μｍ以下であることが好ましい。

各トレンチゲート構造６１は、一方側の第１側壁６２、他方側の第２側壁６３、ならびに、第１側壁６２および第２側壁６３を接続する底壁６４を含む。以下では、第１側壁６２、第２側壁６３および底壁６４を纏めて「内壁」または「外壁」ということがある。
各トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４は、ドリフト領域５４内に位置している。各トレンチゲート構造６１の第１側壁６２および第２側壁６３は、法線方向Ｚに沿って延びている。各トレンチゲート構造６１の第１側壁６２および第２側壁６３は、第１主面３に対して垂直に形成されていてもよい。

半導体層２内において第１側壁６２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁６３が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。各トレンチゲート構造６１は、断面視において第１主面３側から底壁６４側に向けて幅ＷＴが狭まる先細り形状（テーパ形状）に形成されていてもよい。

各トレンチゲート構造６１の底壁６４は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。各トレンチゲート構造６１の底壁６４は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
各トレンチゲート構造６１の底壁６４は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴを空けて第１主面３側の領域に位置している。間隔ＩＴは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴは、１μｍ以上５μｍ以下であることが好ましい。

複数のトレンチゲート構造６１は、第２方向Ｙに沿って交互に配列された第１トレンチゲート構造６１Ａおよび第２トレンチゲート構造６１Ｂを含む。第１トレンチゲート構造６１Ａの外壁からは、ドリフト領域５４内に第１空乏層が拡がる。第２トレンチゲート構造６１Ｂの外壁からは、ドリフト領域５４内に第２空乏層が拡がる。
複数のトレンチゲート構造６１は、第１空乏層が第２空乏層に重なる態様で配列されている。第１空乏層は、より具体的には、第１トレンチゲート構造６１Ａおよび第２トレンチゲート構造６１Ｂの間の領域において、各トレンチゲート構造６１の底壁６４に対して第１主面３側の領域で第２空乏層に重なる。

第１空乏層は、第１トレンチゲート構造６１Ａおよび第２トレンチゲート構造６１Ｂの間の領域において、各トレンチゲート構造６１の底壁６４に対してドリフト領域５４の底部側の領域で第２空乏層に重なることが好ましい。このような構造によれば、各トレンチゲート構造６１の底壁６４に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。

互いに隣り合うトレンチゲート構造６１の側壁間のピッチＰＳは、０．２μｍ以上２μｍ以下であってもよい。ピッチＰＳは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、０．８μｍ以上１．０μｍ以下、１．０μｍ以上１．２μｍ以下、１．２μｍ以上１．４μｍ以下、１．４μｍ以上１．６μｍ以下、１．６μｍ以上１．８μｍ以下、または、１．８μｍ以上２．０μｍ以下であってもよい。ピッチＰＳは、０．３μｍ以上１．５μｍ以下であることが好ましい。

ピッチＰＳは、一方側のトレンチゲート構造６１の第１側壁６２および他方側のトレンチゲート構造６１の第２側壁６３の間において、各トレンチゲート構造６１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の距離である。
互いに隣り合うトレンチゲート構造６１の中央部間のピッチＰＣは、１μｍ以上３μｍ以下であってもよい。ピッチＰＣは、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。ピッチＰＣは、１．２μｍ以上１．８μｍ以下であることが好ましい。

ピッチＰＣは、一方側のトレンチゲート構造６１の中央部および他方側のトレンチゲート構造６１の中央部の間において、各トレンチゲート構造６１が延びる方向（第１方向Ｘ）に直交する方向（第２方向Ｙ）の距離である。
ピッチＰＣを狭めることにより、単位面積当たりのチャネル面積を増加させることができるから、チャネル抵抗の低減を図ることができる。また、ブレークダウン電圧の向上も図ることができる。ただし、この場合、ドリフト領域５４内の電流経路の縮小に起因してドリフト領域５４のオン抵抗が増加するという背反がある。この背反に対する対策については、後述する。

図６〜図８を参照して、各トレンチゲート構造６１は、ゲートトレンチ６５、絶縁層６６および埋め込み電極６７（電極）を含む。ゲートトレンチ６５は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
ゲートトレンチ６５は、トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４を区画している。以下では、トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４を、ゲートトレンチ６５の第１側壁６２、第２側壁６３および底壁６４ともいう。

絶縁層６６は、ゲートトレンチ６５の内壁に沿って膜状に形成されている。絶縁層６６は、ゲートトレンチ６５内において凹状の空間を区画している。絶縁層６６においてゲートトレンチ６５の底壁６４を被覆する部分は、ゲートトレンチ６５の底壁６４に倣って形成されている。これにより、絶縁層６６は、ゲートトレンチ６５内においてＵ字状に窪んだＵ字空間を区画している。

絶縁層６６は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。
絶縁層６６は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。絶縁層６６は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。絶縁層６６は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。絶縁層６６は、この形態では、ＳｉＯ_２層からなる単層構造を有している。

図８を参照して、絶縁層６６は、ゲートトレンチ６５の底壁６４側から半導体層２の第１主面３側に向けてこの順に形成された底側絶縁層６８および開口側絶縁層６９を含む。
底側絶縁層６８は、ゲートトレンチ６５の底壁６４側の内壁を被覆している。底側絶縁層６８は、より具体的には、ボディ領域５５の底部に対してゲートトレンチ６５の底壁６４側の内壁を被覆している。底側絶縁層６８は、ゲートトレンチ６５の底壁６４側においてＵ字空間を区画している。底側絶縁層６８は、Ｕ字空間を区画する平滑な内壁面を有している。底側絶縁層６８は、ドリフト領域５４（より具体的には後述する高濃度ドリフト領域９１）に接している。底側絶縁層６８の一部は、ボディ領域５５に接していてもよい。

開口側絶縁層６９は、ゲートトレンチ６５の開口側の内壁を被覆している。開口側絶縁層６９は、より具体的には、ボディ領域５５の底部に対してゲートトレンチ６５の開口側の領域においてゲートトレンチ６５の第１側壁６２および第２側壁６３を被覆している。開口側絶縁層６９は、ボディ領域５５に接している。開口側絶縁層６９の一部は、ドリフト領域５４に接していてもよい。

底側絶縁層６８は、第１厚さＴ１を有している。開口側絶縁層６９は、第１厚さＴ１未満の第２厚さＴ２（Ｔ２＜Ｔ１）を有している。第１厚さＴ１は、底側絶縁層６８においてゲートトレンチ６５の内壁の法線方向に沿う厚さである。第２厚さＴ２は、開口側絶縁層６９においてゲートトレンチ６５の内壁の法線方向に沿う厚さである。
ゲートトレンチ６５の幅ＷＴに対する第１厚さＴ１の比Ｔ１／ＷＴは、０．１以上０．４以下であってもよい。比Ｔ１／ＷＴは、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、または、０．３５以上０．４以下であってもよい。比Ｔ１／ＷＴは、０．２５以上０．３５以下であることが好ましい。

底側絶縁層６８の第１厚さＴ１は、１５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第１厚さＴ１は、１８００Å以上３５００Å以下であることが好ましい。

開口側絶縁層６９の第２厚さＴ２は、底側絶縁層６８の第１厚さＴ１の１／１００以上１／１０以下であってもよい。第２厚さＴ２は、１００Å以上５００Å以下であってもよい。第２厚さＴ２は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第２厚さＴ２は、２００Å以上４００Å以下であることが好ましい。

底側絶縁層６８は、ゲートトレンチ６５の第１側壁６２および第２側壁６３を被覆する部分からゲートトレンチ６５の底壁６４を被覆する部分に向けて第１厚さＴ１が減少する態様で形成されている。
底側絶縁層６８においてゲートトレンチ６５の底壁６４を被覆する部分の厚さは、底側絶縁層６８においてゲートトレンチ６５の第１側壁６２および第２側壁６３を被覆する部分の厚さよりも小さい。底側絶縁層６８によって区画されたＵ字空間の底壁側の開口幅は、第１厚さＴ１の減少分だけ拡張されている。これにより、Ｕ字空間の先細りが抑制されている。

底側絶縁層６８は、より具体的には、側壁被覆部７０および底壁被覆部７１を含む。側壁被覆部７０は、ゲートトレンチ６５の第１側壁６２および第２側壁６３を被覆し、Ｕ字空間の側壁を形成している。底壁被覆部７１は、ゲートトレンチ６５の底壁６４を被覆し、Ｕ字空間の底壁を形成している。
底壁被覆部７１は、第１厚さＴ１の範囲において、側壁被覆部７０の厚さＴＳとは異なる厚さＴＢを有している。底壁被覆部７１の厚さＴＢは、より具体的には、側壁被覆部７０の厚さＴＳ未満（ＴＢ＜ＴＳ）である。

側壁被覆部７０の厚さＴＳに対する底壁被覆部７１の厚さＴＢの比ＴＢ／ＴＳは、０．５以上０．８以下であってもよい。比ＴＢ／ＴＳは、０．５以上０．５５以下、０．５５以上０．６以下、０．６以上０．６５以下、０．６５以上０．７以下、０．７以上０．７５以下、または、０．７５以上０．８以下であってもよい。比ＴＢ／ＴＳは、０．６５以上０．７５以下であることが好ましい。

底壁被覆部７１は、隅部７１Ａおよび最深部７１Ｂを含む。隅部７１Ａは、側壁被覆部７０との境界部を区画している。最深部７１Ｂは、Ｕ字空間の底を区画している。最深部７１Ｂは、隅部７１Ａの厚さＴＣとは異なる厚さＴＤ（ＴＤ≠ＴＣ）を有していてもよい。最深部７１Ｂの厚さＴＤは、隅部７１Ａの厚さＴＣを超えていていもよい（ＴＤ＞ＴＣ）。

厚さＴＤおよび厚さＴＣの差ＴＤ−ＴＣは、１０Å以上２００Å以下であってもよい。差ＴＤ−ＴＣは、１０Å以上５０Å以下、５０Å以上１００Å以下、１００Å以上１５０Å以下、または、１５０Å以上２００Å以下であってもよい。差ＴＤ−ＴＣは、１０Å以上８０Å以下であることが好ましい。
底側絶縁層６８によって区画されたＵ字空間は、製造工程中において、底側絶縁層６８の表面部をエッチング法によって除去することによって形成される。エッチング法は、ウエットエッチング法であってもよい。

底側絶縁層６８の内壁面は、エッチング法によって形成されたエッチング面である。底側絶縁層６８の第１厚さＴ１がゲートトレンチ６５の底壁６４に向けて減少するのは、底壁被覆部７１の除去量が、側壁被覆部７０の除去量よりも多いためである。
埋め込み電極６７は、絶縁層６６を挟んでゲートトレンチ６５に埋め込まれている。埋め込み電極６７にはゲート電圧を含む所定のゲート制御信号が印加される。埋め込み電極６７は、この形態では、底側電極７２、開口側電極７３および中間絶縁層７４を含む絶縁分離型の電極構造を有している。

底側電極７２は、絶縁層６６を挟んでゲートトレンチ６５の底壁６４側に埋設されている。底側電極７２は、より具体的には、底側絶縁層６８を挟んでゲートトレンチ６５の底壁６４側に埋設されている。底側電極７２は、底側絶縁層６８を挟んでドリフト領域５４（より具体的には後述する高濃度ドリフト領域９１）に対向している。底側電極７２の一部は、底側絶縁層６８を挟んでボディ領域５５に対向していてもよい。

底側電極７２は、第１端部７２Ａ、第２端部７２Ｂおよび壁部７２Ｃを含む。第１端部７２Ａは、ゲートトレンチ６５の開口側に位置している。第２端部７２Ｂは、ゲートトレンチ６５の底壁６４側に位置している。壁部７２Ｃは、第１端部７２Ａおよび第２端部７２Ｂを接続し、ゲートトレンチ６５の内壁に沿って壁状に延びている。
第１端部７２Ａは、底側絶縁層６８から露出している。第１端部７２Ａは、底側絶縁層６８に対して半導体層２の第１主面３側に突出している。これにより、底側電極７２は、ゲートトレンチ６５の開口側において、底側絶縁層６８および開口側絶縁層６９との間で、断面視において逆凹状のリセスを区画している。第１端部７２Ａの幅は、壁部７２Ｃの幅未満である。

第２端部７２Ｂは、ゲートトレンチ６５の底壁６４に向かう凸湾曲状に形成されている。第２端部７２Ｂは、より具体的には、底側絶縁層６８（底壁被覆部７１）によって区画されたＵ字空間の底壁（エッチング面）に倣って形成されており、ゲートトレンチ６５の底壁６４に向かう滑らかな凸湾曲状に形成されている。
このような構造によれば、底側電極７２に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、エッチング法によって拡張された底側絶縁層６８のＵ字空間に底側電極７２を埋設することにより、底側電極７２が第１端部７２Ａから第２端部７２Ｂに向けて先細り形状になることを適切に抑制できる。これにより、底側電極７２の第２端部７２Ｂに対する局所的な電界集中を適切に抑制できる。

このような構造は、第１主面３から第２主面４に向かう先細り形状のゲートトレンチ６５の内壁に膜状の絶縁層６６が形成される場合に特に有効である。先細り形状のゲートトレンチ６５は、第２主面４に向かう凸湾曲状の底壁６４を有するゲートトレンチ６５、または、断面視において開口幅が第１主面３から第２主面４に向かって狭まるテーパ形状のゲートトレンチ６５、もしくは、これら双方の特徴を備えたゲートトレンチ６５を含む。

すなわち、先細り形状の一形態として第２主面４に向かう凸湾曲状の底壁６４を有するゲートトレンチ６５の内壁に膜状の絶縁層６６が形成される場合、ゲートトレンチ６５の内壁にはゲートトレンチ６５の底壁６４に向けて開口幅が狭まる先細り形状の凹状（Ｕ字状）の空間が区画される。
この場合、凹状の空間に埋設される埋め込み電極６７（底側電極７２）も、凹状の空間の内壁に倣って先細り形状に形成される。先細り形状の埋め込み電極６７（底側電極７２）が形成された場合、ゲートトレンチ６５の底壁６４において電界が局所的に集中する。その結果、電界集中に起因してブレークダウン電圧が低下する。

したがって、第２主面４に向かう凸湾曲状の底壁６４を有するゲートトレンチ６５が形成される場合、絶縁層６６（底側絶縁層６８）の底壁被覆部７１の厚さＴＢを側壁被覆部７０の厚さＴＳ未満（ＴＢ＜ＴＳ）とすることにより、絶縁層６６によって区画される凹状の空間が先細り形状になることを適切に抑制できる。その結果、ゲートトレンチ６５の底壁６４における電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。

また、先細り形状の一形態としてテーパ形状のゲートトレンチ６５の内壁に膜状の絶縁層６６が形成される場合、ゲートトレンチ６５内にはゲートトレンチ６５の底壁６４に向けて開口幅が狭まる先細り形状の凹状の空間が区画される。
この場合、凹状の空間に埋設される埋め込み電極６７（底側電極７２）も、凹状の空間の内壁に倣って先細り形状に形成される。先細り形状の埋め込み電極６７（底側電極７２）が形成された場合、ゲートトレンチ６５の底壁６４において電界が局所的に集中する。その結果、電界集中に起因してブレークダウン電圧が低下する。

したがって、テーパ形状のゲートトレンチ６５が形成される場合、絶縁層６６（底側絶縁層６８）の底壁被覆部７１の厚さＴＢを側壁被覆部７０の厚さＴＳ未満（ＴＢ＜ＴＳ）とすることにより、絶縁層６６によって区画される凹状の空間が先細り形状になることを適切に抑制できる。その結果、ゲートトレンチ６５の底壁６４における電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。

底側電極７２は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。底側電極７２は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。
開口側電極７３は、絶縁層６６を挟んでゲートトレンチ６５の開口側に埋設されている。開口側電極７３は、より具体的には、開口側絶縁層６９を挟んでゲートトレンチ６５の開口側に区画された逆凹状のリセスに埋設されている。開口側電極７３は、開口側絶縁層６９を挟んでボディ領域５５に対向している。開口側電極７３の一部は、開口側絶縁層６９を挟んでドリフト領域５４（より具体的には後述する高濃度ドリフト領域９１）に対向していてもよい。

開口側電極７３は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。開口側電極７３は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。

開口側電極７３においてゲートトレンチ６５から露出する露出部は、膜状に形成されたキャップ絶縁層７５によって被覆されている。キャップ絶縁層７５は、ゲートトレンチ６５内において開口側絶縁層６９に連なっている。キャップ絶縁層７５は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。
中間絶縁層７４は、底側電極７２および開口側電極７３の間に介在し、底側電極７２および開口側電極７３を電気的に絶縁している。中間絶縁層７４は、より具体的には、底側電極７２および開口側電極７３の間の領域において底側絶縁層６８から露出する底側電極７２の外面（より具体的には突出部）を被覆している。中間絶縁層７４は、底側電極７２の第１端部７２Ａを被覆している。中間絶縁層７４は、絶縁層６６（底側絶縁層６８）に連なっている。

中間絶縁層７４は、第３厚さＴ３を有している。第３厚さＴ３は、底側電極７２の第１厚さＴ１未満（Ｔ３＜Ｔ１）である。第３厚さＴ３は、第１厚さＴ１の１／１００以上１／１０以下であってもよい。第３厚さＴ３は、１００Å以上５００Å以下であってもよい。第３厚さＴ３は、１００Å以上２００Å以下、２００Å以上３００Å以下、３００Å以上４００Å以下、または、４００Å以上５００Å以下であってもよい。第３厚さＴ３は、２００Å以上４００Å以下であることが好ましい。

中間絶縁層７４は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。中間絶縁層７４は、この形態では、ＳｉＯ_２層からなる単層構造を有している。
パワーＭＩＳＦＥＴ９を駆動させるとき（つまり、ゲートのオン制御時）、底側電極７２にゲート電圧が印加され、開口側電極７３にゲート電圧が印加されてもよい。この場合、底側電極７２および開口側電極７３は、ゲート電極として機能する。これにより、底側電極７２および開口側電極７３の間の電圧降下を抑制できるから、底側電極７２および開口側電極７３の間の電界集中を抑制できる。また、半導体層２のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。

パワーＭＩＳＦＥＴ９を駆動させるとき（つまり、ゲートのオン制御時）、底側電極７２に基準電位が印加され、開口側電極７３にゲート電圧が印加されてもよい。この場合、底側電極７２がフィールド電極として機能する一方で、開口側電極７３がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。

図３〜図６を参照して、半導体層２の第１主面３には、複数（この形態では２つ）のトレンチコンタクト構造８１が形成されている。複数のトレンチコンタクト構造８１は、各トレンチゲート構造６１の一端部側に位置する一方側のトレンチコンタクト構造８１および各トレンチゲート構造６１の他端部側に位置する他方側のトレンチコンタクト構造８１（図示略）を含む。

一方側のトレンチコンタクト構造８１は、第２方向Ｙに沿って帯状に延び、複数のトレンチゲート構造６１の一端部に接続されている。他方側のトレンチコンタクト構造８１は、一方側のトレンチコンタクト構造８１と同様に、第２方向Ｙに沿って帯状に延び、複数のトレンチゲート構造６１の他端部に接続されている。
他方側のトレンチコンタクト構造８１は、一方側のトレンチコンタクト構造８１とほぼ同様の構造を有している。他方側のトレンチコンタクト構造８１についての具体的な説明は、省略される。

各トレンチコンタクト構造８１の幅ＷＴＣは、０．５μｍ以上３μｍ以下であってもよい。幅ＷＴＣは、各トレンチコンタクト構造８１が延びる方向（第２方向Ｙ）に直交する方向（第１方向Ｘ）の幅である。幅ＷＴＣは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。幅ＷＴＣは、０．８μｍ以上２μｍ以下であることが好ましい。各トレンチコンタクト構造８１の幅ＷＴＣは、各トレンチゲート構造６１の幅ＷＴと等しいことが好ましい（ＷＴＣ＝ＷＴ）。

各トレンチコンタクト構造８１は、ボディ領域５５を貫通し、ドリフト領域５４に達している。各トレンチコンタクト構造８１の深さＤＴＣは、１μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＴＣは、２μｍ以上６μｍ以下であることが好ましい。各トレンチコンタクト構造８１の深さＤＴＣは、各トレンチゲート構造６１の深さＤＴと等しいことが好ましい（ＤＴＣ＝ＤＴ）。

各トレンチコンタクト構造８１は、一方側の第１側壁８２、他方側の第２側壁８３、ならびに、第１側壁８２および第２側壁８３を接続する底壁８４を含む。各トレンチコンタクト構造８１の第１側壁８２は、トレンチゲート構造６１に接続された接続面である。以下では、第１側壁８２、第２側壁８３および底壁８４を纏めて「内壁」または「外壁」ということがある。

各トレンチコンタクト構造８１の第１側壁８２、第２側壁８３および底壁８４は、ドリフト領域５４内に位置している。各トレンチコンタクト構造８１の第１側壁８２および第２側壁８３は、法線方向Ｚに沿って延びている。各トレンチコンタクト構造８１の第１側壁８２および第２側壁８３は、第１主面３に対して垂直に形成されていてもよい。
半導体層２内において第１側壁８２が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２側壁８３が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。各トレンチコンタクト構造８１は、断面視において半導体層２の第１主面３側から底壁８４側に向けて幅ＷＴＣが狭まる先細り形状（テーパ形状）に形成されていてもよい。

各トレンチコンタクト構造８１の底壁８４は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。各トレンチコンタクト構造８１の底壁８４は、ドリフト領域５４の底部に向かう凸湾曲状に形成されている。
各トレンチコンタクト構造８１の底壁８４は、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＴＣを空けて第１主面３側の領域に位置している。間隔ＩＴＣは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。間隔ＩＴＣは、１μｍ以上５μｍ以下であることが好ましい。間隔ＩＴＣは、トレンチゲート構造６１の間隔ＩＴと等しいことが好ましい（ＩＴＣ＝ＩＴ）。

各トレンチコンタクト構造８１は、コンタクトトレンチ８５、コンタクト絶縁層８６およびコンタクト電極８７を含む。コンタクトトレンチ８５は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。
コンタクトトレンチ８５は、トレンチコンタクト構造８１の第１側壁８２、第２側壁８３および底壁８４を区画している。以下では、トレンチコンタクト構造８１の第１側壁８２、第２側壁８３および底壁８４を、コンタクトトレンチ８５の第１側壁８２、第２側壁８３および底壁８４ともいう。

コンタクトトレンチ８５の第１側壁８２は、ゲートトレンチ６５の第１側壁６２および第２側壁６３に連通している。コンタクトトレンチ８５は、ゲートトレンチ６５との間で１つのトレンチを形成している。
コンタクト絶縁層８６は、コンタクトトレンチ８５の内壁に沿って膜状に形成されている。コンタクト絶縁層８６は、コンタクトトレンチ８５内において凹状の空間を区画している。コンタクト絶縁層８６においてコンタクトトレンチ８５の底壁８４を被覆する部分は、コンタクトトレンチ８５の底壁８４に倣って形成されている。

コンタクト絶縁層８６は、トレンチゲート構造６１の底側絶縁層６８と同様の態様で、コンタクトトレンチ８５内においてＵ字状に窪んだＵ字空間を区画している。つまり、具体的な説明は省略されるが、コンタクト絶縁層８６においてコンタクトトレンチ８５の底壁８４を被覆する部分は、トレンチゲート構造６１の底側絶縁層６８と同様に、側壁被覆部７０および底壁被覆部７１（隅部７１Ａおよび最深部７１Ｂ）を有している。

コンタクト絶縁層８６は、第４厚さＴ４を有している。第４厚さＴ４は、１５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第４厚さＴ４は、１８００Å以上３５００Å以下であることが好ましい。第４厚さＴ４は、底側絶縁層６８の第１厚さＴ１と等しい（Ｔ４＝Ｔ１）ことが好ましい。

コンタクト絶縁層８６は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。
コンタクト絶縁層８６は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。コンタクト絶縁層８６は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。コンタクト絶縁層８６は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。コンタクト絶縁層８６は、この形態では、ＳｉＯ_２層からなる単層構造を有している。コンタクト絶縁層８６は、絶縁層６６と同一の絶縁材料からなることが好ましい。

コンタクト絶縁層８６は、ゲートトレンチ６５およびコンタクトトレンチ８５の間の連通部において絶縁層６６と一体を成している。一方側のコンタクトトレンチ８５の内壁に形成されたコンタクト絶縁層８６は、この形態では、ゲートトレンチ６５の一端部側に引き出された絶縁引き出し部８６Ａを有している。絶縁引き出し部８６Ａは、ゲートトレンチ６５およびコンタクトトレンチ８５の間の連通部を横切ってゲートトレンチ６５の一端部側の内壁を被覆している。

絶縁引き出し部８６Ａは、ゲートトレンチ６５内において底側絶縁層６８および開口側絶縁層６９と一体を成している。絶縁引き出し部８６Ａは、ゲートトレンチ６５の一端部側の内壁において、底側絶縁層６８と共にＵ字空間を区画している。
図示は省略されるが、他方側のコンタクトトレンチ８５の内壁に形成されたコンタクト絶縁層８６は、この形態では、ゲートトレンチ６５の内壁に引き出された絶縁引き出し部８６Ａを有している。絶縁引き出し部８６Ａは、ゲートトレンチ６５およびコンタクトトレンチ８５の間の連通部を横切ってゲートトレンチ６５の他端部側の内壁を被覆している。

絶縁引き出し部８６Ａは、ゲートトレンチ６５内において底側絶縁層６８および開口側絶縁層６９と一体を成している。絶縁引き出し部８６Ａは、ゲートトレンチ６５の他端部側の内壁において、底側絶縁層６８と共にＵ字空間を区画している。
コンタクト電極８７は、コンタクト絶縁層８６を挟んでコンタクトトレンチ８５に埋め込まれている。コンタクト電極８７は、埋め込み電極６７とは異なり、一体物としてコンタクトトレンチ８５に埋め込まれている。コンタクト電極８７は、コンタクトトレンチ８５から露出する一端部、コンタクト絶縁層８６に接する他端部を有している。

コンタクト電極８７の他端部は、トレンチゲート構造６１の底側電極７２と同様の態様で、コンタクトトレンチ８５の底壁８４に向かう凸湾曲状に形成されている。コンタクト電極８７の他端部は、より具体的には、コンタクト絶縁層８６によって区画されたＵ字空間の底壁（エッチング面）に倣って形成されており、コンタクトトレンチ８５の底壁８４に向かう滑らかな凸湾曲状に形成されている。

このような構造によれば、トレンチゲート構造６１に対して述べた効果と同様の効果を奏することができる。すなわち、コンタクト電極８７に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。
コンタクト電極８７は、ゲートトレンチ６５およびコンタクトトレンチ８５の間の接続部において埋め込み電極６７の底側電極７２に電気的に接続されている。より具体的には、一方側のコンタクトトレンチ８５内に形成されたコンタクト電極８７は、ゲートトレンチ６５の一端部側に引き出された電極引き出し部８７Ａを有している。電極引き出し部８７Ａは、ゲートトレンチ６５およびコンタクトトレンチ８５の間の連通部を横切ってゲートトレンチ６５内に位置している。

電極引き出し部８７Ａは、ゲートトレンチ６５内においてコンタクト絶縁層８６によって区画されたＵ字空間に埋め込まれている。電極引き出し部８７Ａは、ゲートトレンチ６５内において底側電極７２と一体を成している。これにより、コンタクト電極８７は、底側電極７２に電気的に接続されている。コンタクト電極８７は、ゲートトレンチ６５内からコンタクトトレンチ８５内に引き出された底側電極７２の引き出し部でもある。

ゲートトレンチ６５内において電極引き出し部８７Ａおよび開口側電極７３の間には、中間絶縁層７４が介在している。これにより、コンタクト電極８７は、ゲートトレンチ６５内において開口側電極７３から電気的に絶縁されている。
図示は省略されるが、他方側のコンタクトトレンチ８５内に形成されたコンタクト電極８７は、より具体的には、ゲートトレンチ６５の他端部側に引き出された電極引き出し部８７Ａを有している。電極引き出し部８７Ａは、ゲートトレンチ６５およびコンタクトトレンチ８５の間の連通部を横切ってゲートトレンチ６５内に位置している。

電極引き出し部８７Ａは、ゲートトレンチ６５内においてコンタクト絶縁層８６によって区画されたＵ字空間に埋め込まれている。電極引き出し部８７Ａは、ゲートトレンチ６５内において底側電極７２と一体を成している。これにより、コンタクト電極８７は、底側電極７２に電気的に接続されている。コンタクト電極８７は、ゲートトレンチ６５内からコンタクトトレンチ８５内に引き出された底側電極７２の引き出し部でもある。

コンタクト電極８７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。コンタクト電極８７は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。コンタクト電極８７は、底側電極７２と同一の導電材料を含むことが好ましい。

コンタクト電極８７においてコンタクトトレンチ８５から露出する露出部は、膜状に形成されたキャップ絶縁層８８によって被覆されている。キャップ絶縁層８８は、コンタクトトレンチ８５内においてコンタクト絶縁層８６に連なっている。キャップ絶縁層８８は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。
図３〜図８を参照して、ドリフト領域５４においてトレンチゲート構造６１の外壁に沿う領域にはｎ^＋型の高濃度ドリフト領域９１が形成されている。この形態では、複数の高濃度ドリフト領域９１が、複数のトレンチゲート構造６１の外壁に対して１対１対応の関係で形成されている。

高濃度ドリフト領域９１は、ドリフト領域５４のｎ型不純物濃度を超えるｎ型不純物濃度を有している。高濃度ドリフト領域９１のｎ型不純物濃度は、ボディ領域５５のｐ型不純物濃度未満であることが好ましい。高濃度ドリフト領域９１のｎ型不純物濃度は、１×１０^１６ｃｍ^−３以上１×１０^１９ｃｍ^−３以下であってもよい。
高濃度ドリフト領域９１は、ゲートトレンチ６５の内壁からドリフト領域５４に対してｎ型不純物を導入することによって形成されている。したがって、ボディ領域５５は、高濃度ドリフト領域９１のｎ型不純物の一部を含む。

つまり、ボディ領域５５は、トレンチゲート構造６１の外壁に沿う領域においてｐ型不純物の一部がｎ型不純物の一部によって相殺補償された相殺補償領域（a compensation region）を含み、全体としてｐ型の半導体領域を成している。「相殺補償」は、「相殺」、「補償」、「キャリア相殺」または「キャリア補償」とも称される。相殺補償領域のｐ型不純物濃度は、ｎ型不純物によって相殺補償された分だけ低下している。

高濃度ドリフト領域９１を形成することにより、ドリフト領域５４における主たる電流経路となる領域を高濃度化できる。これにより、ドリフト領域５４のオン抵抗の低減を図ることができる。また、ドリフト領域５４の全域を高濃度化せずに済むので、半導体層２中の電界集中を抑制できる。とりわけ、トレンチゲート構造６１の外壁に沿う高濃度ドリフト領域９１を形成することにより、トレンチゲート構造６１に対する電界集中を抑制できる。したがって、ブレークダウン電圧の低下を抑制できる。

複数のトレンチゲート構造６１のピッチＰＣを狭める場合には、電流経路の縮小に起因してドリフト領域５４のオン抵抗が増加することが懸念される。しかし、高濃度ドリフト領域９１によって電流経路を確保できるから、オン抵抗の増加を抑制できる。これにより、オン抵抗の増加およびブレークダウン電圧の低下を抑制しながら、ピッチＰＣを狭めてチャネル抵抗の低減を図ることができる。

各高濃度ドリフト領域９１は、側壁被覆部９２および底壁被覆部９３を含む。側壁被覆部９２は、トレンチゲート構造６１の第１側壁６２および第２側壁６３を被覆している。底壁被覆部９３は、トレンチゲート構造６１のコーナ部を介してトレンチゲート構造６１の底壁６４を被覆している。底壁被覆部９３は、高濃度ドリフト領域９１の底部を形成している。

底壁被覆部９３は、側壁被覆部９２のｎ型不純物濃度を超えるｎ型不純物濃度を有する高濃度領域９４（図７の破線部参照）を有している。高濃度領域９４は、トレンチゲート構造６１の底壁６４に沿って形成されている。底壁被覆部９３を形成することにより、トレンチゲート構造６１の底壁６４に対する電界集中を適切に抑制できる。底壁被覆部９３は、高濃度領域９４からドリフト領域５４に向けてｎ型不純物濃度が漸減する濃度勾配を有していてもよい。

各高濃度ドリフト領域９１は、ドリフト領域５４の底部に対して各トレンチゲート構造６１の底壁６４側の領域に位置する底部を有している。各高濃度ドリフト領域９１の底部は、ドリフト領域５４の底部に対して０．１μｍ以上３μｍ以下の間隔ＩＤを空けて第１主面３側の領域に形成されている。
間隔ＩＤは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。間隔ＩＤは、０．５μｍ以上２．５μｍ以下であることが好ましい。

各高濃度ドリフト領域９１の底部（底壁被覆部９３）の厚さＴＤＢは、トレンチゲート構造６１の側壁間のピッチＰＳ以上（ＰＳ≦ＴＤＢ）であってもよい。厚さＴＤＢは、ピッチＰＳを超えていてもよい（ＰＳ＜厚さＴＤＢ）。厚さＴＤＢは、トレンチゲート構造６１の底壁６４および各高濃度ドリフト領域９１の底部の間の厚さである。また、厚さＴＤＢは、間隔ＩＴおよび間隔ＩＤの差ＩＴ−ＩＤでもある。

複数の高濃度ドリフト領域９１は、この形態では、互いに隣り合うトレンチゲート構造６１の間の領域において互いに接続されている。これにより、半導体層２の第１主面３の表層部には、複数の高濃度ドリフト領域９１が一体化した高濃度ドリフト領域９１が形成されている。
一体化した高濃度ドリフト領域９１は、複数のトレンチゲート構造６１を一括して被覆している。一体化した高濃度ドリフト領域９１は、互いに隣り合うトレンチゲート構造６１の間の領域において第１接続部９５および第２接続部９６を含む。

第１接続部９５は、各トレンチゲート構造６１の底壁６４に対して第１主面３側の領域において複数の高濃度ドリフト領域９１が接続された部分である。第２接続部９６は、各トレンチゲート構造６１の底壁６４に対してドリフト領域５４の底部側の領域において複数の高濃度ドリフト領域９１が接続された部分である。第２接続部９６は、第１主面３に向かって窪んだ凹状に形成されていてもよい。

高濃度ドリフト領域９１は、この形態では、ドリフト領域５４において複数のトレンチコンタクト構造８１の外面を露出させている。つまり、高濃度ドリフト領域９１は、ドリフト領域５４において複数のトレンチコンタクト構造８１から間隔を空けてトレンチゲート構造６１の外面を被覆している。
ボディ領域５５の表層部には、複数のｎ^＋型のソース領域１０１が形成されている。ソース領域１０１のｎ型不純物濃度は、ドリフト領域５４のｎ型不純物濃度を超えている。ソース領域１０１のｎ型不純物濃度は、高濃度ドリフト領域９１のｎ型不純物濃度を超えている。ソース領域１０１のｎ型不純物濃度は、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。

複数のソース領域１０１は、ボディ領域５５の表層部において各トレンチゲート構造６１の第１側壁６２および第２側壁６３に沿って選択的に形成されている。複数のソース領域１０１の底部は、ボディ領域５５の底部に対して第１主面３側の領域に位置している。これにより、複数のソース領域１０１は、絶縁層６６（開口側絶縁層６９）を挟んで埋め込み電極６７（開口側電極７３）に対向している。

図６〜図８を参照して、複数のソース領域１０１は、より具体的には、複数の第１ソース領域１０１Ａおよび複数の第２ソース領域１０１Ｂを含む。複数の第１ソース領域１０１Ａは、各トレンチゲート構造６１の第１側壁６２に沿って間隔を空けて形成されている。複数の第２ソース領域１０１Ｂは、各トレンチゲート構造６１の第２側壁６３に沿って間隔を空けて形成されている。

各第２ソース領域１０１Ｂは、この形態では、第２方向Ｙに沿って各第１ソース領域１０１Ａと対向している。各第２ソース領域１０１Ｂは、各第１ソース領域１０１Ａと一体を成している。各第２ソース領域１０１Ｂは、第２方向Ｙに沿って各第１ソース領域１０１Ａの一部または全部と対向しないように、各第１ソース領域１０１Ａから第１方向Ｘにずれて形成されていてもよい。

ボディ領域５５の表層部には、複数のｐ^＋型のコンタクト領域１０２が形成されている。コンタクト領域１０２のｐ型不純物濃度は、ボディ領域５５のｐ型不純物濃度を超えている。コンタクト領域１０２のｐ型不純物濃度は、１×１０^１９ｃｍ^−３以上１×１０^２１ｃｍ^−３以下であってもよい。
複数のコンタクト領域１０２は、ボディ領域５５の表層部において複数のソース領域１０１の間の領域に形成されている。これにより、複数のコンタクト領域１０２は、複数のソース領域１０１に対して交互の配列となる態様でボディ領域５５の表層部に形成されている。

図６〜図８を参照して、複数のコンタクト領域１０２は、より具体的には、複数の第１コンタクト領域１０２Ａおよび複数の第２コンタクト領域１０２Ｂを含む。複数の第１コンタクト領域１０２Ａは、複数の第１ソース領域１０１Ａの間に介在するように各トレンチゲート構造６１の第１側壁６２に沿って間隔を空けて形成されている。複数の第２ソース領域１０１Ｂは、複数の第２ソース領域１０１Ｂの間に介在するように各トレンチゲート構造６１の第２側壁６３に沿って間隔を空けて形成されている。

各第２コンタクト領域１０２Ｂは、この形態では、第２方向Ｙに沿って各第１コンタクト領域１０２Ａと対向している。各第２コンタクト領域１０２Ｂは、各第１コンタクト領域１０２Ａと一体を成している。各第２ソース領域１０１Ｂが各第１ソース領域１０１Ａから第１方向Ｘにずれて形成されている場合、各第２コンタクト領域１０２Ｂは、各第１コンタクト領域１０２Ａから第１方向Ｘにずれて形成されていてもよい。

ソース領域１０１およびコンタクト領域１０２は、この形態では、半導体層２の第１主面３において互いに隣り合うトレンチゲート構造６１の一端部によって挟まれた領域に形成されていない。半導体層２の第１主面３において互いに隣り合うトレンチゲート構造６１の一端部によって挟まれた領域からはボディ領域５５が露出している。
同様に、図示はしないが、ソース領域１０１およびコンタクト領域１０２は、半導体層２の第１主面３において互いに隣り合うトレンチゲート構造６１の他端部によって挟まれた領域に形成されていない。これにより、半導体層２の第１主面３において互いに隣り合うトレンチゲート構造６１の他端部によって挟まれた領域からはボディ領域５５が露出している。

このように、半導体層２の第１主面３の表層部には、ＦＥＴ構造１１０が形成されている。ＦＥＴ構造１１０は、各トレンチゲート構造６１の側方に形成されている。ＦＥＴ構造１１０は、第１主面３から第２主面４に向けてこの順に形成された複数のソース領域１０１、ボディ領域５５および高濃度ドリフト領域９１（ドリフト領域５４）を含む。
ＦＥＴ構造１１０は、この形態では、複数のコンタクト領域１０２も含む。ボディ領域５５において複数のソース領域１０１および高濃度ドリフト領域９１に挟まれた領域にパワーＭＩＳＦＥＴ９のチャネルＣＨが形成される。

ＦＥＴ構造１１０は、より具体的には、第１ＦＥＴ構造１１０Ａおよび第２ＦＥＴ構造１１０Ｂを含む。第１ＦＥＴ構造１１０Ａは、各トレンチゲート構造６１の第１側壁６２に沿う領域に形成されている。第２ＦＥＴ構造１１０Ｂは、各トレンチゲート構造６１の第２側壁６３に沿う領域に形成されている。
第１ＦＥＴ構造１１０Ａは、第１主面３から第２主面４に向けてこの順に形成された複数の第１ソース領域１０１Ａ、ボディ領域５５および高濃度ドリフト領域９１（ドリフト領域５４）を含む。第１ＦＥＴ構造１１０Ａは、この形態では、複数の第１コンタクト領域１０２Ａも含む。ボディ領域５５において複数の第１ソース領域１０１Ａおよび高濃度ドリフト領域９１に挟まれた領域にパワーＭＩＳＦＥＴ９の第１チャネルＣＨ１が形成される。

第１チャネルＣＨ１は、互いに隣り合うトレンチゲート構造６１の間の領域に第１チャネル面積ＳＣＨ１で形成されている。第１チャネル面積ＳＣＨ１は、互いに隣り合うトレンチゲート構造６１の間の領域に形成された複数の第１ソース領域１０１Ａのトータル平面面積によって定義される。
第１チャネルＣＨ１は、０％以上５０％以下の第１チャネル割合ＲＣＨ１を有している。第１チャネル割合ＲＣＨ１は、互いに隣り合うトレンチゲート構造６１の間の領域において第１チャネル面積ＳＣＨ１が占める割合である。第１チャネル割合ＲＣＨ１は、０％以上５０％以下の範囲で調整される。

第１チャネル割合ＲＣＨ１は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第１チャネル割合ＲＣＨ１は、１０％以上３５％以下であることが好ましい。

第１チャネル割合ＲＣＨ１が５０％の場合、トレンチゲート構造６１の第１側壁６２のほぼ全域に第１ソース領域１０１Ａが形成される。この場合、トレンチゲート構造６１の第１側壁６２に第１コンタクト領域１０２Ａは形成されない。第１チャネル割合ＲＣＨ１は、５０％未満であることが好ましい。
第１チャネル割合ＲＣＨ１が０％の場合、トレンチゲート構造６１の第１側壁６２に第１ソース領域１０１Ａは形成されない。この場合、トレンチゲート構造６１の第１側壁６２にボディ領域５５および／または第１コンタクト領域１０２Ａだけが形成される。第１チャネル割合ＲＣＨ１は、０％を超えることが好ましい。図３〜６では、第１チャネル割合ＲＣＨ１が２５％である例が示されている。

第２ＦＥＴ構造１１０Ｂは、第１主面３から第２主面４に向けてこの順に形成された複数の第２ソース領域１０１Ｂ、ボディ領域５５および高濃度ドリフト領域９１（ドリフト領域５４）を含む。第２ＦＥＴ構造１１０Ｂは、この形態では、複数の第２コンタクト領域１０２Ｂも含む。ボディ領域５５において複数の第２ソース領域１０１Ｂおよび高濃度ドリフト領域９１に挟まれた領域にパワーＭＩＳＦＥＴ９の第２チャネルＣＨ２が形成される。

第２チャネルＣＨ２は、互いに隣り合うトレンチゲート構造６１の間の領域に第２チャネル面積ＳＣＨ２で形成されている。第２チャネル面積ＳＣＨ２は、互いに隣り合うトレンチゲート構造６１の間の領域に形成された複数の第２ソース領域１０１Ｂのトータル平面面積によって定義される。
第２チャネルＣＨ２は、０％以上５０％以下の第２チャネル割合ＲＣＨ２を有している。第２チャネル割合ＲＣＨ２は、第２チャネル面積ＳＣＨ２が互いに隣り合うトレンチゲート構造６１の間の領域に占める割合である。第２チャネル割合ＲＣＨ２は、０％以上５０％以下の範囲で調整される。

第２チャネル割合ＲＣＨ２は、０％以上５％以下、５％以上１０％以下、１０％以上１５％以下、１５％以上２０％以下、２０％以上２５％以下、２５％以上３０％以下、３０％以上３５％以下、３５％以上４０％以下、４０％以上４５％以下、または、４５％以上５０％以下であってもよい。第２チャネル割合ＲＣＨ２は、１０％以上３５％以下であることが好ましい。

第２チャネル割合ＲＣＨ２が５０％の場合、トレンチゲート構造６１の第２側壁６３のほぼ全域に第２ソース領域１０１Ｂが形成される。この場合、トレンチゲート構造６１の第２側壁６３に第２コンタクト領域１０２Ｂは形成されない。したがって、第２チャネル割合ＲＣＨ２は、５０％未満であることが好ましい。
第２チャネル割合ＲＣＨ２が０％の場合、トレンチゲート構造６１の第２側壁６３に第２ソース領域１０１Ｂは形成されない。この場合、トレンチゲート構造６１の第２側壁６３にボディ領域５５および／または第２コンタクト領域１０２Ｂだけが形成される。したがって、第２チャネル割合ＲＣＨ２は、０％を超えることが好ましい。図３〜６では、第２チャネル割合ＲＣＨ２が２５％である例が示されている。

第２チャネル割合ＲＣＨ２は、第１チャネル割合ＲＣＨ１と等しくてもよい。第２チャネル割合ＲＣＨ２は、第１チャネル割合ＲＣＨ１と異なっていてもよい。第１チャネル割合ＲＣＨ１および第２チャネル割合ＲＣＨ２は、トータルチャネル割合ＲＣＨ１＋ＲＣＨ２が０％以上１００％以下（より具体的には０％を超えて１００％未満）の範囲で任意の値に調整される。

トータルチャネル割合ＲＣＨ１＋ＲＣＨ２を増加させた場合、オン抵抗が減少する一方で、アクティブクランプ耐量が減少するという背反がある。トータルチャネル割合ＲＣＨ１＋ＲＣＨ２を２０％以上７０％以下とすることにより、オン抵抗およびアクティブクランプ耐量を適切に設計できる。この場合、第１チャネル割合ＲＣＨ１が１０％以上３５％以下であり、第２チャネル割合ＲＣＨ２が１０％以上３５％以下であることが好ましい。

互いに異なる第１チャネル割合ＲＣＨ１を有する複数の第１ＦＥＴ構造１１０Ａを形成し、単位面積当たりにおけるトータルの第１チャネル割合ＲＣＨ１（トータルチャネル割合ＲＣＨ１＋ＲＣＨ２）を平均化する調整が行われてもよい。
これと同時にまたはこれに代えて、互いに異なる第２チャネル割合ＲＣＨ２を有する複数の第２ＦＥＴ構造１１０Ｂを形成し、単位面積当たりにおけるトータルの第２チャネル割合ＲＣＨ２（トータルチャネル割合ＲＣＨ１＋ＲＣＨ２）を平均化する調整が行われてもよい。

単位面積当たりに占めるトータルチャネル割合ＲＣＨ１＋ＲＣＨ２は、半導体層２の温度分布に応じて調整されてもよい。たとえば、半導体層２において温度が高まり易い領域のトータルチャネル割合ＲＣＨ１＋ＲＣＨ２を比較的小さし、半導体層２において温度が高まり難い領域のトータルチャネル割合ＲＣＨ１＋ＲＣＨ２を比較的大きくしてもよい。半導体層２において温度が高まり易い領域として、出力領域６の中央部を例示できる。半導体層２において温度が高まり難い領域として、出力領域６の周縁部を例示できる。

図３および図４を参照して、半導体層２の第１主面３の上には、主面絶縁層１２１が形成されている。主面絶縁層１２１は、半導体層２の第１主面３を選択的に被覆している。主面絶縁層１２１は、絶縁層６６およびコンタクト絶縁層８６に連なっている。主面絶縁層１２１は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

主面絶縁層１２１は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。主面絶縁層１２１は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。主面絶縁層１２１は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。主面絶縁層１２１は、この形態では、ＳｉＯ_２層からなる単層構造を有している。主面絶縁層１２１は、絶縁層６６と同一の絶縁材料からなることが好ましい。主面絶縁層１２１は、ゲートトレンチ６５の開口において絶縁層６６と一体を成している。

主面絶縁層１２１の上には、層間絶縁層１２２が形成されている。層間絶縁層１２２は、主面絶縁層１２１の厚さを超える厚さを有していてもよい。層間絶縁層１２２は、主面絶縁層１２１のほぼ全域を被覆している。層間絶縁層１２２は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。

層間絶縁層１２２は、この形態では、酸化シリコンの一例としてのＵＳＧ（Undoped Silica Glass）層を含む。層間絶縁層１２２は、ＵＳＧ層からなる単層構造を有していてもよい。層間絶縁層１２２は、平坦化された主面を有していてもよい。層間絶縁層１２２の主面は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削された研削面であってもよい。

層間絶縁層１２２は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層１２２は、半導体層２の第１主面３側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層１２２は、半導体層２の第１主面３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。

図３、図４、図７および図８を参照して、出力領域６において層間絶縁層１２２には、第１プラグ電極１２３、第２プラグ電極１２４および第３プラグ電極１２５が埋め込まれている。この形態では、複数の第１プラグ電極１２３、複数の第２プラグ電極１２４および複数の第３プラグ電極１２５が埋め込まれている。第１プラグ電極１２３、第２プラグ電極１２４および第３プラグ電極１２５は、タングステンをそれぞれ含んでいてもよい。

複数の第１プラグ電極１２３は、層間絶縁層１２２において開口側電極７３を被覆する部分にそれぞれ埋め込まれている。複数の第１プラグ電極１２３は、この形態では、トレンチゲート構造６１の一端部側の領域において層間絶縁層１２２を貫通し、１対１対応の関係で複数の開口側電極７３に接続されている。むろん、１つの開口側電極７３に対して複数の第１プラグ電極１２３が接続されていてもよい。

図示は省略されるが、複数の第１プラグ電極１２３は、トレンチゲート構造６１の他端部側の領域にも埋め込まれている。複数の第１プラグ電極１２３は、トレンチゲート構造６１の他端部側の領域において層間絶縁層１２２を貫通し、１対１対応の関係で複数の開口側電極７３に接続されている。むろん、１つの開口側電極７３に対して複数の第１プラグ電極１２３が接続されていてもよい。

複数の第１プラグ電極１２３は、この形態では、トレンチゲート構造６１の一端部側の領域および他端部側の領域において、第２方向Ｙに沿って一列に間隔を空けて配列されている。各第１プラグ電極１２３は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第１プラグ電極１２３は、この形態では、平面視において四角形状に形成されている。

複数の第２プラグ電極１２４は、層間絶縁層１２２において一方側のトレンチコンタクト構造８１のコンタクト電極８７を被覆する部分にそれぞれ埋め込まれている。複数の第２プラグ電極１２４は、層間絶縁層１２２を貫通し、一方側のトレンチコンタクト構造８１のコンタクト電極８７に接続されている。
図示は省略されるが、複数の第２プラグ電極１２４は、層間絶縁層１２２において他方側のトレンチコンタクト構造８１のコンタクト電極８７を被覆する部分にも埋め込まれている。複数の第２プラグ電極１２４は、層間絶縁層１２２を貫通し、他方側のトレンチコンタクト構造８１のコンタクト電極８７に接続されている。

複数の第２プラグ電極１２４は、この形態では、第２方向Ｙに沿って一列に間隔を空けて配列されている。各第２プラグ電極１２４は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。各第２プラグ電極１２４は、この形態では、平面視において四角形状に形成されている。

複数の第３プラグ電極１２５は、層間絶縁層１２２においてＦＥＴ構造１１０を被覆する部分にそれぞれ埋め込まれている。複数の第３プラグ電極１２５は、層間絶縁層１２２を貫通し、対応する第１ＦＥＴ構造１１０Ａおよび第２ＦＥＴ構造１１０Ｂにそれぞれ接続されている。各第３プラグ電極１２５は、対応するソース領域１０１およびコンタクト領域１０２に電気的に接続されている。

各第３プラグ電極１２５は、平面視においてトレンチゲート構造６１に沿って延びる帯状に形成されている。各第３プラグ電極１２５の第１方向Ｘの長さは、トレンチゲート構造６１の第１方向Ｘの長さ未満であってもよい。
むろん、複数の第３プラグ電極１２５が、互いに隣り合う複数のトレンチゲート構造６１の間の領域に間隔を空けて形成されていてもよい。この場合、各第３プラグ電極１２５は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

出力領域６において層間絶縁層１２２の上には、前述の基準電位電極１４およびゲート制御配線１７が形成されている。基準電位電極１４は、層間絶縁層１２２の上において複数の第３プラグ電極１２５に電気的に接続されている。基準電位電極１４には、基準電位が印加される。基準電位は、複数の第３プラグ電極１２５を介して第１ＦＥＴ構造１１０Ａおよび第２ＦＥＴ構造１１０Ｂに伝達される。

ゲート制御配線１７のうちの第１ゲート制御配線１７Ａは、層間絶縁層１２２の上において複数の第１プラグ電極１２３に電気的に接続されている。第１ゲート制御配線１７Ａには、ゲート制御信号が印加される。ゲート制御信号は、第１ゲート制御配線１７Ａおよび複数の第１プラグ電極１２３を介して各トレンチゲート構造６１の底側電極７２に伝達される。

ゲート制御配線１７のうちの第２ゲート制御配線１７Ｂは、層間絶縁層１２２の上において複数の第２プラグ電極１２４に電気的に接続されている。第２ゲート制御配線１７Ｂには、ゲート制御信号が印加される。ゲート制御信号は、第２ゲート制御配線１７Ｂおよび複数の第２プラグ電極１２４を介して各トレンチゲート構造６１の開口側電極７３に伝達される。

パワーＭＩＳＦＥＴ９を駆動させるとき（つまり、ゲートのオン制御時）、第１ゲート制御配線１７Ａおよび第２ゲート制御配線１７Ｂにゲート電圧が印加されてもよい。この場合、底側電極７２および開口側電極７３にゲート電圧が印加される。これにより、底側電極７２および開口側電極７３をゲート電極として機能させることができる。
パワーＭＩＳＦＥＴ９を駆動させるとき（つまり、ゲートのオン制御時）、第１ゲート制御配線１７Ａに基準電位が印加され、第２ゲート制御配線１７Ｂにゲート電圧が印加されてもよい。この場合、底側電極７２に基準電位が印加され、開口側電極７３にゲート電圧が印加される。これにより、底側電極７２をフィールド電極として機能させ、開口側電極７３をゲート電極として機能させることができる。

図９は、図１に示す領域IXの平面図であって、半導体層２の入力領域７の一部の構造を示す平面図である。図１０は、図９に示すX-X線に沿う断面図である。図１１は、図９に示すXI-XI線に沿う断面図である。
図９〜図１１を参照して、入力領域７（コントロールＩＣ１０）は、半導体層２の第１主面３に形成されたＣＭＩＳ（Complementary Metal Insulator Semiconductor）領域１３１を含む。ＣＭＩＳ領域１３１には、前述の高濃度ドリフト領域９１は形成されていない。ＣＭＩＳ領域１３１は、高濃度ドリフト領域９１によって高濃度化されていないドリフト領域５４（エピタキシャル層５２）に形成されている。

ＣＭＩＳ領域１３１のドリフト領域５４が高濃度化されている場合、オン抵抗の低減を図ることはできるが、コントロールＩＣ１０の特性が変動する。また、ＣＭＩＳ領域１３１におけるドリフト領域５４の高濃度化に起因して、ブレークダウン電圧が低下する可能性もある。
したがって、出力領域６だけに高濃度ドリフト領域９１を形成することにより、コントロールＩＣ１０の電気的特性の変動を抑制しながら、パワーＭＩＳＦＥＴ９の電気的特性を向上させることができる。また、ＣＭＩＳ領域１３１の設計変更を要しないので、出力領域６（パワーＭＩＳＦＥＴ９）に設計変更を加えても、設計変更の前後において入力領域７（コントロールＩＣ１０）の互換性を維持できる。

ＣＭＩＳ領域１３１は、入力領域７において半導体層２の第１主面３の任意の領域に形成されたｎ型ＭＩＳ領域１３２およびｐ型ＭＩＳ領域１３３を含む。ｎ型ＭＩＳ領域１３２は、ｎ型ＭＩＳＦＥＴ１３４が形成された領域である。ｐ型ＭＩＳ領域１３３は、ｐ型ＭＩＳＦＥＴ１３５が形成された領域である。ｐ型ＭＩＳ領域１３３は、ｎ型ＭＩＳ領域１３２から電気的に絶縁されている。

ｎ型ＭＩＳ領域１３２は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。ｎ型ＭＩＳ領域１３２は、この形態では、平面視において四角形状に形成されている。
ｐ型ＭＩＳ領域１３３は、ｎ型ＭＩＳ領域１３２から間隔を空けて形成されている。ｐ型ＭＩＳ領域１３３は、平面視において三角形状、五角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。ｐ型ＭＩＳ領域１３３は、この形態では、平面視において四角形状に形成されている。

図９および図１０を参照して、ｎ型ＭＩＳ領域１３２は、第１領域分離構造１３６によって区画されている。第１領域分離構造１３６は、ｎ型ＭＩＳ領域１３２を区画する内周壁、外周壁、ならびに、内周壁および外周壁を接続する底壁を含む環状に形成されている。第１領域分離構造１３６は、ｎ型ＭＩＳ領域１３２の平面形状に応じて、三角環状、四角環状、五角環状、六角環状等の多角環状、もしくは、円環状または楕円環状に形成されていてもよい。

第１領域分離構造１３６の幅ＷＳ１は、０．５μｍ以上３μｍ以下であってもよい。幅ＷＳ１は、第１領域分離構造１３６が延びる方向に直交する方向の幅である。幅ＷＳ１は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。幅ＷＳ１は、０．８μｍ以上２μｍ以下であることが好ましい。幅ＷＳ１は、トレンチゲート構造６１の幅ＷＴと等しいことが好ましい。

第１領域分離構造１３６の内周壁、外周壁および底壁は、ドリフト領域５４内に位置している。第１領域分離構造１３６の深さＤＳ１は、１μｍ以上１０μｍ以下であってもよい。深さＤＳ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＳ１は、２μｍ以上６μｍ以下であることが好ましい。深さＤＳ１は、トレンチゲート構造６１の深さＤＴと等しいことが好ましい。

第１領域分離構造１３６の内周壁および外周壁は、法線方向Ｚに沿って延びている。第１領域分離構造１３６の内周壁および外周壁は、第１主面３に対して垂直に形成されていてもよい。
半導体層２内において第１領域分離構造１３６の内周壁が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第１領域分離構造１３６の外周壁が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第１領域分離構造１３６は、断面視において半導体層２の第１主面３側から底壁側に向けて幅ＷＳ１が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第１領域分離構造１３６の底壁は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第１領域分離構造１３６の底壁は、トレンチゲート構造６１の底壁６４と同様の態様で、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
第１領域分離構造１３６は、第１領域分離トレンチ１３７、第１領域分離絶縁層１３８および第１領域分離電極１３９を含む。第１領域分離トレンチ１３７は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。第１領域分離トレンチ１３７は、第１領域分離構造１３６の内周壁、外周壁および底壁を区画している。

第１領域分離絶縁層１３８は、第１領域分離トレンチ１３７の内壁に沿って膜状に形成されている。第１領域分離絶縁層１３８は、第１領域分離トレンチ１３７内において凹状の空間を区画している。
第１領域分離絶縁層１３８において第１領域分離トレンチ１３７の底壁を被覆する部分は、第１領域分離トレンチ１３７の底壁に倣って形成されている。これにより、第１領域分離絶縁層１３８は、トレンチゲート構造６１の底側絶縁層６８（トレンチコンタクト構造８１のコンタクト絶縁層８６）と同様の態様で、第１領域分離トレンチ１３７の底壁においてＵ字状に窪んだＵ字空間を区画している。

第１領域分離絶縁層１３８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。
第１領域分離絶縁層１３８は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。第１領域分離絶縁層１３８は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。第１領域分離絶縁層１３８は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。第１領域分離絶縁層１３８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。第１領域分離絶縁層１３８は、絶縁層６６と同一の絶縁材料からなることが好ましい。

第１領域分離絶縁層１３８は、第５厚さＴ５を有している。第５厚さＴ５は、１５００Å以上４０００Å以下であってもよい。第５厚さＴ５は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第５厚さＴ５は、１８００Å以上３５００Å以下であることが好ましい。第５厚さＴ５は、底側絶縁層６８の第１厚さＴ１と等しい（Ｔ５＝Ｔ１）ことが好ましい。

第１領域分離電極１３９は、第１領域分離絶縁層１３８を挟んで第１領域分離トレンチ１３７に埋め込まれている。第１領域分離電極１３９には、基準電位が印加される。第１領域分離電極１３９は、トレンチゲート構造６１の埋め込み電極６７とは異なり、一体物として第１領域分離トレンチ１３７に埋め込まれている。第１領域分離電極１３９は、第１領域分離トレンチ１３７から露出する一端部、第１領域分離トレンチ１３７に接する他端部を有している。

第１領域分離電極１３９の他端部は、トレンチゲート構造６１の底側電極７２（トレンチコンタクト構造８１のコンタクト電極８７）と同様の態様で、第１領域分離トレンチ１３７の底壁に向かう凸湾曲状に形成されている。第１領域分離電極１３９の他端部は、より具体的には、第１領域分離絶縁層１３８によって区画されたＵ字空間の底壁に倣って形成されており、第１領域分離トレンチ１３７の底壁に向かう滑らかな凸湾曲状に形成されている。

第１領域分離電極１３９は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。第１領域分離電極１３９は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。第１領域分離電極１３９は、埋め込み電極６７と同一の導電材料を含むことが好ましい。

第１領域分離電極１３９において第１領域分離トレンチ１３７から露出する露出部は、膜状に形成されたキャップ絶縁層１４０によって被覆されている。キャップ絶縁層１４０は、第１領域分離トレンチ１３７内において第１領域分離絶縁層１３８に連なっている。キャップ絶縁層１４０は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。
半導体層２の第１主面３の表層部において第１領域分離構造１３６によって取り囲まれた領域には、ｐ型の第１ウェル領域１４１が形成されている。第１ウェル領域１４１の底部は、第１領域分離構造１３６の底壁に対して第１主面３側の領域に形成されている。

第１ウェル領域１４１は、第１領域分離トレンチ１３７の内周壁を被覆し、第１領域分離構造１３６の底壁を露出させている。第１ウェル領域１４１の底部は、第１領域分離トレンチ１３７の中間部に対して第１領域分離トレンチ１３７の底壁側の領域に位置している。
第１ウェル領域１４１の表層部には、ｎ^＋型の第１ソース領域１４３およびｎ^＋型の第１ドレイン領域１４４が形成されている。第１ドレイン領域１４４は、第１ソース領域１４３から間隔を空けて形成されている。第１ドレイン領域１４４のｎ型不純物濃度は、第１ソース領域１４３のｎ型不純物濃度とほぼ等しい。

第１ソース領域１４３および第１ドレイン領域１４４は、平面視において第１ウェル領域１４１の中央部に形成されている。第１ソース領域１４３および第１ドレイン領域１４４は、平面視において同一方向に沿って延びる帯状にそれぞれ形成されていてもよい。第１ソース領域１４３の底部および第１ドレイン領域１４４の底部は、第１ウェル領域１４１の底部に対して第１主面３側の領域に形成されている。

第１ウェル領域１４１の表層部には、ｐ^＋型の第１コンタクト領域１４５がさらに形成されている。第１コンタクト領域１４５は、第１ウェル領域１４１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。
第１コンタクト領域１４５は、平面視において第１ソース領域１４３および第１ドレイン領域１４４を一括して取り囲む環状に形成されている。第１コンタクト領域１４５は、第１領域分離構造１３６から間隔を空けて形成されている。第１コンタクト領域１４５は、第１領域分離構造１３６の内周壁を被覆していてもよい。

半導体層２の第１主面３の上において第１領域分離構造１３６によって取り囲まれた領域には、第１プレーナゲート構造１４６が形成されている。第１プレーナゲート構造１４６は、第１ソース領域１４３、第１ドレイン領域１４４、ならびに、第１ソース領域１４３および第１ドレイン領域１４４の間の領域を被覆している。第１プレーナゲート構造１４６は、平面視において第１ソース領域１４３および第１ドレイン領域１４４に沿って延びる帯状に形成されている。

第１プレーナゲート構造１４６は、第１ゲート絶縁層１４７および第１ゲート電極層１４８を含む積層構造を有している。第１ゲート電極層１４８は、第１ゲート絶縁層１４７を挟んで第１ソース領域１４３、第１ドレイン領域１４４、ならびに、第１ソース領域１４３および第１ドレイン領域１４４の間の領域に対向している。ｎ型ＭＩＳＦＥＴ１３４のチャネルは、第１ウェル領域１４１の表層部において第１ソース領域１４３および第１ドレイン領域１４４の間の領域に形成される。

半導体層２の第１主面３の上において第１領域分離構造１３６によって取り囲まれた領域には、第１フィールド絶縁層１４９が形成されている。第１フィールド絶縁層１４９は、ＬＯＣＯＳ層であってもよい。
第１フィールド絶縁層１４９は、第１プレーナゲート構造１４６および第１コンタクト領域１４５の内周縁の間の領域、ならびに、第１領域分離構造１３６および第１コンタクト領域１４５の外周縁の間の領域を被覆している。第１フィールド絶縁層１４９は、第１領域分離トレンチ１３７の開口において第１領域分離絶縁層１３８に接続されている。

ｎ型ＭＩＳ領域１３２において半導体層２の第１主面３の上には、前述の層間絶縁層１２２が形成されている。層間絶縁層１２２には、第１ソースプラグ電極１５０、第１ドレインプラグ電極１５１および第１コンタクトプラグ電極１５２が埋め込まれている。第１ソースプラグ電極１５０、第１ドレインプラグ電極１５１および第１コンタクトプラグ電極１５２は、タングステンをそれぞれ含んでいてもよい。

第１ソースプラグ電極１５０は、層間絶縁層１２２を貫通して第１ソース領域１４３に接続されている。第１ドレインプラグ電極１５１は、層間絶縁層１２２を貫通して第１ドレイン領域１４４に接続されている。第１コンタクトプラグ電極１５２は、層間絶縁層１２２を貫通して第１コンタクト領域１４５に接続されている。
図９および図１１を参照して、ｐ型ＭＩＳ領域１３３は、第２領域分離構造１５６によって区画されている。第２領域分離構造１５６は、この形態では、第１領域分離構造１３６から間隔を空けて形成されている。第２領域分離構造１５６は、半導体層２の一部の領域を挟んで第１領域分離構造１３６に対向している。

第２領域分離構造１５６は、第１領域分離構造１３６と一体的に形成されていてもよい。第２領域分離構造１５６は、ｎ型ＭＩＳ領域１３２およびｐ型ＭＩＳ領域１３３の間の領域において第１領域分離構造１３６と一体を成していてもよい。
第２領域分離構造１５６は、ｐ型ＭＩＳ領域１３３を区画する内周壁、外周壁、ならびに、内周壁および外周壁を接続する底壁を含む環状に形成されている。第２領域分離構造１５６は、ｐ型ＭＩＳ領域１３３の平面形状に応じて、三角環状、四角環状、五角環状、六角環状等の多角環状、もしくは、円環状または楕円環状に形成されていてもよい。

第２領域分離構造１５６の幅ＷＳ２は、０．５μｍ以上２．０μｍ以下であってもよい。幅ＷＳ２は、第２領域分離構造１５６が延びる方向に直交する方向の幅である。幅ＷＳ２は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２．０μｍ以下であってもよい。幅ＷＳ２は、０．８μｍ以上１．２μｍ以下であることが好ましい。幅ＷＳ２は、トレンチゲート構造６１の幅ＷＴと等しいことが好ましい。

第２領域分離構造１５６の内周壁、外周壁および底壁は、ドリフト領域５４内に位置している。第２領域分離構造１５６の深さＤＳ２は、１μｍ以上１０μｍ以下であってもよい。深さＤＳ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。深さＤＳ２は、２μｍ以上６μｍ以下であることが好ましい。深さＤＳ２は、トレンチゲート構造６１の深さＤＴと等しいことが好ましい。

第２領域分離構造１５６の内周壁および外周壁は、法線方向Ｚに沿って延びている。第２領域分離構造１５６の内周壁および外周壁は、第１主面３に対して垂直に形成されていてもよい。
半導体層２内において第２領域分離構造１５６の内周壁が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。半導体層２内において第２領域分離構造１５６の外周壁が第１主面３との間で成す角度（テーパ角）の絶対値は、９０°を超えて９５°以下（たとえば９１°程度）であってもよい。第２領域分離構造１５６は、断面視において半導体層２の第１主面３側から底壁側に向けて幅ＷＳ２が狭まる先細り形状（テーパ形状）に形成されていてもよい。

第２領域分離構造１５６の底壁は、ドリフト領域５４の底部に対して第１主面３側の領域に位置している。第２領域分離構造１５６の底壁は、ドリフト領域５４の底部に向かう凸湾曲状（Ｕ字状）に形成されている。
第２領域分離構造１５６は、第２領域分離トレンチ１５７、第２領域分離絶縁層１５８および第２領域分離電極１５９を含む。第２領域分離トレンチ１５７は、半導体層２の第１主面３を第２主面４側に向けて掘り下げることによって形成されている。第２領域分離トレンチ１５７は、第２領域分離構造１５６の内周壁、外周壁および底壁を区画している。

第２領域分離絶縁層１５８は、第２領域分離トレンチ１５７の内壁に沿って膜状に形成されている。第２領域分離絶縁層１５８は、第２領域分離トレンチ１５７内において凹状の空間を区画している。
第２領域分離絶縁層１５８において第２領域分離トレンチ１５７の底壁を被覆する部分は、第２領域分離トレンチ１５７の底壁に倣って形成されている。これにより、第２領域分離絶縁層１５８は、トレンチゲート構造６１の底側絶縁層６８（トレンチコンタクト構造８１のコンタクト絶縁層８６）と同様の態様で、第２領域分離トレンチ１５７の底壁においてＵ字状に窪んだＵ字空間を区画している。

第２領域分離絶縁層１５８は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ジルコニウム（ＺｒＯ_２）または酸化タンタル（Ｔａ_２Ｏ_３）のうちの少なくとも１種を含む。
第２領域分離絶縁層１５８は、半導体層２側からこの順に積層されたＳｉＮ層およびＳｉＯ_２層を含む積層構造を有していてもよい。第２領域分離絶縁層１５８は、半導体層２側からこの順に積層されたＳｉＯ_２層およびＳｉＮ層を含む積層構造を有していてもよい。第２領域分離絶縁層１５８は、ＳｉＯ_２層またはＳｉＮ層からなる単層構造を有していてもよい。第２領域分離絶縁層１５８は、この形態では、ＳｉＯ_２層からなる単層構造を有している。第２領域分離絶縁層１５８は、絶縁層６６と同一の絶縁材料からなることが好ましい。

第２領域分離絶縁層１５８は、第６厚さＴ６を有している。第６厚さＴ６は、１５００Å以上４０００Å以下であってもよい。第６厚さＴ６は、１５００Å以上２０００Å以下、２０００Å以上２５００Å以下、２５００Å以上３０００Å以下、３０００Å以上３５００Å以下、または、３５００Å以上４０００Å以下であってもよい。第６厚さＴ６は、１８００Å以上３５００Å以下であることが好ましい。第６厚さＴ６は、底側絶縁層６８の第１厚さＴ１と等しい（Ｔ６＝Ｔ１）ことが好ましい。

第２領域分離電極１５９は、第２領域分離絶縁層１５８を挟んで第２領域分離トレンチ１５７に埋め込まれている。第２領域分離電極１５９には、基準電位が印加される。第２領域分離電極１５９は、トレンチゲート構造６１の埋め込み電極６７とは異なり、一体物として第２領域分離トレンチ１５７に埋め込まれている。第２領域分離電極１５９は、第２領域分離トレンチ１５７から露出する一端部、第２領域分離トレンチ１５７に接する他端部を有している。

第２領域分離電極１５９の他端部は、トレンチゲート構造６１の底側電極７２（トレンチコンタクト構造８１のコンタクト電極８７）と同様の態様で、第２領域分離トレンチ１５７の底壁に向かう凸湾曲状に形成されている。第２領域分離電極１５９の他端部は、より具体的には、第２領域分離絶縁層１５８によって区画されたＵ字空間の底壁に倣って形成されており、第２領域分離トレンチ１５７の底壁に向かう滑らかな凸湾曲状に形成されている。

第２領域分離電極１５９は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金または銅合金のうちの少なくとも１種を含んでいてもよい。第２領域分離電極１５９は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、ｎ型不純物またはｐ型不純物を含んでいてもよい。導電性ポリシリコンは、ｎ型不純物を含むことが好ましい。第２領域分離電極１５９は、埋め込み電極６７と同一の導電材料を含むことが好ましい。

第２領域分離電極１５９において第２領域分離トレンチ１５７から露出する露出部は、膜状に形成されたキャップ絶縁層１６０によって被覆されている。キャップ絶縁層１６０は、第２領域分離トレンチ１５７内において第２領域分離絶縁層１５８に連なっている。キャップ絶縁層１６０は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。
半導体層２の第１主面３の表層部において第２領域分離構造１５６によって取り囲まれた領域には、ｐ型の第２ウェル領域１６１が形成されている。第２ウェル領域１６１の底部は、第２領域分離構造１５６の底壁に対して第１主面３側の領域に形成されている。

第２ウェル領域１６１は、第２領域分離トレンチ１５７の内周壁を被覆し、第２領域分離構造１５６の底壁を露出させている。第２ウェル領域１６１の底部は、第２領域分離トレンチ１５７の中間部に対して第２領域分離トレンチ１５７の底壁側の領域に位置している。
第２ウェル領域１６１の表層部には、ｎ型の表層ウェル領域１６２が形成されている。表層ウェル領域１６２は、平面視において第２領域分離構造１５６の内周壁から間隔を空けて第２ウェル領域１６１の中央部に形成されている。表層ウェル領域１６２は、この形態では、平面視において第２領域分離構造１５６の内周壁に平行な４辺を有する四角形状に形成されている。表層ウェル領域１６２の底部は、第２ウェル領域１６１の底壁に対して第１主面３側の領域に形成されている。

表層ウェル領域１６２の表層部には、ｐ^＋型の第２ソース領域１６３およびｐ^＋型の第２ドレイン領域１６４が互いに間隔を空けて形成されている。第２ドレイン領域１６４は、第２ソース領域１６３から間隔を空けて形成されている。第２ドレイン領域１６４のｐ型不純物濃度は、第２ソース領域１６３のｐ型不純物濃度とほぼ等しい。
第２ソース領域１６３および第２ドレイン領域１６４は、平面視において表層ウェル領域１６２の中央部に形成されている。第２ソース領域１６３および第２ドレイン領域１６４は、平面視において同一方向に沿って延びる帯状にそれぞれ形成されていてもよい。第２ソース領域１６３の底部および第２ドレイン領域１６４の底部は、表層ウェル領域１６２の底部に対して第１主面３側の領域に形成されている。

第２ウェル領域１６１の表層部には、ｐ^＋型の第２コンタクト領域１６５がさらに形成されている。第２コンタクト領域１６５は、第２ウェル領域１６１のｐ型不純物濃度を超えるｐ型不純物濃度を有している。
第２コンタクト領域１６５は、平面視において第２領域分離構造１５６および表層ウェル領域１６２の間の領域に形成されている。第２コンタクト領域１６５は、平面視において表層ウェル領域１６２を取り囲む環状に形成されている。

第２コンタクト領域１６５は、表層ウェル領域１６２および第２領域分離構造１５６から間隔を空けて形成されている。第２コンタクト領域１６５は、表層ウェル領域１６２に接続されていてもよい。第２コンタクト領域１６５は、第２領域分離構造１５６の内周壁を被覆していてもよい。
半導体層２の第１主面３の上において第２領域分離構造１５６によって取り囲まれた領域には、第２プレーナゲート構造１６６が形成されている。第２プレーナゲート構造１６６は、第２ソース領域１６３、第２ドレイン領域１６４、ならびに、第２ソース領域１６３および第２ドレイン領域１６４の間の領域を被覆している。第２プレーナゲート構造１６６は、平面視において第２ソース領域１６３および第２ドレイン領域１６４に沿って延びる帯状に形成されている。

第２プレーナゲート構造１６６は、第２ゲート絶縁層１６７および第２ゲート電極層１６８を含む積層構造を有している。第２ゲート電極層１６８は、第２ゲート絶縁層１６７を挟んで第２ソース領域１６３、第２ドレイン領域１６４、ならびに、第２ソース領域１６３および第２ドレイン領域１６４の間の領域に対向している。ｐ型ＭＩＳＦＥＴ１３５のチャネルは、表層ウェル領域１６２の表層部において第２ソース領域１６３および第２ドレイン領域１６４の間の領域に形成される。

半導体層２の第１主面３の上において第２領域分離構造１５６によって取り囲まれた領域には、第２フィールド絶縁層１６９が形成されている。第２フィールド絶縁層１６９は、ＬＯＣＯＳ層であってもよい。
第２フィールド絶縁層１６９は、第２プレーナゲート構造１６６および第２コンタクト領域１６５の内周縁の間の領域、ならびに、第２領域分離構造１５６および第２コンタクト領域１６５の外周縁の間の領域を被覆している。第２フィールド絶縁層１６９は、第２領域分離トレンチ１５７の開口において第２領域分離絶縁層１５８に接続されている。

ｐ型ＭＩＳ領域１３３において半導体層２の第１主面３の上には、前述の層間絶縁層１２２が形成されている。層間絶縁層１２２には、第２ソースプラグ電極１７０、第２ドレインプラグ電極１７１および第２コンタクトプラグ電極１７２が埋め込まれている。第２ソースプラグ電極１７０、第２ドレインプラグ電極１７１および第２コンタクトプラグ電極１７２は、タングステンをそれぞれ含んでいてもよい。

第２ソースプラグ電極１７０は、層間絶縁層１２２を貫通して第２ソース領域１６３に接続されている。第２ドレインプラグ電極１７１は、層間絶縁層１２２を貫通して第２ドレイン領域１６４に接続されている。第２コンタクトプラグ電極１７２は、層間絶縁層１２２を貫通して第２コンタクト領域１６５に接続されている。
図１２Ａ〜図１２Ｖは、図７に対応する領域の断面図であって、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。以下では、出力領域６側の製造方法について説明し、入力領域７側の製造方法についての説明は省略する。

図１２Ａを参照して、半導体層２のベースとなるシリコン製の半導体ウエハ層１８２（半導体層）が用意される。半導体ウエハ層１８２は、第１主面１８３および第２主面１８４を有している。半導体ウエハ層１８２の第１主面１８３および第２主面１８４は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
半導体ウエハ層１８２は、半導体ウエハ１８５の主面の上にエピタキシャル層５２を形成する工程を経て製造される。エピタキシャル層５２は、この形態では、半導体ウエハ１８５の主面からシリコンをエピタキシャル成長させることによって形成されている。

次に、図１２Ｂを参照して、半導体ウエハ層１８２の第１主面１８３に、ゲートトレンチ６５およびコンタクトトレンチ８５が形成される。この工程では、まず、半導体ウエハ層１８２の第１主面１８３に絶縁膜１８６が形成される。絶縁膜１８６は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
次に、絶縁膜１８６の上に、所定パターンを有するマスク１８７が形成される。マスク１８７は、半導体ウエハ層１８２の第１主面１８３においてゲートトレンチ６５およびコンタクトトレンチ８５を形成すべき領域を露出させる開口１８８を有している。

次に、マスク１８７を介するエッチング法によって絶縁膜１８６の不要な部分が除去される。これにより、開口１８８に対応した開口１８９が絶縁膜１８６に形成される。その後、マスク１８７は除去される。
次に、絶縁膜１８６を介するエッチング法によって半導体ウエハ層１８２の不要な部分が除去される。これにより、半導体ウエハ層１８２の第１主面１８３に、ゲートトレンチ６５およびコンタクトトレンチ８５が形成される。その後、絶縁膜１８６は除去される。

次に、図１２Ｃを参照して、半導体ウエハ層１８２の第１主面１８３に犠牲絶縁層１９０が形成される。犠牲絶縁層１９０は、半導体ウエハ層１８２の第１主面１８３、ゲートトレンチ６５の内壁およびコンタクトトレンチ８５の内壁に膜状に形成される。犠牲絶縁層１９０は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。犠牲絶縁層１９０の厚さは、１００Å以上２０００Å以下であってもよい。

次に、図１２Ｄを参照して、ｎ型不純物が、犠牲絶縁層１９０を介してゲートトレンチ６５の内壁に導入される。犠牲絶縁層１９０は、半導体ウエハ層１８２を保護する保護膜として機能し、ｎ型不純物の導入に起因する面荒れを抑制する。
ｎ型不純物は、燐であってもよい。ｎ型不純物は、斜めイオン注入法によって半導体ウエハ層１８２に導入されてもよい。第１主面１８３の法線を０°としたとき、法線に対するｎ型不純物の導入角の絶対値｜θ｜は、０°を超えて１５°以下であってもよい。

絶対値｜θ｜は、０°を超えて３°以下、３°以上６°以下、６°以上９°以下、９°以上１２°以下、または、１２°以上１５°以下であってもよい。絶対値｜θ｜は、２°以上１２°以下であることが好ましい。
この工程では、導入角の絶対値｜θ｜を維持した状態で半導体ウエハ層１８２の第１主面１８３に対するｎ型不純物の相対的な導入位置を変更することによって、ｎ型不純物がゲートトレンチ６５の内壁の内壁に導入される。

より具体的には、ゲートトレンチ６５の第１側壁６２に入射するように、ｎ型不純物が半導体ウエハ層１８２の第１主面１８３およびゲートトレンチ６５の内壁に導入される。また、半導体ウエハ層１８２が９０°回転されて、ｎ型不純物が半導体ウエハ層１８２の第１主面１８３およびゲートトレンチ６５の内壁（主に底壁）に導入される。
また、図１２Ｅを参照して、ゲートトレンチ６５の第２側壁６３に入射するように半導体ウエハ層１８２が９０°回転されて、ｎ型不純物が半導体ウエハ層１８２の第１主面１８３およびゲートトレンチ６５の内壁に導入される。また、半導体ウエハ層１８２が９０°回転されて、ｎ型不純物が半導体ウエハ層１８２の第１主面１８３およびゲートトレンチ６５の内壁（主に底壁）に導入される。ゲートトレンチ６５の内壁に対するｎ型不純物の導入順序は任意であり、図１２Ｄおよび図１２Ｅの順に限定されない。

次に、図１２Ｆを参照して、半導体ウエハ層１８２に導入されたｎ型不純物がドリフト領域５４内に拡散される。ｎ型不純物の拡散は、ドライブイン処理法によって実施される。これにより、ドリフト領域５４内に高濃度ドリフト領域９１が形成される。その後、犠牲絶縁層１９０は除去される。
次に、図１２Ｇを参照して、絶縁層６６の底側絶縁層６８およびコンタクト絶縁層８６のベースとなるベース絶縁層１９１が形成される。ベース絶縁層１９１は、半導体ウエハ層１８２の第１主面１８３、ゲートトレンチ６５の内壁およびコンタクトトレンチ８５の内壁に沿って膜状に形成される。ベース絶縁層１９１は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。ベース絶縁層１９１は、この形態では、熱酸化処理法によって形成されている。

ベース絶縁層１９１は、ゲートトレンチ６５内において凹状の空間を区画している。ベース絶縁層１９１は、形成すべき底側絶縁層６８の第１厚さＴ１を超える厚さＴＢＡ（ＴＢＡ＞Ｔ１）を有している。ベース絶縁層１９１の厚さＴＢＡは、第１厚さＴ１に１００Å以上１５００Å以下の厚さＴＰ１を加えた値に設定される。
同様に、ベース絶縁層１９１は、コンタクトトレンチ８５内において凹状の空間を区画している。ベース絶縁層１９１は、形成すべきコンタクト絶縁層８６の第４厚さＴ４を超える厚さＴＢＡ（ＴＢＡ＞Ｔ４）を有している。ベース絶縁層１９１の厚さＴＢＡは、厚さＴ４に１００Å以上１５００Å以下の厚さＴＰ１を加えた値に設定される。

厚さＴＰ１は、１００Å以上３００Å以下、３００Å以上６００Å以下、６００Å以上９００Å以下、９００Å以上１２００Å以下、または、１２００Å以上１５００Å以下であってもよい。
次に、図１２Ｈを参照して、ベース絶縁層１９１が薄化される。この工程では、エッチング法によって、ベース絶縁層１９１の表層部が除去されることによってベース絶縁層１９１が薄化される。エッチング法は、ウエットエッチング法であってもよい。ベース絶縁層１９１は、加算された厚さＴＰ１に応じた分だけ除去される。

これにより、ゲートトレンチ６５内においてベース絶縁層１９１によって区画された凹状の空間の内壁が拡張されると同時に平滑化される。また、凹状の空間の底壁が、ゲートトレンチ６５の底壁６４に向かうＵ字状に丸められる。
ゲートトレンチ６５内では、凹状の空間の底壁部の除去量が、凹状の空間の側壁部の除去量よりも多くなるようにベース絶縁層１９１の表層部がエッチング法によって除去される。これにより、ゲートトレンチ６５内において側壁被覆部７０および底壁被覆部７１（隅部７１Ａおよび最深部７１Ｂ）を含むベース絶縁層１９１に形成される。

また、コンタクトトレンチ８５内においてベース絶縁層１９１よって区画された凹状の空間の内壁が拡張されると同時に平滑化される。また、凹状の空間の底壁が、コンタクトトレンチ８５の底壁８４に向かうＵ字状に丸められる。
コンタクトトレンチ８５内では、凹状の空間の底壁部の除去量が、凹状の空間の側壁部の除去量よりも多くなるようにベース絶縁層１９１の表層部がエッチング法によって除去される。これにより、コンタクトトレンチ８５内において側壁被覆部７０および底壁被覆部７１（隅部７１Ａおよび最深部７１Ｂ）を含むベース絶縁層１９１に形成される。

次に、図１２Ｉを参照して、埋め込み電極６７の底側電極７２およびコンタクト電極８７のベースとなる第１ベース電極層１９２が、半導体ウエハ層１８２の第１主面１８３の上に形成される。第１ベース電極層１９２は、ゲートトレンチ６５およびコンタクトトレンチ８５を埋めて、半導体ウエハ層１８２の第１主面１８３を被覆する。第１ベース電極層１９２は、導電性ポリシリコンを含む。第１ベース電極層１９２は、ＣＶＤ法によって形成されてもよい。

次に、図１２Ｊを参照して、第１ベース電極層１９２の不要な部分が除去されて、埋め込み電極６７の底側電極７２およびコンタクト電極８７が形成される。この工程では、コンタクト電極８７が形成された後、埋め込み電極６７の底側電極７２が形成される。
コンタクト電極８７の形成工程では、第１ベース電極層１９２の不要な部分が、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法であってもよい。第１ベース電極層１９２は、ベース絶縁層１９１が露出するまで除去される。これにより、コンタクトトレンチ８５に埋め込まれたコンタクト電極８７が形成される。

次に、所定パターンを有するマスク（図示せず）が半導体ウエハ層１８２の第１主面１８３上に形成される。マスク（図示せず）は、コンタクト電極８７を被覆し、第１ベース電極層１９２を選択的に露出させる開口を有している。
次に、マスク（図示せず）を介するエッチング法によってゲートトレンチ６５内の第１ベース電極層１９２が除去される。第１ベース電極層１９２は、ゲートトレンチ６５の深さ方向途中部まで除去される。これにより、底側電極７２が形成される。

底側電極７２の第１端部７２Ａは、ゲートトレンチ６５の深さ方向途中部に位置している。底側電極７２の第２端部７２Ｂは、ベース絶縁層１９１によって区画されたＵ字空間の底壁（エッチング面）に倣って、ゲートトレンチ６５の底壁６４に向かう滑らかな凸湾曲状に形成される。このような構造によれば、底側電極７２に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。

次に、図１２Ｋを参照して、ベース絶縁層１９１の不要な部分が除去される。この工程では、まず、所定パターンを有するマスク（図示せず）が半導体ウエハ層１８２の第１主面１８３上に形成される。マスク（図示せず）は、コンタクトトレンチ８５を被覆し、ゲートトレンチ６５を選択的に露出させる開口を有している。
次に、ベース絶縁層１９１の不要な部分が、マスク（図示せず）を介するエッチング法（エッチバック法）によって除去される。エッチング法は、ウエットエッチング法であってもよい。ベース絶縁層１９１は、ゲートトレンチ６５内において底側電極７２の第１端部７２Ａが露出するまで除去される。これにより、ゲートトレンチ６５内に底側絶縁層６８が形成される。

次に、図１２Ｌを参照して、半導体ウエハ層１８２の第１主面１８３に開口側絶縁層６９、中間絶縁層７４および主面絶縁層１２１が形成される。開口側絶縁層６９、中間絶縁層７４および主面絶縁層１２１は、酸化処理法（たとえば熱酸化処理法）またはＣＶＤ法によって形成されてもよい。開口側絶縁層６９、中間絶縁層７４および主面絶縁層１２１は、この形態では、熱酸化処理法によって形成されている。

次に、図１２Ｍを参照して、埋め込み電極６７の開口側電極７３のベースとなる第２ベース電極層１９３が、半導体ウエハ層１８２の第１主面１８３の上に形成される。第２ベース電極層１９３は、ゲートトレンチ６５を埋めて、半導体ウエハ層１８２の第１主面１８３を被覆する。第２ベース電極層１９３は、導電性ポリシリコンを含む。第２ベース電極層１９３は、ＣＶＤ法によって形成されてもよい。

次に、図１２Ｎを参照して、第２ベース電極層１９３の不要な部分が除去されて、埋め込み電極６７の開口側電極７３が形成される。第２ベース電極層１９３は、エッチング法（エッチバック法）によって除去されてもよい。エッチング法は、ウエットエッチング法であってもよい。第２ベース電極層１９３は、主面絶縁層１２１が露出するまで除去される。これにより、ゲートトレンチ６５内に埋め込み電極６７の開口側電極７３が形成される。

次に、図１２Ｏを参照して、開口側電極７３の露出部を被覆するキャップ絶縁層７５、および、コンタクト電極８７の露出部を被覆するキャップ絶縁層８８が形成される。キャップ絶縁層７５およびキャップ絶縁層８８は、酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。
次に、図１２Ｐを参照して、半導体ウエハ層１８２の第１主面１８３の表層部にボディ領域５５が形成される。ボディ領域５５は、イオン注入マスク（図示せず）を介するイオン注入法によって半導体ウエハ層１８２の第１主面１８３にｐ型不純物を導入することによって形成される。

次に、図１２Ｑを参照して、ボディ領域５５の表層部にソース領域１０１が形成される。ソース領域１０１は、イオン注入マスク（図示せず）を介するイオン注入法によって半導体ウエハ層１８２の第１主面１８３にｎ型不純物を導入することによって形成される。
また、図示はしないが、ボディ領域５５の表層部にコンタクト領域１０２が形成される。ソース領域１０１は、イオン注入マスク（図示せず）を介するイオン注入法によって半導体ウエハ層１８２の第１主面１８３にｐ型不純物を導入することによって形成される。

次に、図１２Ｒを参照して、半導体ウエハ層１８２の第１主面１８３の上に、層間絶縁層１２２が形成される。層間絶縁層１２２は、この形態では、ＵＳＧ層からなる単層構造を有している。層間絶縁層１２２は、ＣＶＤ法によって形成されてもよい。層間絶縁層１２２の主面に対して平坦化処理が施されてもよい。層間絶縁層１２２の平坦化処理は、ＣＭＰ（Chemical Mechanical Polishing）法によって行われてもよい。

次に、図１２Ｓを参照して、所定パターンを有するマスク１９４が、層間絶縁層１２２の主面の上に形成される。マスク１９４は、複数の第１プラグ電極１２３、複数の第２プラグ電極１２４および複数の第３プラグ電極１２５を埋め込むべき領域を露出させる複数の開口１９５を有している。
次に、マスク１９４を介するエッチング法によって、層間絶縁層１２２の不要な部分が除去される。これにより、層間絶縁層１２２に、複数のコンタクトホール１９６が形成される。その後、マスク１９４は除去される。

次に、図１２Ｔを参照して、複数の第１プラグ電極１２３、複数の第２プラグ電極１２４および複数の第３プラグ電極１２５のベースとなるベースプラグ電極層１９７が、層間絶縁層１２２の主面の上に形成される。ベースプラグ電極層１９７は、タングステンを含む。ベースプラグ電極層１９７は、複数のコンタクトホール１９６を埋めて層間絶縁層１２２の主面を被覆する。

次に、図１２Ｕを参照して、ベースプラグ電極層１９７の不要な部分が除去される。ベースプラグ電極層１９７の不要な部分は、層間絶縁層１２２の主面が露出するまで除去される。ベースプラグ電極層１９７の不要な部分は、エッチング法またはＣＭＰ法によって除去されてもよい。これにより、複数の第１プラグ電極１２３、複数の第２プラグ電極１２４および複数の第３プラグ電極１２５が形成される。

次に、図１２Ｖを参照して、層間絶縁層１２２の上に、基準電位電極１４およびゲート制御配線１７が形成される。基準電位電極１４およびゲート制御配線１７は、スパッタ法および／またはメッキ法によって形成されてもよい。また、半導体ウエハ層１８２の第２主面１８４の上に、出力電極１２が形成される。出力電極１２は、スパッタ法および／またはメッキ法によって形成されてもよい。

その後、半導体ウエハ層１８２が選択的に切断されて、半導体装置１が切り出される。以上を含む工程を経て半導体装置１が製造される。
以上、半導体装置１によれば、ドリフト領域５４において主たる電流経路となる領域が高濃度ドリフト領域９１によって高濃度化されている。これにより、ドリフト領域５４の全域の高濃度化を回避できるから、オン抵抗を低減しながらブレークダウン電圧の低下を抑制できる。

特に、半導体装置１によれば、高濃度ドリフト領域９１は、ドリフト領域５４の底部に対して半導体層２の第１主面３側の領域に位置する底部を有している。つまり、ドリフト領域５４は、高濃度ドリフト領域９１によって高濃度化されていない領域を有している。
ドリフト領域５４において高濃度化されていない領域は、より具体的には、高濃度ドリフト領域９１の底部および半導体基板５１の間の領域に介在している。つまり、比較的低いｎ型不純物濃度を有するドリフト領域５４が、比較的高いｎ型不純物濃度を有する高濃度ドリフト領域９１および半導体基板５１の間の領域に介在している。このドリフト領域５４において高濃度化されていない領域は、耐圧保持領域として機能する。これにより、ブレークダウン電圧の低下を適切に抑制できる。

複数のトレンチゲート構造６１のピッチＰＣを狭める場合には、電流経路の縮小に起因してドリフト領域５４のオン抵抗が増加することが懸念される。しかし、高濃度ドリフト領域９１によって電流経路を確保できるから、オン抵抗の増加を抑制できる。
これにより、オン抵抗の増加およびブレークダウン電圧の低下を抑制しながら、チャネル抵抗の低減を適切に図ることができる。半導体装置１によれば、一例として、複数のトレンチゲート構造６１のピッチＰＣを１μｍ以上３μｍ以下に設定できる。

さらに、半導体装置１によれば、複数のトレンチゲート構造６１は、互いに間隔を空けて配列された第１トレンチゲート構造６１Ａおよび第２トレンチゲート構造６１Ｂを含む。第１トレンチゲート構造６１Ａの外壁からは、ドリフト領域５４内に第１空乏層が拡がる。第２トレンチゲート構造６１Ｂの外壁からは、ドリフト領域５４内に第２空乏層が拡がる。複数のトレンチゲート構造６１は、第１空乏層が第２空乏層に重なる態様で配列されている。これにより、ブレークダウン電圧の低下を適切に抑制できる。

図１３Ａは、図７に対応する領域の断面図であって、第２形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の側壁間のピッチＰＳ以上（ＰＳ≦ＴＤＢ）の厚さＴＤＢを有する底部（底壁被覆部９３）を含む。これに対して、第２形態例に係る高濃度ドリフト領域９１の底部（底壁被覆部９３）の厚さＴＤＢは、トレンチゲート構造６１の側壁間のピッチＰＳ未満（ＰＳ＞ＴＤＢ）である。

第２形態例に係る高濃度ドリフト領域９１は、高濃度ドリフト領域９１の形成工程（図１２Ｄ〜図１２Ｅ参照）においてｎ型不純物の導入条件を調整することによって形成される。第２形態例に係る高濃度ドリフト領域９１が形成される場合であっても、第１形態例に係る高濃度ドリフト領域９１が形成される場合の効果と同様の効果を奏することができる。

図１３Ｂは、図７に対応する領域の断面図であって、第３形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４に沿う領域に形成されている。これに対して、第３形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２および第２側壁６３を被覆し、トレンチゲート構造６１の底壁６４を露出させている。つまり、第３形態例に係る高濃度ドリフト領域９１は、底壁被覆部９３を有していない。

第３形態例に係る高濃度ドリフト領域９１は、高濃度ドリフト領域９１の形成工程（図１２Ｄ〜図１２Ｅ参照）においてｎ型不純物の導入条件を調整することによって形成される。第３形態例に係る高濃度ドリフト領域９１が形成される場合であっても、第１形態例に係る高濃度ドリフト領域９１が形成される場合の効果と同様の効果を奏することができる。

図１３Ｃは、図７に対応する領域の断面図であって、第４形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る複数の高濃度ドリフト領域９１は、互いに隣り合うトレンチゲート構造６１の間の領域において互いに接続されている。これに対して、第４形態例に係る複数の高濃度ドリフト領域９１は、互いに隣り合うトレンチゲート構造６１の間の領域において互いに間隔を空けて形成されている。つまり、第４形態例に係る複数の高濃度ドリフト領域９１は、対応するトレンチゲート構造６１に対して１対１対応の関係で独立して形成されている。

第４形態例に係る高濃度ドリフト領域９１は、高濃度ドリフト領域９１の形成工程（図１２Ｄ〜図１２Ｅ参照）においてｎ型不純物の導入条件を調整することによって形成される。第４形態例に係る高濃度ドリフト領域９１が形成される場合であっても、第１形態例に係る高濃度ドリフト領域９１が形成される場合の効果と同様の効果を奏することができる。

図１３Ｄは、図７に対応する領域の断面図であって、第５形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る複数の高濃度ドリフト領域９１は、互いに隣り合うトレンチゲート構造６１の間の領域において互いに接続されている。これに対して、第５形態例に係る複数の高濃度ドリフト領域９１は、互いに隣り合うトレンチゲート構造６１の間の領域において互いに間隔を空けて形成されている。つまり、第５形態例に係る複数の高濃度ドリフト領域９１は、対応するトレンチゲート構造６１に対して１対１対応の関係で独立して形成されている。

さらに、第５形態例に係る複数の高濃度ドリフト領域９１は、対応するトレンチゲート構造６１の第１側壁６２および第２側壁６３を被覆し、トレンチゲート構造６１の底壁６４を露出させている。つまり、第５形態例に係る複数の高濃度ドリフト領域９１は、底壁被覆部９３を有していない。
第５形態例に係る高濃度ドリフト領域９１は、高濃度ドリフト領域９１の形成工程（図１２Ｄ〜図１２Ｅ参照）においてｎ型不純物の導入条件を調整することによって形成される。第５形態例に係る高濃度ドリフト領域９１が形成される場合であっても、第１形態例に係る高濃度ドリフト領域９１が形成される場合の効果と同様の効果を奏することができる。

図１３Ｅは、図７に対応する領域の断面図であって、第６形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４に沿う領域に形成されている。これに対して、第６形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２および第２側壁６３を露出させ、トレンチゲート構造６１の底壁６４を被覆している。つまり、第６形態例に係る高濃度ドリフト領域９１は、側壁被覆部９２を有していない。

第６形態例に係る高濃度ドリフト領域９１は、高濃度ドリフト領域９１の形成工程（図１２Ｄ〜図１２Ｅ参照）においてｎ型不純物の導入条件を調整することによって形成される。第６形態例に係る高濃度ドリフト領域９１が形成される場合であっても、第１形態例に係る高濃度ドリフト領域９１が形成される場合の効果と同様の効果を奏することができる。

図１３Ｆは、図７に対応する領域の断面図であって、第７形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４に沿う領域に形成されている。これに対して、第７形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２および第２側壁６３を露出させ、トレンチゲート構造６１の底壁６４を被覆している。つまり、第７形態例に係る高濃度ドリフト領域９１は、側壁被覆部９２を有していない。

さらに、第７形態例に係る複数の高濃度ドリフト領域９１は、互いに隣り合うトレンチゲート構造６１の間の領域において互いに間隔を空けて形成されている。つまり、第７形態例に係る複数の高濃度ドリフト領域９１は、対応するトレンチゲート構造６１の底壁６４に対して１対１対応の関係で独立して形成されている。
第７形態例に係る高濃度ドリフト領域９１は、高濃度ドリフト領域９１の形成工程（図１２Ｄ〜図１２Ｅ参照）においてｎ型不純物の導入条件を調整することによって形成される。第７形態例に係る高濃度ドリフト領域９１が形成される場合であっても、第１形態例に係る高濃度ドリフト領域９１が形成される場合の効果と同様の効果を奏することができる。

図１３Ｇは、図５に対応する領域の断面斜視図であって、第８形態例に係る高濃度ドリフト領域９１が形成された形態を示す断面斜視図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１形態例に係る高濃度ドリフト領域９１は、トレンチゲート構造６１の第１側壁６２、第２側壁６３および底壁６４に沿う領域に形成されている。これに対して、第８形態例に係る高濃度ドリフト領域９１は、ドリフト領域５４において複数のトレンチコンタクト構造８１の外面に沿う領域にも形成されている。

高濃度ドリフト領域９１は、トレンチコンタクト構造８１側において、トレンチコンタクト構造８１の第１側壁８２および第２側壁８３を被覆する側壁被覆部９２、ならびに、底壁８４を被覆する底壁被覆部９３を含む。トレンチコンタクト構造８１の第２側壁８３を被覆する側壁被覆部９２は、半導体層２の第１主面３から露出していてもよい。
トレンチコンタクト構造８１を被覆する高濃度ドリフト領域９１は、トレンチゲート構造６１を被覆する高濃度ドリフト領域９１と一体を成している。これにより、複数のトレンチゲート構造６１および複数のトレンチコンタクト構造８１を一括して被覆する１つの高濃度ドリフト領域９１が、ドリフト領域５４の表層部に形成されている。

その他、トレンチコンタクト構造８１に対する高濃度ドリフト領域９１の形成態様は、トレンチゲート構造６１に対する高濃度ドリフト領域９１の形成態様と同様であるので具体的な説明は省略される。
第１形態例、第２形態例、第３形態例、第４形態例、第５形態例、第６形態例、第７形態例および第８形態例（以下、単に「第１〜第８形態例」という。）に係る高濃度ドリフト領域９１のうちの少なくとも２種を同時に含む半導体装置１が形成されてもよい。

また、第１〜第８形態例に係る高濃度ドリフト領域９１の特徴は、それらの間で任意の態様および任意の形態で組み合わされることができる。つまり、第１〜第８形態例に係る高濃度ドリフト領域９１の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する高濃度ドリフト領域９１が採用されてもよい。
図１４は、図７に対応する領域の断面図であって、本発明の第２実施形態に係る半導体装置２０１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

第１実施形態に係る半導体装置１の各トレンチゲート構造６１は、底側電極７２、開口側電極７３および中間絶縁層７４を含む絶縁分離型の電極構造を有する埋め込み電極６７を含む。これに対して、第２実施形態に係る半導体装置２０１の各トレンチゲート構造６１は、絶縁層６６を挟んでゲートトレンチ６５に一体物として埋め込まれた埋め込み電極６７を含む。

各トレンチゲート構造６１は、ボディ領域５５を貫通し、ドリフト領域５４に達している。各トレンチゲート構造６１の深さＤＴは、１μｍ以上５μｍ以下であってもよい。深さＤＴは、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。
各トレンチゲート構造６１の底壁６４は、ドリフト領域５４の底部に対して１μｍ以上１５μｍ以下の間隔ＩＴを空けて半導体層２の第１主面３側の領域に形成されている。間隔ＩＴは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、または、１０μｍ以上１５μｍ以下であってもよい。

絶縁層６６は、ゲートトレンチ６５内において凹状の空間を区画している。絶縁層６６においてゲートトレンチ６５の底壁６４を被覆する部分は、ゲートトレンチ６５の底壁６４に倣って形成されている。これにより、絶縁層６６は、ゲートトレンチ６５の底壁６４においてＵ字状に窪んだＵ字空間を区画している。
絶縁層６６は、より具体的には、側壁被覆部７０および底壁被覆部７１を含む。側壁被覆部７０は、ゲートトレンチ６５の第１側壁６２および第２側壁６３を被覆し、Ｕ字空間の側壁を形成している。底壁被覆部７１は、ゲートトレンチ６５の底壁６４を被覆し、Ｕ字空間の底壁を形成している。底壁被覆部７１の厚さＴＢは、側壁被覆部７０の厚さＴＳ未満（ＴＢ＜ＴＳ）である。

側壁被覆部７０の厚さＴＳに対する底壁被覆部７１の厚さＴＢの比ＴＢ／ＴＳは、０．５以上０．８以下であってもよい。比ＴＢ／ＴＳは、０．５以上０．５５以下、０．５５以上０．６以下、０．６以上０．６５以下、０．６５以上０．７以下、０．７以上０．７５以下、または、０．７５以上０．８以下であってもよい。比ＴＢ／ＴＳは、０．６５以上０．７５以下であることが好ましい。

底壁被覆部７１は、隅部７１Ａおよび最深部７１Ｂを含む。隅部７１Ａは、側壁被覆部７０との境界部を区画している。最深部７１Ｂは、Ｕ字空間の底を区画している。最深部７１Ｂは、隅部７１Ａの厚さＴＣとは異なる厚さＴＤ（ＴＤ≠ＴＣ）を有していてもよい。最深部７１Ｂの厚さＴＤは、隅部７１Ａの厚さＴＣを超えていていもよい（ＴＤ＞ＴＣ）。

厚さＴＤおよび厚さＴＣの差ＴＤ−ＴＣは、１０Å以上２００Å以下であってもよい。差ＴＤ−ＴＣは、１０Å以上５０Å以下、５０Å以上１００Å以下、１００Å以上１５０Å以下、または、１５０Å以上２００Å以下であってもよい。差ＴＤ−ＴＣは、１０Å以上８０Å以下であることが好ましい。
絶縁層６６によって区画されたＵ字空間は、製造工程中において、絶縁層６６の表面部をエッチング法によって除去することによって形成される（図１２Ｈの工程参照）。エッチング法は、ウエットエッチング法であってもよい。つまり、絶縁層６６は、ゲートトレンチ６５内においてＵ字空間を区画する平滑な内壁面を有している。絶縁層６６の内壁面は、エッチング法によって形成されたエッチング面である。

埋め込み電極６７にはゲート制御配線１７を介してゲート電圧を含む所定のゲート制御信号が印加される。埋め込み電極６７は、ゲートトレンチ６５の開口から露出する一端部、および、ゲートトレンチ６５の底壁６４側に位置する他端部を有している。
埋め込み電極６７の他端部は、ゲートトレンチ６５の底壁６４に向かう凸湾曲状に形成されている。埋め込み電極６７の他端部は、より具体的には、絶縁層６６によって区画されたＵ字空間の底壁（エッチング面）に倣って形成されており、ゲートトレンチ６５の底壁６４に向かう滑らかな凸湾曲状に形成されている。これにより、埋め込み電極６７に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。

図示は省略されるが、トレンチコンタクト構造８１は、トレンチゲート構造６１と同様の態様で形成されている。すなわち、トレンチコンタクト構造８１は、コンタクト絶縁層８６を挟んでコンタクトトレンチ８５に一体物として埋め込まれたコンタクト電極８７を含む。コンタクト絶縁層８６およびコンタクト電極８７の構造は、絶縁層６６および埋め込み電極６７の構造と同様であるので、具体的な説明は省略される。

各高濃度ドリフト領域９１は、前述の第１実施形態と同様の態様で各トレンチゲート構造６１の外壁に沿って形成されている。各高濃度ドリフト領域９１の底部は、この形態では、ドリフト領域５４の底部に対して１μｍ以上１０μｍ以下の間隔ＩＤを空けて半導体層２の第１主面３側の領域に形成されている。間隔ＩＤは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、または、１０μｍ以上１５μｍ以下であってもよい。

この形態では、第１形態例に係る高濃度ドリフト領域９１が適用されている。しかし、第１形態例に係る高濃度ドリフト領域９１に代えてまたはこれに加えて第２〜第８形態例に係る高濃度ドリフト領域９１が採用されてもよい。また、第１〜第８形態例に係る高濃度ドリフト領域９１の特徴のうちの少なくとも２つの特徴が組み合わされた形態を有する高濃度ドリフト領域９１が採用されてもよい。

以上、第２実施形態に係る半導体装置２０１によっても、第１実施形態に係る半導体装置１に対して述べた効果と同様の効果を奏することができる。
本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の第１実施形態では、トレンチゲート構造６１の幅ＷＴが０．５μｍ以上２μｍ以下であり、底側絶縁層６８の第１厚さＴ１が１５００Å以上４０００Å以下である例が示された。しかし、幅ＷＴは、２μｍ以上５μｍ以下であってもよい。幅ＷＴは、２．０μｍ以上２．５μｍ以下、２．５μｍ以上３．０μｍ以下、３．０μｍ以上３．５μｍ以下、３．５μｍ以上４．０μｍ以下、４．０μｍ以上４．５μｍ以下、または、４．５μｍ以上５．０μｍ以下であってもよい。

また、底側絶縁層６８の第１厚さＴ１は、４０００Å以上１２０００Å以下であってもよい。第１厚さＴ１は、４０００Å以上５０００Å以下、５０００Å以上６０００Å以下、６０００Å以上７０００Å以下、７０００Å以上８０００Å以下、８０００Å以上９０００Å以下、９０００Å以上１００００Å以下、１００００Å以上１１０００Å以下、または、１１０００Å以上１２０００Å以下であってもよい。このような構造の場合、底側絶縁層６８の厚化によって半導体装置１の耐圧をさらに高めることができる。

前述の各実施形態では、パワーＭＩＳＦＥＴ９およびコントロールＩＣ１０を有するＩＰＤ（Intelligent Power Device）を含む半導体装置１，２０１について説明した。しかし、パワーＭＩＳＦＥＴ９だけを有する半導体装置１，２０１が採用されてもよい。
この場合、パワーＭＩＳＦＥＴ９だけを有する半導体装置１，２０１と、当該半導体装置１，２０１に電気的に接続され、パワーＭＩＳＦＥＴ９を制御する制御回路と、を含む、電気回路が採用されてもよい。このような電気回路が回路基板に実装された回路モジュールが提供されてもよい。

制御回路は、コントロールＩＣ１０に係る複数の機能回路（図２も併せて参照）の１つまたは複数に対応する１つまたは複数の機能回路を有していてもよい。つまり、制御回路は、センサＭＩＳＦＥＴ２１、入力回路２２、電圧制御回路２３、保護回路２４、ゲート制御回路２５、アクティブクランプ回路２６、電流検出回路２７、電源逆接続保護回路２８または異常検出回路２９のうちの少なくとも１つを含んでいてもよい。

前述の各実施形態において、ｐ型の半導体部分がｎ型の半導体部分とされ、ｎ型の半導体部分がｐ型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「ｎ型」および「ｎ^＋型」が「ｐ型」および「ｐ^＋型」とそれぞれ読み替え、「ｐ型」および「ｐ^＋型」が「ｎ型」および「ｎ^＋型」とそれぞれ読み替えられる。
前述の各実施形態に係る半導体装置１，２０１は、図１５および図１６に示されるように、半導体パッケージに組み込まれてもよい。図１５は、図１に示す半導体装置１が組み込まれた半導体パッケージ２１１を、封止樹脂２１６を透過して示す斜視図である。図１６は、図１５の平面図である。

ここでは、半導体パッケージ２１１が第１実施形態に係る半導体装置１を含む形態例について説明するが、半導体パッケージ２１１は、第１実施形態に係る半導体装置１に代えて第２実施形態に係る半導体装置２０１を含んでいてもよい。
図１５および図１６を参照して、半導体パッケージ２１１は、この形態では、所謂ＳＯＰ（Small Outline Package）である。半導体パッケージ２１１は、半導体装置１、ダイパッド２１２、導電性接合材２１３、複数（この形態では８個）のリード電極２１４Ａ〜２１４Ｈ、複数（この形態では８個）の導線２１５Ａ〜２１５Ｈおよび封止樹脂２１６を含む。リード電極の個数および導線の個数は、半導体装置１の機能に応じて選択され、図１５および図１６に示される個数に限定されない。

ダイパッド２１２は、直方体形状に形成された金属板からなる。ダイパッド２１２は、鉄、アルミニウムまたは銅を含んでいてもよい。ダイパッド２１２は、半導体装置１を第２主面４側から支持している。ダイパッド２１２は、導電性接合材２１３を介して半導体装置１の電源電極１１に接続されている。導電性接合材２１３は、金属ペーストまたは半田であってもよい。

複数のリード電極２１４Ａ〜２１４Ｈは、第１リード電極２１４Ａ、第２リード電極２１４Ｂ、第３リード電極２１４Ｃ、第４リード電極２１４Ｄ、第５リード電極２１４Ｅ、第６リード電極２１４Ｆ、第７リード電極２１４Ｇおよび第８リード電極２１４Ｈを含む。
複数のリード電極２１４Ａ〜２１４Ｈは、鉄、アルミニウムまたは銅を含んでいてもよい。複数のリード電極２１４Ａ〜２１４Ｈは、ダイパッド２１２から間隔を空けてダイパッド２１２の周囲に配置されている。

より具体的には、４つのリード電極２１４Ａ〜２１４Ｄは、ダイパッド２１２の一辺に沿って間隔を空けて配列されている。残りの４つのリード電極２１４Ｅ〜２１４Ｈは、ダイパッド２１２においてリード電極２１４Ａ〜２１４Ｄが配列された辺に対向する辺に沿って間隔を空けて配列されている。
複数のリード電極２１４Ａ〜２１４Ｈは、配列方向に直交する方向に沿って延びる帯状にそれぞれ形成されている。複数のリード電極２１４Ａ〜２１４Ｈは、ダイパッド２１２に対向する一端部、および、その反対側の他端部を有している。複数のリード電極２１４Ａ〜２１４Ｈの一端部は、半導体装置１に内部接続される。複数のリード電極２１４Ａ〜２１４Ｈの他端部は、配線基板等の接続対象に外部接続される。

複数の導線２１５Ａ〜２１５Ｈは、第１導線２１５Ａ、第２導線２１５Ｂ、第３導線２１５Ｃ、第４導線２１５Ｄ、第５導線２１５Ｅ、第６導線２１５Ｆ、第７導線２１５Ｇおよび第８導線２１５Ｈを含む。
第１導線２１５Ａは、第１リード電極２１４Ａの一端部および出力電極１２に電気的に接続されている。第１導線２１５Ａは、この形態では、金属クリップからなる。第１導線２１５Ａは、金、アルミニウムまたは銅を含んでいてもよい。第１導線２１５Ａは、パワーＭＩＳＦＥＴで生じた熱を、外部に効率的に放散させる。むろん、第１導線２１５Ａは、ボンディングワイヤからなっていてもよい。

第２導線２１５Ｂは、第２リード電極２１４Ｂの一端部および基準電位電極１４に電気的に接続されている。第３導線２１５Ｃは、第３リード電極２１４Ｃの一端部およびＥＮＡＢＬＥ電極１５に電気的に接続されている。第４導線２１５Ｄは、第４リード電極２１４Ｄの一端部およびＳＥＮＳＥ電極１６に電気的に接続されている。
第５導線２１５Ｅは、第５リード電極２１４Ｅの一端部およびダイパッド２１２に電気的に接続されている。第６導線２１５Ｆは、第６リード電極２１４Ｆの一端部およびダイパッド２１２に電気的に接続されている。第７導線２１５Ｇは、第７リード電極２１４Ｇの一端部および入力電極１３に電気的に接続されている。第８導線２１５Ｈは、第８リード電極２１４Ｈの一端部およびダイパッド２１２に電気的に接続されている。

第２〜第８導線２１５Ｂ〜２１５Ｈは、この形態では、ボンディングワイヤからなる。第２〜第８導線２１５Ｂ〜２１５Ｈは、金、アルミニウムまたは銅をそれぞれ含んでいてもよい。半導体装置１および複数のリード電極２１４Ａ〜２１４Ｈに対する複数の導線２１５Ａ〜２１５Ｈの接続形態は任意であり、図１５および図１６に示される接続形態に限定されない。

封止樹脂２１６は、複数のリード電極２１４Ａ〜２１４Ｈの他端部を露出させるように、半導体装置１、ダイパッド２１２、複数のリード電極２１４Ａ〜２１４Ｈの一端部および複数の導線２１５Ａ〜２１５Ｈを封止している。封止樹脂２１６は、直方体形状に形成されている。封止樹脂２１６は、エポキシ樹脂を含んでいてもよい。
半導体パッケージ２１１の形態は、ＳＯＰに制限されない。半導体パッケージ２１１としては、ＴＯ（Transistor Outline）、ＱＦＮ（Quad For Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＤＩＰ（Dual Inline Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）またはＳＯＪ（Small Outline J-leaded Package）、もしくは、これらに類する種々の形態が適用されてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および図面から抽出される特徴の例を以下に示す。
［項１］一方側の第１主面および他方側の第２主面を有する半導体層と、側壁および底壁を有し、前記半導体層の前記第１主面において前記第１主面から前記第２主面に向かう先細り形状に形成されたトレンチと、第１厚さを有し、前記トレンチの前記側壁に倣って膜状に形成された側壁被覆部、および、前記第１厚さ未満の第２厚さを有し、前記トレンチの前記底壁に倣って膜状に形成された底壁被覆部を含み、前記トレンチ内において凹状の空間を区画する絶縁層と、前記トレンチ内において前記絶縁層によって区画された前記凹状の空間に埋設された電極と、を含む、半導体装置。

半導体層の第１主面から第２主面に向かう先細り形状に形成されたトレンチの内壁に膜状の絶縁層を形成する場合、トレンチ内にはトレンチの底壁に向けて開口幅が狭まる先細り形状の凹状の空間が絶縁層によって区画される。
この場合、トレンチに埋設される電極も、凹状の空間の内壁に倣って先細り形状に形成される。先細り形状の電極が形成された場合、トレンチの底壁部において電界が局所的に集中する。その結果、電界集中に起因してブレークダウン電圧が低下する。

そこで、この半導体装置では、先細り形状に形成されたトレンチの内壁において側壁被覆部の第１厚さ未満の第２厚さを有する底壁被覆部を有する絶縁層を形成している。この半導体装置によれば、底壁被覆部が第１厚さ未満の第２厚さを有しているので、絶縁層によって区画される凹状の空間が先細り形状になることが抑制される。
これにより、凹状の空間に埋設される電極も先細り形状になることが抑制されるから、トレンチの底壁部における電界集中を抑制できる。その結果、ブレークダウン電圧の低下を抑制できる。

［項２］前記トレンチは、前記第２主面に向かう凸湾曲状の前記底壁を有している、項１に記載の半導体装置。
［項３］前記トレンチは、断面視において前記第１主面から前記第２主面に向けて開口幅が狭まるテーパ形状に形成されている、項１に記載の半導体装置。
［項４］前記トレンチは、前記第２主面に向かう凸湾曲状の前記底壁を有し、断面視において前記第１主面から前記第２主面に向けて開口幅が狭まるテーパ形状に形成されている、項１に記載の半導体装置。

［項５］前記トレンチの前記側壁が前記半導体層内において前記第１主面との間で成すテーパ角は、９０°を超えて９５°以下である、項３または４に記載の半導体装置。
［項６］前記底壁被覆部は、前記側壁被覆部の前記第１厚さに対する比が、０．５以上０．８以下となる前記第２厚さを有している、項１〜５のいずれか一項に記載の半導体装置。

［項７］前記電極は、前記底壁被覆部に接し、前記トレンチの前記底壁に向かう凸湾曲状に形成された端部を含む、項１〜６のいずれか一項に記載の半導体装置。
［項８］前記電極は、前記絶縁層を挟んで前記トレンチの前記底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、項１〜６のいずれか一項に記載の半導体装置。

［項９］前記底側電極は、前記底壁被覆部に接し、前記トレンチの前記底壁に向かう凸湾曲状に形成された端部を含む、項８に記載の半導体装置。
［項１０］前記絶縁層は、前記トレンチの前記底壁側の内壁に形成され、前記側壁被覆部および前記底壁被覆部を有する底側絶縁層、ならびに、前記トレンチの開口側の内壁に形成され、前記底側絶縁層の厚さ未満の厚さを有する開口側絶縁層を含み、前記底側電極は、前記底側絶縁層を挟んで前記トレンチの前記底壁側に埋設され、前記開口側電極は、前記開口側絶縁層を挟んで前記トレンチの開口側に埋設されている、項８または９に記載の半導体装置。

［項１１］一方側の第１主面および他方側の第２主面を有する半導体層と、第１側壁および第１底壁を有し、前記半導体層の前記第１主面に形成されたゲートトレンチと、第２側壁および第２底壁を有し、前記ゲートトレンチに連通するように前記半導体層の前記第１主面において前記第１主面から前記第２主面に向かう先細り形状に形成されたコンタクトトレンチと、第１厚さを有し、前記コンタクトトレンチの前記第２側壁に倣って膜状に形成された側壁被覆部、および、前記第１厚さ未満の第２厚さを有し、前記コンタクトトレンチの前記第２底壁に倣って膜状に形成された底壁被覆部を含み、前記コンタクトトレンチ内において凹状の空間を区画するコンタク絶縁層と、前記コンタクトトレンチ内において前記コンタク絶縁層によって区画された前記凹状の空間に埋設されたコンタクト電極と、を含む、半導体装置。

半導体層の第１主面から第２主面に向かう先細り形状に形成されたコンタクトトレンチの内壁に膜状のコンタクト絶縁層を形成する場合、コンタクトトレンチ内にはコンタクトトレンチの第２底壁に向けて開口幅が狭まる先細り形状の凹状の空間がコンタクト絶縁層によって区画される。この場合、コンタクトトレンチに埋設されるコンタクト電極も、凹状の空間の内壁に倣って先細り形状に形成される。

先細り形状のコンタクト電極が形成された場合、コンタクトトレンチの底壁部において電界が局所的に集中する。その結果、電界集中に起因してブレークダウン電圧が低下する。
そこで、この半導体装置では、先細り形状に形成されたコンタクトトレンチの内壁において側壁被覆部の第１厚さ未満の第２厚さを有する底壁被覆部を有するコンタクト絶縁層を形成している。この半導体装置によれば、底壁被覆部が第１厚さ未満の第２厚さを有しているので、コンタクト絶縁層によって区画される凹状の空間が先細り形状になることが抑制される。

これにより、凹状の空間に埋設されるコンタクト電極も先細り形状になることが抑制されるから、コンタクトトレンチの底壁部における電界集中を抑制できる。その結果、ブレークダウン電圧の低下を抑制できる。
［項１２］前記コンタクトトレンチは、前記第２主面に向かう凸湾曲状の前記第２底壁を有している、項１１に記載の半導体装置。

［項１３］前記コンタクトトレンチは、断面視において前記第１主面から前記第２主面に向けて開口幅が狭まるテーパ形状に形成されている、項１１に記載の半導体装置。
［項１４］前記コンタクトトレンチは、前記第２主面に向かう凸湾曲状の前記第２底壁を有し、断面視において前記第１主面から前記第２主面に向けて開口幅が狭まるテーパ形状に形成されている、項１１に記載の半導体装置。

［項１５］前記コンタクトトレンチの前記第２側壁が前記半導体層内において前記第１主面との間で成すテーパ角は、９０°を超えて９５°以下である、項１３または１４に記載の半導体装置。
［項１６］前記底壁被覆部は、前記側壁被覆部の前記第１厚さに対する比が０．５以上０．８以下となる前記第２厚さを有している、項１１〜１５のいずれか一項に記載の半導体装置。

［項１７］前記コンタクト電極は、前記底壁被覆部に接し、前記コンタクトトレンチの前記第２底壁に向かう凸湾曲状に形成された端部を含む、項１１〜１６のいずれか一項に記載の半導体装置。
［項１８］前記ゲートトレンチの内壁に形成された絶縁層と、前記絶縁層を挟んで前記ゲートトレンチの前記第１底壁側に埋設された底側電極、前記絶縁層を挟んで前記ゲートトレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造と、をさらに含む、項１１〜１７のいずれか一項に記載の半導体装置。

［項１９］前記コンタクト電極は、前記電極構造の前記底側電極に電気的に接続されている、項１８に記載の半導体装置。
［項２０］前記コンタクト電極は、前記ゲートトレンチおよび前記コンタクトトレンチの連通部において前記電極構造の前記底側電極に接続されている、項１９に記載の半導体装置。

［項２１］一方側の第１主面および他方側の第２主面を有する半導体層を用意する工程と、前記半導体層の前記第１主面に側壁および底壁を有するトレンチを形成するトレンチ形成工程と、前記トレンチの前記側壁および前記底壁に沿い、前記トレンチ内において凹状の空間を区画する絶縁層を形成する絶縁層形成工程と、エッチング法によって前記凹状の空間から露出する前記絶縁層の表面部を除去することにより、前記凹状の空間を拡張するエッチング工程と、前記トレンチ内において前記絶縁層によって区画された前記凹状の空間に電極を埋設する電極埋設工程と、を含む、半導体装置の製造方法。

この半導体装置の製造方法によれば、トレンチの底壁部に対する電界集中を抑制し、ブレークダウン電圧を向上できる半導体装置を製造し、提供できる。
［項２２］前記トレンチ形成工程において、前記半導体層の前記第１主面から前記第２主面に向かう先細り形状の前記トレンチが形成される、項２１に記載の半導体装置の製造方法。

［項２３］前記トレンチ形成工程において、前記第２主面に向かう凸湾曲状の底壁を有する前記トレンチが形成される、項２２に記載の半導体装置の製造方法。
［項２４］前記トレンチ形成工程において、断面視において前記第１主面から前記第２主面に向けて開口幅が狭まるテーパ形状の前記トレンチが形成される、項２２に記載の半導体装置の製造方法。

［項２５］前記トレンチ形成工程において、前記第２主面に向かう凸湾曲状の底壁を有し、断面視において前記第１主面から前記第２主面に向けて開口幅が狭まるテーパ形状の前記トレンチが形成される、項２２に記載の半導体装置の製造方法。
［項２６］前記トレンチの側壁が前記半導体層内において前記第１主面との間で成すテーパ角は、９０°を超えて９５°以下である、項２４または２５に記載の半導体装置の製造方法。

［項２７］前記絶縁層形成工程において、第１厚さを有し、前記トレンチの前記側壁に倣う膜状の側壁被覆部、および、前記第１厚さ未満の第２厚さを有し、前記トレンチの前記底壁に倣う膜状の底壁被覆部を含む前記絶縁層が形成される、項２１〜２６のいずれか一項に記載の半導体装置の製造方法。
［項２８］前記絶縁層形成工程において、前記側壁被覆部の前記第１厚さに対する比が、０．５以上０．８以下となる前記第２厚さを有する前記底壁被覆部が形成される、項２７に記載の半導体装置の製造方法。

［項２９］前記電極埋設工程において、前記トレンチの前記底壁に向かう凸湾曲状に形成された端部を有する前記電極が形成される、項２１〜２８のいずれか一項に記載の半導体装置の製造方法。
［項３０］前記絶縁層形成工程において、酸化処理法によって前記絶縁層が形成される、項２１〜２９のいずれか一項に記載の半導体装置の製造方法。

［項３１］前記エッチング工程において、内壁が平滑化された前記凹状の空間が形成される、項２１〜３０のいずれか一項に記載の半導体装置の製造方法。
［項３２］前記エッチング法は、ウエットエッチング法である、項２１〜３１のいずれか一項に記載の半導体装置の製造方法。

１ 半導体装置
２ 半導体層
３ 第１主面
５１ 半導体基板
５２ エピタキシャル層
５４ ドリフト領域
５５ ボディ領域
６１ トレンチゲート構造
６１Ａ 第１トレンチゲート構造
６１Ｂ 第２トレンチゲート構造
６２ 第１側壁
６３ 第２側壁
６４ 底壁
６５ ゲートトレンチ
６６ 絶縁層
６７ 埋め込み電極
６８ 底側絶縁層
６９ 開口側絶縁層
７０ 側壁被覆部
７１ 底壁被覆部
７２ 底側電極
７２Ａ 第１端部
７２Ｂ 第２端部
７３ 開口側電極
７４ 中間絶縁層
９１ 高濃度ドリフト領域
９２ 側壁被覆部
９３ 底壁被覆部
１０１ ソース領域
２０１ 半導体装置

Claims (22)

1. 主面を有する半導体層と、
   前記主面の表層部に形成された第１導電型のドリフト領域と、
   前記主面に形成され、前記ドリフト領域に側壁および底壁を有するトレンチ、前記トレンチの内壁に形成された絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設され、ゲート電圧が印加される埋め込み電極を含むトレンチゲート構造と、
   前記ドリフト領域において前記トレンチゲート構造の外壁に沿う領域に形成され、前記ドリフト領域の第１導電型不純物濃度を超える第１導電型不純物濃度を有する第１導電型の高濃度ドリフト領域と、を含む、半導体装置。
2. 前記高濃度ドリフト領域は、前記トレンチの前記側壁を被覆する側壁被覆部を有している、請求項１に記載の半導体装置。
3. 前記高濃度ドリフト領域は、前記トレンチの前記底壁を被覆する底壁被覆部を有している、請求項１または２に記載の半導体装置。
4. 前記高濃度ドリフト領域は、前記トレンチの前記側壁を被覆する側壁被覆部、および、前記トレンチの前記底壁に沿う領域に形成され、前記側壁被覆部の第１導電型不純物濃度を超える第１導電型不純物濃度を有する底壁被覆部を含む、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記高濃度ドリフト領域は、前記ドリフト領域の底部に対して前記トレンチの前記底壁側の領域に位置する底部を有している、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記ドリフト領域は、５μｍ以上２０μｍ以下の厚さを有しており、
   前記高濃度ドリフト領域は、前記ドリフト領域の底部に対して０．１μｍ以上３μｍ以下の間隔を空けて前記半導体層の前記主面側に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 複数の前記トレンチゲート構造が、前記半導体層の前記主面に間隔を空けて形成され、
   複数の前記高濃度ドリフト領域が、複数の前記トレンチゲート構造に対して１対１対応の関係で形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
8. 複数の前記高濃度ドリフト領域は、互いに隣り合う複数の前記トレンチゲート構造の間の領域において互いに連なっている、請求項７に記載の半導体装置。
9. 複数の前記トレンチゲート構造は、互いに隣り合う第１トレンチゲート構造および第２トレンチゲート構造を含み、前記第１トレンチゲート構造から拡がる第１空乏層が前記第２トレンチゲート構造から拡がる第２空乏層に重なる態様で、前記半導体層の前記主面に間隔を空けて形成されている、請求項７または８に記載の半導体装置。
10. 前記第１空乏層は、前記第１トレンチゲート構造の底壁および前記第２トレンチゲート構造の底壁に対して前記ドリフト領域の底部側の領域において前記第２空乏層に重なる、請求項９に記載の半導体装置。
11. 複数の前記トレンチゲート構造の中央部の間のピッチは、１μｍ以上３μｍ以下である、請求項７〜１０のいずれか一項に記載の半導体装置。
12. 前記埋め込み電極は、前記絶縁層を挟んで前記トレンチの前記底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含む絶縁分離型の電極構造を有している、請求項１〜１１のいずれか一項に記載の半導体装置。
13. 前記底側電極には、ゲートのオン制御時に基準電位が印加され、
    前記開口側電極には、ゲートのオン制御時にゲート電圧が印加される、請求項１２に記載の半導体装置。
14. 前記底側電極には、ゲートのオン制御時にゲート電圧が印加され、
    前記開口側電極には、ゲートのオン制御時にゲート電圧が印加される、請求項１２に記載の半導体装置。
15. 前記底側電極は、前記トレンチの開口側に位置する第１端部、および、前記トレンチの前記底壁側に位置し、前記トレンチの前記底壁に向かって凸湾曲状に形成された第２端部を有している、請求項１２〜１４のいずれか一項に記載の半導体装置。
16. 前記絶縁層は、前記トレンチの前記底壁側の内壁に形成された底側絶縁層、および、前記トレンチの開口側の内壁に形成され、前記底側絶縁層の厚さ未満の厚さを有する開口側絶縁層を含み、
    前記底側電極は、前記底側絶縁層を挟んで前記トレンチの前記底壁側に埋設され、
    前記開口側電極は、前記開口側絶縁層を挟んで前記トレンチの開口側に埋設されている、請求項１２〜１５のいずれか一項に記載の半導体装置。
17. 前記底側絶縁層は、前記トレンチの前記側壁を被覆する側壁被覆部、および、前記トレンチの前記底壁を被覆し、前記側壁被覆部の厚さ未満の厚さを有する底壁被覆部を有している、請求項１６に記載の半導体装置。
18. 前記側壁被覆部の厚さに対する前記底壁被覆部の厚さの比は、０．５以上０．８以下である、請求項１７に記載の半導体装置。
19. 前記底側絶縁層は、断面視において前記トレンチの前記底壁に向かってＵ字状に窪んだＵ字状の空間を区画している、請求項１６〜１８のいずれか一項に記載の半導体装置。
20. 前記トレンチは、前記主面から厚さ方向に向けて先細り形状に形成されている、請求項１〜１９のいずれか一項に記載の半導体装置。
21. 前記ドリフト領域の表層部において前記トレンチゲート構造の側方に形成された第２導電型のボディ領域と、
    前記ボディ領域の表層部において前記トレンチゲート構造の側方に形成された第１導電型のソース領域と、をさらに含む、請求項１〜２０のいずれか一項に記載の半導体装置。
22. 前記半導体層は、第１導電型の半導体基板および前記半導体基板の上に積層され、前記半導体基板の第１導電型不純物濃度未満の第１導電型不純物濃度を有し、前記ドリフト領域を形成する第１導電型のエピタキシャル層を含む積層構造を有している、請求項１〜２１のいずれか一項に記載の半導体装置。

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