WO2014115280A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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信也 西村
成雅 副島
建策 山本
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トヨタ自動車株式会社
株式会社豊田中央研究所
株式会社デンソー
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    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
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    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Definitions

  • the technology disclosed in this specification relates to a semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses a semiconductor device having a trench gate structure.
  • This semiconductor device has an n-type source region, a p-type body region, an n-type drift region, an n-type drain region, a trench, a gate electrode, and a p-type floating region.
  • the source region is provided on the surface side of the semiconductor substrate.
  • the body region is provided below the source region.
  • the drift region is provided below the body region.
  • the drain region is provided below the drift region.
  • the trench is formed through the source region and the body region from the surface of the semiconductor substrate, and its bottom is located in the drift region.
  • the gate electrode is accommodated in the trench while being covered with an insulating film.
  • the floating region is provided immediately below the trench.
  • the depletion layer is formed to a deep position in the drift region, so that the electric field relaxation effect is enhanced.
  • impurities into the trench with high energy.
  • impurities may not be sufficiently implanted near the periphery (hereinafter referred to as a corner) of the bottom of the trench, and the entire width of the floating region may be reduced. In that case, the electric field concentration near the corner portion is not relaxed, and the breakdown voltage of the semiconductor device may be reduced.
  • the electric field concentration in the vicinity of the corner can be relaxed, and the high breakdown voltage of the semiconductor device can be promoted.
  • the side surface of the trench cannot be covered with a thick protective film when impurities are implanted into the trench.
  • the side surface of the trench is covered with a thin protective film, it is necessary to implant the impurity with low energy in order to suppress damage to the side surface of the trench due to the implanted impurity.
  • the floating region cannot be formed to a deep position in the drift region, and the entire depth of the floating region becomes shallow. As a result, the depletion layer is not formed deep in the drift region, and the breakdown voltage of the semiconductor device cannot be increased.
  • This specification provides a semiconductor device capable of increasing the breakdown voltage of the entire semiconductor device while protecting the side surface of the trench as compared with the conventional configuration.
  • a semiconductor device disclosed in this specification includes a first conductivity type contact region, a second conductivity type body region, a first conductivity type drift region, a trench, an insulating film, a gate electrode, and a second electrode. And a conductive floating region.
  • the contact region is provided on the surface side of the semiconductor substrate.
  • the body region is provided at a position deeper than the contact region and is adjacent to the contact region.
  • the drift region is provided at a position deeper than the body region and is separated from the contact region by the body region.
  • the trench is formed through the contact region and the body region from the surface of the semiconductor substrate, and its bottom is located in the drift region.
  • the insulating film covers the inner surface of the trench.
  • the gate electrode is accommodated in the trench while being covered with an insulating film.
  • the floating region is provided at a position deeper than the bottom of the trench in the drift region and is adjacent to the bottom of the trench.
  • the floating region has a first layer adjacent to the bottom of the trench and a second layer provided deeper than the first layer.
  • the width of the first layer is wider than the width of the second layer.
  • “the width of the first layer (second layer)” means a length (dimension) in a direction orthogonal to the longitudinal direction of the trench when the semiconductor substrate is viewed in plan.
  • the floating region has a first layer adjacent to the bottom of the trench and a second layer formed deeper than the first layer.
  • the width of the first layer is wider than the width of the second layer. Therefore, the electric field concentration near the peripheral edge (corner) at the bottom of the trench can be reduced.
  • the first layer is formed at a shallower position in the drift region than the second layer, damage to the side surface of the trench can be suppressed even if the width of the first layer is increased.
  • the floating region has a second layer provided at a position deeper than the first layer. Therefore, a depletion layer can be formed up to a deep position in the drift region.
  • the width of the second layer is narrower than the width of the first layer, damage to the side surface of the trench can be suppressed even if the second layer is formed to a deep position in the drift region. Therefore, the breakdown voltage of the entire semiconductor device can be increased while protecting the side surface of the trench.
  • the present specification further discloses a method for manufacturing a novel semiconductor device.
  • the method for manufacturing a semiconductor device disclosed in this specification includes a trench formation step, a first impurity implantation step, a protective film formation step, and a second impurity formation step.
  • a trench formation step a trench extending in the depth direction from the surface of the semiconductor substrate is formed.
  • a second conductivity type impurity is implanted into the bottom of the formed trench with the first implantation energy.
  • the protective film forming step after the impurity of the second conductivity type is implanted into the bottom of the trench, a protective film that covers at least the side surface of the trench is formed.
  • a second conductivity type impurity is further implanted into the bottom of the trench with a second implantation energy larger than the first implantation energy.
  • the protective film is not formed on at least the side surface of the formed trench, or is thinner than the protective film formed in the protective film forming step on at least the side surface of the formed trench. With the protective film formed, a second conductivity type impurity is implanted.
  • the impurity layer in the first impurity implantation step, is wider and shallower than the impurity layer (the second layer) formed in the second impurity implantation step. 1st layer) can be formed.
  • an impurity layer (second layer) that is narrower and deeper than the impurity layer (first layer) formed in the first impurity implantation step may be formed. it can. That is, according to this method, the semiconductor device disclosed in this specification described above can be manufactured.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device 10 according to a first embodiment.
  • Sectional drawing (1) explaining the manufacturing process of the semiconductor device 10.
  • FIG. Sectional drawing (2) explaining the manufacturing process of the semiconductor device 10.
  • FIG. Sectional drawing (3) explaining the manufacturing process of the semiconductor device 10.
  • FIG. Sectional drawing (4) explaining the manufacturing process of the semiconductor device 10.
  • FIG. Sectional drawing (5) explaining the manufacturing process of the semiconductor device 10.
  • FIG. Sectional drawing (6) explaining the manufacturing process of the semiconductor device 10.
  • FIG. Sectional drawing (1) explaining the manufacturing process of the semiconductor device 10 of 2nd Example.
  • Sectional drawing (2) explaining the manufacturing process of the semiconductor device 10 of 2nd Example.
  • FIG. 6 is a schematic cross-sectional view of a semiconductor device 100 according to a third embodiment.
  • FIG. 10 is a schematic cross-sectional view of a semiconductor device 200 according to a fourth embodiment.
  • the width of the first layer may be the same as or wider than the width of the bottom of the trench. In this case, since the first layer can be formed in the vicinity of the corner portion, concentration of the electric field in the vicinity of the corner portion can be effectively suppressed.
  • the width of the second layer may be the same as or narrower than the width of the bottom of the trench. In this case, since the spread of the depletion layer in the lateral direction is suppressed, the on-resistance can be reduced.
  • the protective film may be a sacrificial oxide film formed by oxidizing the surface of the semiconductor substrate.
  • a sacrificial oxide film removing step of removing the sacrificial oxide film after the second conductivity type impurity is implanted with the second implantation energy may be further included.
  • the protective film is a sacrificial oxide film formed by oxidizing the surface of the semiconductor substrate, as a result of the impurity implantation in the first impurity implantation process, damage to the side surfaces of the trench and the like is caused by the impurity. Even in this case, a damaged portion can be included in the sacrificial oxide film. Therefore, by removing the sacrificial oxide film, the damage due to impurities is less likely to remain on the side surfaces of the trench. An increase in the gate threshold voltage of the manufactured semiconductor device can be suppressed.
  • a semiconductor device 10 shown in FIG. 1 includes a semiconductor substrate 11 mainly made of SiC, various electrodes, an insulating film, metal wiring, and the like.
  • the semiconductor device 10 of this embodiment is a vertical MOSFET.
  • illustration of insulating films, electrodes, and the like provided on the front side and the back side of the semiconductor substrate 11 is omitted.
  • a source region 20, a body region 22, a drift region 24, a drain region 26, a trench 12, a gate insulating film 14, a gate electrode 16, and a floating region 30 are formed on the semiconductor substrate 11. Yes.
  • the source region 20 is formed in a range exposed on the surface of the semiconductor substrate 11.
  • the source region 20 is n-type and has a high impurity concentration.
  • the surface of the source region 20 is ohmically connected to a surface electrode (not shown).
  • the body region 22 is provided deeper than the source region 20 and is adjacent to the source region 20.
  • the body region 22 is formed in a range shallower than the lower end portion of the trench 12.
  • Body region 22 is p-type.
  • the drift region 24 is provided at a position deeper than the body region 22.
  • the drift region 24 is separated from the source region 20 by the body region 22.
  • the drift region 24 is n-type and has a low impurity concentration.
  • the drain region 26 is provided at a position deeper than the drift region 24.
  • the drain region 26 is n-type and has a high impurity concentration.
  • the back surface of the drain region 26 is ohmically connected to a back electrode (not shown).
  • the trench 12 is formed so as to penetrate the source region 20 and the body region 22 from the surface of the semiconductor substrate 11.
  • the lower end of the trench 12 in the depth direction protrudes from the lower end of the body region 22 into the drift region 24.
  • the width of the opening of the trench 12 is wider than the width of the bottom 12 a of the trench 12. That is, the trench 12 is formed in a tapered shape whose width becomes narrower toward the bottom 12a. Since the trench 12 is formed in a tapered shape, the electric field concentration at the shoulder of the trench 12 (near the opening of the trench 12) is easily relaxed, and a high breakdown voltage can be achieved.
  • the “width of the trench 12” means a length (dimension) in a direction (lateral direction in FIG. 1) orthogonal to the longitudinal direction of the trench 12 when the semiconductor substrate 11 is viewed in plan.
  • the term “width” in this specification means a length in the same direction.
  • the gate insulating film 14 covers the inner surface of the trench 12.
  • the gate electrode 16 is accommodated in the trench 12 while being covered with the gate insulating film 14.
  • the upper surface of the gate electrode 16 is covered with an insulating layer (not shown) and insulated from the surface electrode (not shown). However, the gate electrode is connected to a gate wiring (not shown) at other positions.
  • the floating region 30 is provided at a position deeper than the bottom 12 a of the trench 12 and is adjacent to the bottom of the trench 12.
  • the floating region 30 is p-type.
  • the floating region 30 includes a first layer 32 adjacent to the bottom 12 a of the trench 12 and a second layer 34 provided at a position deeper than the first layer 32.
  • the width of the first layer 32 is wider than the width of the second layer 34.
  • the width of the first layer 32 is substantially the same as the width of the bottom 12 a of the trench 12.
  • the floating region 30 has the first layer 32 adjacent to the bottom 12 a of the trench 12.
  • the width of the first layer 32 is wider than the width of the second layer 34.
  • the width of the first layer 32 is substantially the same as the width of the bottom portion 12 a of the trench 12. Therefore, the electric field to the vicinity of the peripheral portion (hereinafter referred to as “corner portion”) of the bottom portion 12a of the trench 12 as compared with the conventional configuration in which the floating region has a deep position in the drift region and the entire width of the floating region is narrow. Concentration can be eased.
  • the floating region 30 has the second layer 34 provided at a position deeper than the first layer 32. Therefore, a depletion layer can be formed up to a deep position in the drift region 24 as compared with the conventional configuration in which the floating region has a wide width and the depth of the entire floating region is shallow.
  • the width of the second layer 34 is narrower than the width of the first layer 32, damage to the side surfaces of the trench 12 can be suppressed even if the second layer 34 is formed to a deep position in the drift region 24. Therefore, the breakdown voltage of the entire semiconductor device 10 can be increased while protecting the side surfaces of the trench 12.
  • a method for manufacturing the semiconductor device 10 of this embodiment will be described.
  • a semiconductor substrate 11 in which a source region 20, a body region 22, and a drift region 24 are formed is prepared.
  • an oxide film 40 (see FIG. 3) is formed on the entire surface of the semiconductor substrate 11.
  • the oxide film 40 can be formed by a CVD method.
  • a portion of the oxide film 40 corresponding to the portion where the trench 12 is formed is removed.
  • the semiconductor substrate 11 is dry-etched using the oxide film 40 left on the surface of the semiconductor substrate 11 as a mask to form the trench 12.
  • the trench 12 is formed in a tapered shape whose width becomes narrower toward the bottom 12a.
  • p-type impurities are implanted into the bottom 12a of the trench 12 with a first implantation energy.
  • the first implantation energy is lower than the second implantation energy described later (see FIG. 6).
  • no protective film such as a sacrificial oxide film
  • p-type impurities are implanted into drift region 24 adjacent to bottom portion 12a (including the corner portion) of trench 12 to form p-type region 50.
  • the p-type region 50 is a relatively shallow range in the drift region 24 adjacent to the bottom 12a of the trench 12. Formed.
  • the trench 12 is formed in a tapered shape whose width becomes narrower toward the bottom 12a, the trench 12 is also formed in a portion adjacent to the side surface of the trench 12 in the source region 20, the body region 22, and the drift region 24.
  • a p-type impurity is implanted to form a p-type region 50.
  • the first implantation energy is low energy, the p-type region 50 is not formed from the side surface of the trench 12 to a deep position. Since the oxide film 40 is formed on the surface of the semiconductor substrate 11, no p-type impurity is implanted.
  • a sacrificial oxide film 60 is formed on the inner surface of the trench 12.
  • the sacrificial oxide film 60 can be formed by any known sacrificial oxidation method (wet oxidation method, dry oxidation method, etc.).
  • the p-type region 50 formed in the portion adjacent to the side surface of the trench 12 is oxidized and becomes a part of the sacrificial oxide film 60.
  • the p-type region 50 formed in the portion adjacent to the bottom 12 a of the trench 12 is also oxidized and becomes a part of the sacrificial oxide film 60.
  • the sacrificial oxide film 60 is formed by oxidizing the semiconductor substrate 11, the volume of the semiconductor substrate 11 becomes larger after oxidation than before oxidation. Therefore, the inner surface of the sacrificial oxide film 60 is located closer to the center of the trench 12 than the inner surface of the trench 12 (see FIG. 3) before the sacrificial oxide film 60 is formed.
  • a p-type impurity is implanted into the bottom 12a of the trench 12 with a second implantation energy.
  • the second implantation energy is higher than the above-described first implantation energy. Therefore, p-type impurities are implanted at a position deeper than the p-type region 50 in the drift region 24 to form the p-type region 70.
  • the inner surface (side surface) of the trench 12 is covered with the thick sacrificial oxide film 60, the range in which the p-type impurity is implanted becomes narrower than when the p-type impurity is implanted in FIG.
  • the width of the formed p-type region 70 is narrower than that of the p-type region 50.
  • the side surface of the trench 12 is covered with the sacrificial oxide film 60, most of the p-type impurity is present in the portion adjacent to the side surface of the trench 12 in the source region 20, the body region 22, and the drift region 24. Not injected. Therefore, the p-type region 70 is hardly formed in a portion adjacent to the side surface of the trench 12. In this case as well, since the oxide film 40 is formed on the surface of the semiconductor substrate 11, no p-type impurity is implanted into the surface of the semiconductor substrate 11.
  • the oxide film 40 on the surface of the semiconductor substrate 11 and the sacrificial oxide film 60 on the inner surface of the trench 12 are removed.
  • the oxide film 40 and the sacrificial oxide film 60 can be removed by wet etching with a hydrofluoric acid solution.
  • the inner surface of the trench 12 is exposed. That is, the p-type region 50 formed on the side surface of the trench 12 is also removed together with the sacrificial oxide film 60.
  • the inner surface of the trench 12 is positioned outside the inner surface (see FIG. 3) of the trench 12 formed first by removing a portion included in a part of the sacrificial oxide film 60.
  • the floating region 30 in FIG. 1 is formed by the p-type region 50 and the p-type region 70 formed in the drift region 24.
  • the p-type regions 50 and 70 correspond to the second layer 34 and the first layer 32 in FIG. 1, respectively.
  • a gate insulating film 14 is formed on the inner surface of the trench 12, and a gate electrode 16 is formed on the inner side of the gate insulating film 14. Further, a predetermined surface structure (surface electrode or the like) is formed on the surface of the semiconductor substrate 11. Further, the back surface of the semiconductor substrate 11 is ground to thin the semiconductor substrate 11, and an n-type impurity is implanted into the back surface of the semiconductor substrate 11 to form the drain region 26. Thereafter, when a predetermined back surface structure (back surface electrode or the like) is formed on the back surface of the semiconductor substrate 11, the semiconductor device 10 shown in FIG. 1 is completed.
  • the manufacturing method of the semiconductor device 10 of the present embodiment has been described above.
  • the p-type region 50 corresponding to the first layer 32 of FIG. 1 can be formed by implanting p-type impurities with the first implantation energy.
  • a p-type region 70 corresponding to the second layer 34 of FIG. 1 can be formed by implanting p-type impurities with the second implantation energy.
  • the p-type region 50 is wider and shallower than the p-type region 70.
  • the p-type region 70 is narrower but deeper than the p-type region 50. The reason why the p-type regions 50 and 70 are formed in this way is as described above. Therefore, according to the manufacturing method of this embodiment, the above-described semiconductor device 10 of this embodiment can be manufactured.
  • the sacrificial oxide film 60 is formed on the inner surface of the trench 12.
  • the sacrificial oxide film 60 includes a p-type region 50 formed in a portion adjacent to the side surface of the trench 12.
  • the sacrificial oxide film 60 is removed.
  • the p-type region 50 formed on the side surface of the trench 12 is removed together with the sacrificial oxide film 60. That is, p-type impurities (damage due to p-type impurities) hardly remain on the side surfaces of the trench 12. Therefore, an increase in the gate threshold voltage of the manufactured semiconductor device 10 can be suppressed.
  • the source region 20 is an example of a “contact region”.
  • the process of forming the trench 12 described in FIG. 3 is an example of the “trench formation process”.
  • the step of implanting the p-type impurity described with reference to FIG. 4 is an example of the “first impurity implantation step”.
  • the process of forming the sacrificial oxide film 60 described in FIG. 5 is an example of the “protective film forming process”.
  • the step of implanting the p-type impurity described in FIG. 6 is an example of the “second impurity implantation step”.
  • the process of removing the oxide film 40 and the sacrificial oxide film 60 described in FIG. 7 is an example of the “sacrificial oxide film removal process”.
  • the configuration of the semiconductor device 10 is substantially the same as that of the first embodiment.
  • a part of the manufacturing method of the semiconductor device 10 is different from the first embodiment.
  • a protective film (a sacrificial oxide film or the like) is formed inside the trench 12. It has not been.
  • an oxide film 80 is formed in advance on the inner surface of the trench 12. This is different from the first embodiment.
  • An oxide film 80 shown in FIG. 8 is an oxide film formed by a CVD method.
  • the oxide film 80 is thinner than the oxide film 90 (see FIG. 9) formed thereafter.
  • a p-type impurity is implanted with the first implantation energy, part of the implanted impurity passes through the thin oxide film 80. Therefore, p-type impurities are implanted into the drift region 24 adjacent to the bottom 12a (including the corner portion) of the trench 12, and the p-type region 50 is formed in substantially the same manner as in the first embodiment.
  • the side surface of the trench 12 is covered with the oxide film 80, a portion of the source region 20, the body region 22, and the drift region 24 that is adjacent to the side surface of the trench 12 has almost no p-type impurity. Not injected.
  • a thicker oxide film 90 is formed from above the oxide film 80 by CVD without removing the oxide film 80.
  • p-type impurities are implanted with the second implantation energy.
  • the p-type region 70 is formed as in the case of FIG.
  • the oxide film 40 and the oxide film 90 are removed.
  • the subsequent processes are the same as in the first embodiment.
  • a semiconductor device similar to the semiconductor device 10 of FIG. 1 can be manufactured as in the first embodiment.
  • the step of implanting the p-type impurity described in FIG. 9 is an example of the “first impurity implantation step”.
  • the process of forming the oxide film 90 described with reference to FIG. 10 is an example of the “protective film forming process”.
  • the third embodiment will be described with a focus on differences from the first embodiment.
  • the configuration of the first layer 132 of the floating region 30 is different from that of the first embodiment.
  • the width of the first layer 32 is formed substantially the same as the width of the bottom 12 a of the trench 12.
  • the width of the first layer 132 is formed wider than the width of the bottom portion 12 a of the trench 12. Therefore, in the semiconductor device 100 of the present embodiment, the first layer 132 can be disposed near the corner portion of the trench 12, and electric field concentration can be effectively suppressed near the corner portion.
  • the manufacturing method of the semiconductor device 100 of this embodiment is basically the same as the manufacturing method of the first embodiment.
  • the impurity is simply implanted into the bottom 12a of the trench 12 (see FIG. 4).
  • the method is different from the method of the first embodiment in that impurities are implanted also in an oblique direction with respect to the bottom 12 a of the trench 12.
  • the p-type region is formed in a range wider than the range of the width of the bottom 12a of the trench 12.
  • the semiconductor device 200 of the present embodiment also differs from the first embodiment in the configuration of the first layer 232 of the floating region 30.
  • the width of the first layer 232 is formed to be narrower than the width of the bottom portion 12 a of the trench 12. Therefore, in the semiconductor device 200 of the present embodiment, since the depletion layer is prevented from spreading in the lateral direction, the on-resistance can be reduced.
  • the manufacturing method of the semiconductor device 100 of this embodiment is basically the same as the manufacturing method of the second embodiment described above.
  • the thickness of the oxide film formed in advance on the inner surface (at least the side surface) of the trench 12 is as shown in FIG. 8 is different from the first embodiment in that it is thicker than the oxide film 80.
  • a p-type region is formed in a narrower range than the width of the bottom 12a of the trench 12 by implanting p-type impurities into the bottom 12a of the trench 12 with the first implantation energy. Is done.
  • a thicker oxide film 90 is formed without removing the oxide film already formed in the trench 12, and p is applied at the second implantation energy.
  • Implant type impurities are the same as in the second embodiment.
  • the semiconductor device 10 (100, 200) is formed on the semiconductor substrate 11 mainly made of SiC.
  • the semiconductor device 10 (100, 200) may be formed on the semiconductor substrate 11 mainly made of Si.
  • the sacrificial oxide film 60 is formed on the entire inner surface (side surface and bottom surface 12a) of the trench 12 as shown in FIG.
  • the formation place is not limited to this, and it may be formed in any place as long as it is formed so as to cover at least the side surface of the trench 12.

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Abstract

　半導体装置は、第１導電型のコンタクト領域と、第２導電型のボディ領域と、第１導電型のドリフト領域と、トレンチと、絶縁膜と、ゲート電極と、第２導電型のフローティング領域とを有する。トレンチは、半導体基板の表面からコンタクト領域及びボディ領域を貫通して形成され、その底部がドリフト領域内に位置している。絶縁膜は、トレンチの内面を覆う。ゲート電極は、絶縁膜で覆われた状態でトレンチ内に収容されている。フローティング領域は、ドリフト領域内のうちトレンチの底部より深い位置に設けられているとともに、トレンチの底部に隣接する。フローティング領域は、トレンチの底部に隣接している第１層と、第１層よりも深い位置に設けられている第２層とを有している。第１層の幅は、第２層の幅よりも広い。

Description

半導体装置及び半導体装置の製造方法
　本明細書に開示の技術は、半導体装置及びその製造方法に関する。
　例えば、日本国特許公開公報２００５－１１６８２２号（以下、特許文献１という）には、トレンチゲート構造を有する半導体装置が開示されている。この半導体装置は、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｎ型のドレイン領域と、トレンチと、ゲート電極と、ｐ型のフローティング領域とを有する。ソース領域は、半導体基板の表面側に設けられている。ボディ領域は、ソース領域の下側に設けられている。ドリフト領域は、ボディ領域の下側に設けられている。ドレイン領域は、ドリフト領域の下側に設けられている。トレンチは、半導体基板の表面からソース領域及びボディ領域を貫通して形成され、その底部がドリフト領域に位置する。ゲート電極は、絶縁膜で覆われた状態でトレンチ内に収容されている。フローティング領域は、トレンチの直下に設けられている。
　特許文献１の半導体装置では、ゲート電圧のオフ時に、ボディ領域とドリフト領域との間のｐｎ接合箇所から空乏層が広がるとともに、フローティング領域とドリフト領域との間のｐｎ接合箇所からも空乏層が広がる。即ち、特許文献１の半導体装置では、フローティング領域を有することにより、ドリフト領域の空乏化を促進し、ソース‐ドレイン間の高耐圧化が図られている。
　フローティング領域をドリフト領域内の深い位置まで形成すれば、空乏層がドリフト領域の深い位置まで形成されるため、電界緩和効果が高くなる。フローティング領域を深い位置まで形成するには、高エネルギーでトレンチに不純物を注入する必要がある。高エネルギーで不純物を注入する場合、トレンチの側面への不純物の注入を抑制するため、トレンチの側面を厚い保護膜で覆う必要がある。しかしながら、トレンチの側面を厚い保護膜で覆うと、例えばトレンチの底部の周縁部（以下コーナー部と呼ぶ）付近に十分に不純物が注入されず、フローティング領域全体の幅が狭くなる場合がある。その場合、コーナー部付近の電界集中が緩和されず、半導体装置の耐圧が低下する場合がある。
　一方、幅の広いフローティング領域を形成すれば、コーナー部付近の電界集中を緩和でき、半導体装置の高耐圧化を促進することができる。幅の広いフローティング領域を形成するためには、トレンチに不純物を注入する際に、トレンチの側面を厚い保護膜で覆うことはできない。しかしながら、トレンチの側面を薄い保護膜で覆うと、注入される不純物によるトレンチの側面への損傷を抑えるために、低エネルギーで不純物を注入する必要がある。このため、フローティング領域をドリフト領域内の深い位置まで形成できず、フローティング領域全体の深さが浅くなる。その結果、空乏層がドリフト領域の深い位置まで形成されず、半導体装置の耐圧を高くすることができない。
　本明細書では、従来の構成と比べて、トレンチの側面を保護しながら、半導体装置全体の耐圧を高くすることができる半導体装置を提供する。
　本明細書が開示する半導体装置は、第１導電型のコンタクト領域と、第２導電型のボディ領域と、第１導電型のドリフト領域と、トレンチと、絶縁膜と、ゲート電極と、第２導電型のフローティング領域とを有する。コンタクト領域は、半導体基板の表面側に設けられている。ボディ領域は、コンタクト領域より深い位置に設けられているとともにコンタクト領域に隣接する。ドリフト領域は、ボディ領域より深い位置に設けられているとともにボディ領域によってコンタクト領域から分離されている。トレンチは、半導体基板の表面からコンタクト領域及びボディ領域を貫通して形成され、その底部がドリフト領域内に位置している。絶縁膜は、トレンチの内面を覆う。ゲート電極は、絶縁膜で覆われた状態でトレンチ内に収容されている。フローティング領域は、ドリフト領域内のうちトレンチの底部より深い位置に設けられているとともに、トレンチの底部に隣接する。フローティング領域は、トレンチの底部に隣接している第１層と、第１層よりも深い位置に設けられている第２層とを有している。第１層の幅は、第２層の幅よりも広い。ここで、「第１層（第２層）の幅」とは、半導体基板を平面視したときのトレンチの長手方向に直交する方向の長さ（寸法）を意味する。
　上記の半導体装置では、フローティング領域は、トレンチの底部に隣接している第１層と、第１層より深い位置に形成された第２層を有している。第１層の幅は第２層の幅よりも広い。そのため、トレンチの底部の周縁部（コーナー部）付近への電界集中を緩和することができる。また、第１層は、第２層と比較し、ドリフト領域の浅い位置に形成されるため、第１層の幅を広くしてもトレンチの側面への損傷を抑制することができる。さらに、上記の半導体装置では、フローティング領域は、第１層よりも深い位置に設けられている第２層を有している。そのため、ドリフト領域の深い位置まで空乏層を形成することができる。一方、第２層の幅は第１層の幅より狭いため、第２層をドリフト領域の深い位置まで形成しても、トレンチの側面への損傷を抑制することができる。従って、トレンチの側面を保護しながら、半導体装置全体の耐圧を高くすることができる。
　さらに本明細書は、新規な半導体装置の製造方法を開示する。本明細書が開示する半導体装置の製造方法は、トレンチ形成工程と、第１の不純物注入工程と、保護膜形成工程と、第２の不純物形成工程とを有している。トレンチ形成工程では、半導体基板の表面から深さ方向に伸びるトレンチを形成する。第１の不純物注入工程では、形成されたトレンチの底部に、第１の注入エネルギーで第２導電型の不純物を注入する。保護膜形成工程では、トレンチの底部に第２導電型の不純物が注入された後に、トレンチの少なくとも側面を覆う保護膜を形成する。第２の不純物注入工程では、保護膜が形成された後に、さらに、トレンチの底部に、第１の注入エネルギーよりも大きい第２の注入エネルギーで第２導電型の不純物を注入する。第１の不純物注入工程では、形成されたトレンチの少なくとも側面に保護膜が形成されていない状態で、又は、形成されたトレンチの少なくとも側面に保護膜形成工程で形成される保護膜より厚みの薄い保護膜が形成された状態で、第２導電型の不純物を注入する。
　上記の方法によると、第１の不純物注入工程では、第２の不純物注入工程で形成される不純物の層（上記の第２層）よりも、幅が広く、深さが浅い不純物の層（上記の第１層）を形成することができる。第２の不純物注入工程では、第１の不純物注入工程で形成される不純物の層（第１層）よりも、幅が狭く、深さが深い不純物の層（第２層）を形成することができる。即ち、この方法によると、先に説明した本明細書で開示する半導体装置を製造することができる。
第１実施例の半導体装置１０の概略断面図。 半導体装置１０の製造工程を説明する断面図（１）。 半導体装置１０の製造工程を説明する断面図（２）。 半導体装置１０の製造工程を説明する断面図（３）。 半導体装置１０の製造工程を説明する断面図（４）。 半導体装置１０の製造工程を説明する断面図（５）。 半導体装置１０の製造工程を説明する断面図（６）。 第２実施例の半導体装置１０の製造工程を説明する断面図（１）。 第２実施例の半導体装置１０の製造工程を説明する断面図（２）。 第３実施例の半導体装置１００の概略断面図。 第４実施例の半導体装置２００の概略断面図。
　以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
（特徴１）　第１層の幅は、トレンチの底部の幅と同一か又はそれよりも広くてもよい。この場合、コーナー部付近に第１層を形成することができるため、コーナー部付近に電界集中することを効果的に抑制することができる。
（特徴２）　第２層の幅は、トレンチの底部の幅と同一か又はそれよりも狭くてもよい。この場合、空乏層の横方向への広がりが抑制されるため、オン抵抗を低減することができる。
（特徴３）　保護膜は、半導体基板の表面を酸化することで形成される犠牲酸化膜であってもよい。第２の注入エネルギーで第２導電型の不純物が注入された後に、犠牲酸化膜を除去する犠牲酸化膜除去工程をさらに有していてもよい。この構成によると、保護膜が半導体基板の表面を酸化することで形成される犠牲酸化膜であるため、第１の不純物注入工程で不純物を注入した結果、トレンチの側面等に不純物による損傷が発生した場合であっても、犠牲酸化膜内に損傷箇所を含ませることができる。従って、犠牲酸化膜を除去することにより、トレンチの側面等に不純物による損傷が残りにくくなる。製造される半導体装置のゲート閾値電圧が上昇することを抑制することができる。
（第１実施例）
　図１に示す半導体装置１０は、主にＳｉＣからなる半導体基板１１、各種電極、絶縁膜、金属配線等によって構成されている。本実施例の半導体装置１０は、縦型のＭＯＳＦＥＴである。図１では、半導体基板１１の表面側及び裏面側に備えられる絶縁膜、電極等の図示を省略している。
　図１に示すように、半導体基板１１には、ソース領域２０、ボディ領域２２、ドリフト領域２４、ドレイン領域２６、トレンチ１２、ゲート絶縁膜１４、ゲート電極１６、及び、フローティング領域３０が形成されている。
　ソース領域２０は、半導体基板１１の表面に露出する範囲に形成されている。ソース領域２０はｎ型であり、その不純物濃度は高い。ソース領域２０の表面は、表面電極（図示省略）に対してオーミック接続されている。
　ボディ領域２２は、ソース領域２０より深い位置に設けられているとともに、ソース領域２０と隣接している。ボディ領域２２は、トレンチ１２の下端部より浅い範囲に形成されている。ボディ領域２２はｐ型である。
　ドリフト領域２４は、ボディ領域２２より深い位置に設けられている。ドリフト領域２４は、ボディ領域２２によってソース領域２０から分離されている。ドリフト領域２４はｎ型であり、その不純物濃度は低い。
　ドレイン領域２６は、ドリフト領域２４より深い位置に設けられている。ドレイン領域２６はｎ型であり、その不純物濃度は高い。ドレイン領域２６の裏面は、図示しない裏面電極に対してオーミック接続されている。
　トレンチ１２は、半導体基板１１の表面からソース領域２０及びボディ領域２２を貫通して形成されている。トレンチ１２の深さ方向の下端部は、ボディ領域２２の下端部からドリフト領域２４内に突き出している。本実施例では、トレンチ１２の開口部の幅は、トレンチ１２の底部１２ａの幅よりも広く形成されている。即ち、トレンチ１２は、底部１２ａに向かってその幅が狭くなるテーパ状に形成されている。トレンチ１２がテーパ状に形成されていることにより、トレンチ１２の肩部（トレンチ１２の開口部付近）での電界集中が緩和され易くなり、高耐圧化を図ることができる。また、トレンチ１２がテーパ状に形成されていることにより、トレンチ１２内にゲート電極１６を形成する際にボイドが形成され難くなるという利点もある。なお、「トレンチ１２の幅」とは、半導体基板１１を平面視したときのトレンチ１２の長手方向に直交する方向（図１では横方向）の長さ（寸法）を意味する。以下、本明細書で「幅」という場合、同様の方向における長さを意味する。
　ゲート絶縁膜１４は、トレンチ１２の内面を被覆している。ゲート電極１６は、ゲート絶縁膜１４で覆われた状態でトレンチ１２内に収容されている。ゲート電極１６は、その上面が絶縁層（図示省略）で覆われ、表面電極（図示両略）から絶縁されている。ただし、他の位置で、ゲート電極は図示しないゲート配線と接続されている。
　フローティング領域３０は、トレンチ１２の底部１２ａより深い位置に設けられているとともに、トレンチ１２の底部に隣接している。フローティング領域３０はｐ型である。フローティング領域３０は、トレンチ１２の底部１２ａに隣接している第１層３２と、第１層３２よりも深い位置に設けられている第２層３４とを有している。図に示すように、第１層３２の幅は、第２層３４の幅よりも広い。また、本実施例では、第１層３２の幅は、トレンチ１２の底部１２ａの幅とほぼ同一である。
　以上、本実施例の半導体装置１０の構成を説明した。上記の通り、本実施例の半導体装置１０では、フローティング領域３０は、トレンチ１２の底部１２ａに隣接する第１層３２を有している。第１層３２の幅は第２層３４の幅よりも広い。また、第１層３２の幅はトレンチ１２の底部１２ａの幅とほぼ同一である。そのため、ドリフト領域内の深い位置までフローティング領域を有する一方、フローティング領域全体の幅が狭い従来の構成と比べて、トレンチ１２の底部１２ａの周縁部（以下「コーナー部」と呼ぶ）付近への電界集中を緩和することができる。また、第１層３２は、第２層３４と比較し、ドリフト領域２４の浅い位置に形成されるため、第１層３２の幅を広くしてもトレンチ１２の側面への損傷を抑制することができる。また、本実施例の半導体装置１０では、フローティング領域３０は、第１層３２よりも深い位置に設けられている第２層３４を有している。そのため、幅の広いフローティング領域を有する一方、フローティング領域全体の深さが浅い従来の構成と比べ、ドリフト領域２４の深い位置まで空乏層を形成することができる。一方、第２層３４の幅は第１層３２の幅より狭いため、第２層３４をドリフト領域２４の深い位置まで形成しても、トレンチ１２の側面への損傷を抑制することができる。従って、トレンチ１２の側面を保護しながら、半導体装置１０全体の耐圧を高くすることができる。
　続いて、本実施例の半導体装置１０の製造方法を説明する。まず、図２に示すように、ソース領域２０、ボディ領域２２、及び、ドリフト領域２４を作りこんだ半導体基板１１を用意する。次に、半導体基板１１の表面全面に酸化膜４０（図３参照）を形成する。酸化膜４０は、ＣＶＤ法によって形成することができる。酸化膜４０を形成した後、トレンチ１２を形成する部分に対応する部分の酸化膜４０を除去する。次いで、図３に示すように、半導体基板１１の表面に残された酸化膜４０をマスクとして半導体基板１１に対してドライエッチングを行い、トレンチ１２を形成する。この際、トレンチ１２は、底部１２ａに向かってその幅が狭くなるテーパ状に形成される。
　次に、図４に示すように、半導体基板１１の表面に酸化膜４０を残したままの状態で、トレンチ１２の底部１２ａに第１の注入エネルギーでｐ型の不純物を注入する。第１の注入エネルギーは、後述の第２の注入エネルギー（図６参照）に比べて低いエネルギーである。本実施例では、この時点では、トレンチ１２の内側には保護膜（犠牲酸化膜等）が形成されていない。そのため、トレンチ１２の底部１２ａ（コーナー部を含む）に隣接するドリフト領域２４内にｐ型の不純物が注入され、ｐ型領域５０が形成される。上記の通り、第１の注入エネルギーは、後述の第２の注入エネルギーに比べて低いエネルギーであるため、ｐ型領域５０は、トレンチ１２の底部１２ａに隣接するドリフト領域２４内の比較的浅い範囲に形成される。また、トレンチ１２は、底部１２ａに向かって幅が狭くなるテーパ状に形成されているため、ソース領域２０、ボディ領域２２、及び、ドリフト領域２４のうち、トレンチ１２の側面に隣接する部分にもｐ型の不純物が注入され、ｐ型領域５０が形成される。ただし、第１の注入エネルギーが低いエネルギーであるため、トレンチ１２の側面から深い位置までｐ型領域５０が形成されることはない。なお、半導体基板１１の表面には、酸化膜４０が形成されているため、ｐ型の不純物が注入されない。
　次に、図５に示すように、トレンチ１２の内面に犠牲酸化膜６０を形成する。犠牲酸化膜６０は、公知の任意の犠牲酸化法（ウエット酸化法、ドライ酸化法等）によって形成することができる。これにより、トレンチ１２の側面に隣接する部分に形成されたｐ型領域５０が酸化され、犠牲酸化膜６０の一部になる。また、トレンチ１２の底部１２ａに隣接する部分に形成されたｐ型領域５０も酸化され、犠牲酸化膜６０の一部になる。また、半導体基板１１を酸化して犠牲酸化膜６０を形成すると、半導体基板１１の体積は酸化前より酸化後が大きくなる。そのため、犠牲酸化膜６０の内面は、犠牲酸化膜６０が形成される前のトレンチ１２（図３参照）の内面よりも、トレンチ１２の中心寄りに位置する。
　次に、図６に示すように、犠牲酸化膜６０が形成された状態で、トレンチ１２の底部１２ａに第２の注入エネルギーでｐ型の不純物を注入する。第２の注入エネルギーは、上述の第１の注入エネルギーに比べて高いエネルギーである。そのため、ドリフト領域２４内のｐ型領域５０よりも深い位置にｐ型の不純物が注入され、ｐ型領域７０が形成される。ただし、トレンチ１２の内面（側面）が厚い犠牲酸化膜６０によって覆われているため、ｐ型の不純物が注入される範囲は、図４でｐ型不純物を注入するときよりも狭くなる。そのため、形成されるｐ型領域７０の幅は、ｐ型領域５０よりも狭くなる。同様に、トレンチ１２の側面が犠牲酸化膜６０によって覆われているため、ソース領域２０、ボディ領域２２、及び、ドリフト領域２４のうち、トレンチ１２の側面に隣接する部分にｐ型の不純物がほとんど注入されない。そのため、トレンチ１２の側面に隣接する部分にはｐ型領域７０がほとんど形成されない。なお、この場合も、半導体基板１１の表面には、酸化膜４０が形成されているため、半導体基板１１の表面にｐ型の不純物が注入されることはない。
　次いで、図７に示すように、半導体基板１１の表面の酸化膜４０と、トレンチ１２の内面の犠牲酸化膜６０とを除去する。酸化膜４０及び犠牲酸化膜６０は、フッ酸溶液によるウエットエッチングによって除去することができる。犠牲酸化膜６０が除去されることにより、トレンチ１２の内面が露出する。即ち、トレンチ１２の側面に形成されていたｐ型領域５０も、犠牲酸化膜６０とともに除去される。トレンチ１２の内面は、犠牲酸化膜６０の一部に含まれていた部分が除去されたことにより、最初に形成されたトレンチ１２の内面（図３参照）よりも外側に位置する。
　その後、熱拡散処理を行う。この結果、ドリフト領域２４内に形成されているｐ型領域５０及びｐ型領域７０によって図１のフローティング領域３０が形成される。ｐ型領域５０、７０は、それぞれ、それぞれ、図１の第２層３４及び第１層３２に相当する。
　その後、トレンチ１２の内面にゲート絶縁膜１４を形成し、ゲート絶縁膜１４の内側にゲート電極１６を形成する。さらに、半導体基板１１の表面に所定の表面構造（表面電極等）を形成する。さらに、半導体基板１１の裏面を研削して半導体基板１１を薄板化し、半導体基板１１の裏面にｎ型の不純物を注入してドレイン領域２６を形成する。その後、半導体基板１１の裏面に所定の裏面構造（裏面電極等）を形成すると、図１に示す半導体装置１０が完成する。
　以上、本実施例の半導体装置１０の製造方法について説明した。図４に示すように、第１の注入エネルギーでｐ型の不純物を注入することにより、図１の第１層３２に対応するｐ型領域５０を形成することができる。また、図６に示すように、第２の注入エネルギーでｐ型の不純物を注入することにより、図１の第２層３４に対応するｐ型領域７０を形成することができる。ｐ型領域５０は、ｐ型領域７０よりも、幅が広く、深さが浅い。一方、ｐ型領域７０は、ｐ型領域５０よりも、幅は狭いが、深さは深い。ｐ型領域５０、７０がこのように形成される理由は上述の通りである。従って、本実施例の製造方法によると、上述の本実施例の半導体装置１０を製造することができる。
　また、本実施例の製造方法では、図５に示すように、第１の注入エネルギーでｐ型の不純物を注入した後に、トレンチ１２の内面に犠牲酸化膜６０を形成する。犠牲酸化膜６０には、トレンチ１２の側面に隣接する部分に形成されたｐ型領域５０が含まれる。その後、図７に示すように、第２の注入エネルギーでｐ型の不純物を注入した後に、犠牲酸化膜６０を除去する。これにより、トレンチ１２の側面に形成されていたｐ型領域５０が、犠牲酸化膜６０とともに除去される。即ち、トレンチ１２の側面に、ｐ型不純物（ｐ型不純物による損傷）が残りにくくなる。そのため、製造される半導体装置１０のゲート閾値電圧が上昇することを抑制することができる。
　本実施例と請求の範囲の記載の対応関係を説明しておく。ソース領域２０が「コンタクト領域」の一例である。図３で説明したトレンチ１２を形成する工程が「トレンチ形成工程」の一例である。図４で説明したｐ型の不純物を注入する工程が「第１の不純物注入工程」の一例である。図５で説明した犠牲酸化膜６０を形成する工程が「保護膜形成工程」の一例である。図６で説明したｐ型の不純物を注入する工程が「第２の不純物注入工程」の一例である。図７で説明した酸化膜４０及び犠牲酸化膜６０を除去する工程が「犠牲酸化膜除去工程」の一例である。
（第２実施例）
　第２実施例について、第１実施例とは異なる点を中心に説明する。本実施例でも、半導体装置１０の構成は第１実施例とほぼ同様である。本実施例では、半導体装置１０の製造方法の一部が第１実施例とは異なる。第１実施例では、図４に示すように、トレンチ１２の底部１２ａに第１の注入エネルギーでｐ型の不純物を注入する場合、トレンチ１２の内側には保護膜（犠牲酸化膜等）が形成されていない。これに対し、本実施例では、図８に示すように、トレンチ１２の底部１２ａに第１の注入エネルギーでｐ型の不純物を注入する際に、トレンチ１２の内面に予め酸化膜８０が形成されている点で第１実施例とは異なる。
　図８に示す酸化膜８０は、ＣＶＤ法によって形成される酸化膜である。酸化膜８０の厚みは、その後形成される酸化膜９０（図９参照）の厚みよりも薄い。本実施例では、第１の注入エネルギーでｐ型の不純物を注入すると、注入される不純物の一部は、厚みの薄い酸化膜８０を通過する。そのため、トレンチ１２の底部１２ａ（コーナー部を含む）に隣接するドリフト領域２４内にｐ型の不純物が注入され、第１実施例とほぼ同様にｐ型領域５０が形成される。一方、トレンチ１２の側面は酸化膜８０で覆われているため、ソース領域２０、ボディ領域２２、及び、ドリフト領域２４のうち、トレンチ１２の側面に隣接する部分には、ｐ型の不純物がほとんど注入されない。
　次に、図９に示すように、酸化膜８０を除去することなく、ＣＶＤ法によって、酸化膜８０の上からさらに厚い酸化膜９０を形成する。その後、図６の場合と同様に、第２の注入エネルギーでｐ型の不純物を注入する。この結果、図６の場合と同様に、ｐ型領域７０が形成される。その後、図７の場合と同様に、酸化膜４０及び酸化膜９０を除去する。それ以降の各処理は第１実施例と同様である。
　本実施例の製造方法による場合も、第１実施例と同様に、図１の半導体装置１０と同様の半導体装置を製造することができる。本実施例では、図９で説明したｐ型の不純物を注入する工程が「第１の不純物注入工程」の一例である。図１０で説明した酸化膜９０を形成する工程が「保護膜形成工程」の一例である。
（第３実施例）
　第３実施例について、第１実施例とは異なる点を中心に説明する。図１０に示すように、本実施例の半導体装置１００は、フローティング領域３０の第１層１３２の構成が、第１実施例とは異なる。第１実施例では、第１層３２の幅は、トレンチ１２の底部１２ａの幅とほぼ同一に形成されている。これに対し、本実施例では、第１層１３２の幅が、トレンチ１２の底部１２ａの幅よりも広く形成されている。そのため、本実施例の半導体装置１００では、トレンチ１２のコーナー部付近に第１層１３２を配置することができ、コーナー部付近に電界集中することを効果的に抑制することができる。
　本実施例の半導体装置１００の製造方法は、基本的には上記の第１実施例の製造方法と共通する。ただし、本実施例では、トレンチ１２の底部１２ａに第１の注入エネルギーでｐ型の不純物を注入する際に、トレンチ１２の底部１２ａに対して鉛直に不純物を注入する（図４参照）だけではなく、トレンチ１２の底部１２ａに対して斜め方向にも不純物を注入する点で第１実施例の方法とは異なる。この結果、本実施例では、トレンチ１２の底部１２ａの幅の範囲よりも広い範囲にｐ型領域が形成される。なお、トレンチ１２の底部１２ａに対して斜め方向にも不純物を注入すると、トレンチ１２の側面にｐ型の不純物が注入されてｐ型領域が形成される。ただし、本実施例でも、第１実施例と同様に、その後、トレンチ１２の内面に犠牲酸化膜６０（図５参照）を形成し、第２の注入エネルギーでｐ型の不純物を注入した後（図６参照）、犠牲酸化膜６０を除去することにより、トレンチ１２の側面に形成されていたｐ型領域は、犠牲酸化膜６０とともに除去される（図７参照）。そのため、トレンチ１２の側面に、ｐ型不純物（ｐ型不純物による損傷）が残りにくくなる。
（第４実施例）
　第４実施例について、第１実施例とは異なる点を中心に説明する。図１１に示すように、本実施例の半導体装置２００も、フローティング領域３０の第１層２３２の構成が、第１実施例とは異なる。本実施例では、第１層２３２の幅が、トレンチ１２の底部１２ａの幅よりも狭く形成されている。そのため、本実施例の半導体装置２００では、空乏層の横方向への広がりが抑制されるため、オン抵抗を低減することができる。
　本実施例の半導体装置１００の製造方法は、基本的には上記の第２実施例の製造方法と共通する。ただし、本実施例では、トレンチ１２の底部１２ａに第１の注入エネルギーでｐ型の不純物を注入する際に、トレンチ１２の内面（少なくとも側面）に予め形成しておく酸化膜の厚みが、図８の酸化膜８０よりも厚い点で第１実施例とは異なる。この結果、本実施例では、トレンチ１２の底部１２ａに第１の注入エネルギーでｐ型の不純物を注入することにより、トレンチ１２の底部１２ａの幅の範囲よりも狭い範囲に、ｐ型領域が形成される。その後、第２実施例と同様に、図９に示すように、既にトレンチ１２内に形成されている酸化膜を除去することなく、さらに厚い酸化膜９０を形成し、第２の注入エネルギーでｐ型の不純物を注入する。その後の各処理は第２実施例と同様である。
　以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
（変形例１）　上記の各実施例では、半導体装置１０（１００、２００）は、いずれも、主にＳｉＣからなる半導体基板１１に形成されている。これには限られず、半導体装置１０（１００、２００）は、主にＳｉからなる半導体基板１１に形成されていてもよい。
（変形例２）　上記の各実施例では、半導体装置１０（１００、２００）がＭＯＳＦＥＴである場合について説明した。これには限られず、半導体装置がＩＧＢＴ（Insulated Gate Bipolar Transistor）である場合も、本明細書で開示した技術を適用することができる。
（変形例３）　上記の第１実施例では、図５に示すように、犠牲酸化膜６０は、トレンチ１２の内面（側面及び底面１２ａ）の全面に形成されているが、犠牲酸化膜６０の形成場所はこれには限られず、少なくともトレンチ１２の側面を覆うように形成されていれば、任意の場所に形成されていてもよい。
　また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (5)

  1. 　半導体基板の表面側に設けられた第１導電型のコンタクト領域と、
    　コンタクト領域より深い位置に設けられているとともにコンタクト領域に隣接する第２導電型のボディ領域と、
    　ボディ領域より深い位置に設けられているとともにボディ領域によってコンタクト領域から分離されている第１導電型のドリフト領域と、
    　半導体基板の表面からコンタクト領域及びボディ領域を貫通して形成され、その底部がドリフト領域内に位置するトレンチと、
    　トレンチの内面を覆う絶縁膜と、
    　絶縁膜で覆われた状態でトレンチ内に収容されているゲート電極と、
    　ドリフト領域内のトレンチの底部より深い位置に設けられているとともに、トレンチの底部に隣接する第２導電型のフローティング領域と、
    　を有しており、
    　フローティング領域は、トレンチの底部に隣接している第１層と、第１層よりも深い位置に設けられている第２層とを有しており、第１層の幅は、第２層の幅よりも広い、
    　ことを特徴とする半導体装置。
  2. 　第１層の幅は、トレンチの底部の幅と同一か又はそれよりも広い、
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　第１層の幅は、トレンチの底部の幅と同一か又はそれよりも狭い、
    　ことを特徴とする請求項１に記載の半導体装置。
  4. 　半導体装置を製造する方法であって、
    　半導体基板の表面から深さ方向に伸びるトレンチを形成するトレンチ形成工程と、
    　形成されたトレンチの底部に、第１の注入エネルギーで第２導電型の不純物を注入する第１の不純物注入工程と、
    　トレンチの底部に第２導電型の不純物が注入された後に、トレンチの少なくとも側面を覆う保護膜を形成する保護膜形成工程と、
    　保護膜が形成された後に、さらに、トレンチの底部に、第１の注入エネルギーよりも大きい第２の注入エネルギーで第２導電型の不純物を注入する第２の不純物注入工程と、
    　を有しており、
    　第１の不純物注入工程では、形成されたトレンチの少なくとも側面に保護膜が形成されていない状態で、又は、形成されたトレンチの少なくとも側面に保護膜形成工程で形成される保護膜より厚みの薄い保護膜が形成された状態で、第２導電型の不純物を注入する、
    　ことを特徴とする半導体装置の製造方法。
  5. 　保護膜は、半導体基板の表面を酸化することで形成される犠牲酸化膜であって、
    　第２の注入エネルギーで第２導電型の不純物が注入された後に、犠牲酸化膜を除去する犠牲酸化膜除去工程をさらに有する、
    　ことを特徴とする請求項４に記載の半導体装置の製造方法。
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