JP5547347B1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、第１導電型のドリフト層と、第２導電型のボディ層と、第１導電型のソース層と、第１導電型のドレイン層と、ボディ層を貫通してドリフト層に達するトレンチゲートと、トレンチゲートの底部を包囲しており、ドリフト層によってボディ層より分離されている第２導電型の第１半導体層と、トレンチゲートの長手方向の端部に沿って、その一端部がボディ層に接する一方で他端部が第１半導体層に接する第１導電型の第２半導体層と、その一端部がボディ層に接続する一方で他端部が第１半導体層に接続し、かつ、第２半導体層に接し、第２半導体層によってトレンチゲートの長手方向の端部と離隔されている接続層と、を備えている。

Description

本明細書に記載の技術は、半導体装置に関する。
パワーデバイス用の絶縁ゲート型半導体装置では、一般的に、高耐圧化と低オン抵抗化がトレードオフの関係となる。トレンチ底部にフローティング構造を設けたＭＯＳＦＥＴは、高耐圧である一方で、オン抵抗特性が低下するという問題がある。これに対し、特許文献１では、ｐ型のボディ層とトレンチ底部のフローティング構造とを接続する低濃度のｐ層をトレンチの長手方向の端部に沿って接するように設けている。低濃度のｐ層は、ゲート電圧のオフ時には高抵抗となってフローティング構造を維持し、高耐圧を確保する一方、ゲート電圧のオン時には、ボディ層からフローティング構造へのキャリア供給経路となり、オン抵抗特性を改善する。
特開２００７−２４２８５２号公報
特許文献１のように、トレンチの長手方向の端部に沿って低濃度のｐ層を設ける場合、低濃度のｐ層がトレンチの長手方向の端部に接していると、ゲート絶縁膜の形成等の半導体装置の製造工程において低濃度のｐ層が損なわれて目減りする場合があり、プロセスマージンを大きく確保する必要がある。また、検査工程において低濃度のｐ層を電子顕微鏡やＳＩＭＳによって確認する場合、低濃度のｐ層がトレンチの長手方向の端部に沿って接触していると、トレンチのエッジ効果により、低濃度のｐ層を確認することが困難である。
本明細書は、第１導電型のドリフト層と、ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のソース層と、ドリフト層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のドレイン層と、ボディ層を貫通してドリフト層に達するトレンチゲートと、トレンチゲートの底部を包囲しており、ドリフト層によってボディ層より分離されている第２導電型の第１半導体層と、トレンチゲートの長手方向の端部に沿って、その一端部がボディ層に接する一方で他端部が第１半導体層に接する第１導電型の第２半導体層と、その一端部がボディ層に接続する一方で他端部が第１半導体層に接続し、第２半導体層に接し、第２半導体層によってトレンチゲートの長手方向の端部と離隔されている接続層と、を備えている半導体装置を提供する。
上記の半導体装置では、その両端部においてボディ層と第１半導体層にそれぞれ接続する接続層は、第２半導体層によってトレンチゲートの長手方向の端部と離隔されている。このため、半導体装置の製造工程において接続層が損なわれることが抑制される。また、トレンチのエッジ効果の影響を受けることなく、接続層の大きさ等を検査によって確認することができる。ボディ層からフローティング構造へのキャリア供給経路である接続層を安定的に形成でき、オン抵抗特性が良好で歩留りのよい半導体装置を提供できる。
接続層は、第２導電型の半導体層であってもよい。第２半導体層の第２導電型の不純物濃度は、ドリフト層の第２導電型の不純物濃度よりも高くてもよい。
実施例１に係る半導体装置の縦断面図である。 図１のＩＩ−ＩＩ線断面図である。 図１のＩＩＩ−ＩＩＩ線断面図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 実施例１に係る半導体装置の製造工程を示す図である。 変形例に係る半導体装置の縦断面図である。 変形例に係る半導体装置を図３と同じ断面で見た断面図である。
本明細書が開示する半導体装置においては、接続層は、ボディ層からフローティング構造へのキャリア供給経路としての機能を有する層であればよく、第２導電型の半導体層であってもよく、導電層であってもよい。具体的には、第２導電型の半導体層の他、タングステン等の金属層、導電性のポリシリコン層等を例示することができる。
接続層が第２導電型の半導体層である場合、その第２導電型の不純物濃度は、第１半導体層の第２導電型の不純物濃度よりも低くても高くてもよく、同程度であってもよい。接続層の第２導電型の不純物濃度が低い場合、ゲート電極のオン時におけるキャリアの移動度が小さくなる一方で、ゲート電極のオフ時における接続層の空乏化が速く、第１半導体層がフローティング状態となり易い。接続層の第２導電型の不純物濃度が高い場合、ゲート電極のオン時におけるキャリアの移動度は大きくなる一方で、ゲート電極のオフ時における接続層の空乏化がやや遅くなる。しかしながら、本明細書が開示する半導体装置では、接続層は、第１導電型の第２半導体層に接しており、第２半導体層との界面からも接続層の空乏化が進行するため、従来の半導体装置よりも、第１半導体層がフローティング状態となり易い。
第２半導体層は、ドリフト層とは異なる層であってもよいし、ドリフト層と一体に形成された層であってもよい。また、第２半導体層の第１導電型の不純物濃度は、ドリフト層の第１導電型の不純物濃度より高くても低くてもよいし、同程度であってもよい。第２半導体層の第１導電型の不純物濃度がドリフト層の第１導電型の不純物濃度よりも高い場合には、ゲート電極のオフ時において、第２導電型の半導体層である接続層の空乏化がより促進される。さらには、ドリフト層内の第２半導体層と逆側で接続層に接する領域に、第１導電型の不純物濃度が高い層を形成してもよい。これによって、ゲート電極のオフ時における第２導電型の半導体層である接続層の空乏化がさらに促進される。
図１は、実施例１に係る半導体装置１０である。半導体装置１０は、半導体基板１００と、半導体基板１００の表面側（ｚ軸の正方向側）に形成されたトレンチゲート１２０と、周辺トレンチ１３０とを備えている。半導体基板１００は、炭化ケイ素を材料としている。
半導体基板１００には、縦型のＭＯＳＦＥＴが形成されている。図１，２に示すように、半導体基板１００は、ｎ型のドレイン層１０１と、ｎ型のドリフト層１０３と、ｐ型のボディ層１０４と、ｎ型のソース層１０９と、ｐ型の第１半導体層１０５と、ｐ型の半導体層１０６と、ｐ型の接続層１０７と、ｎ型の第２半導体層１１０とを備えている。ボディ層１０４は、ドリフト層１０３の表面に接しており、その一部が半導体基板１００の表面に露出している。ソース層１０９は、ボディ層１０４の表面の一部に設けられるとともに半導体基板１００の表面に露出し、ボディ層１０４によってドリフト層１０３と分離されている。ドレイン層１０１は、ドリフト層１０３の裏面に接するとともに半導体基板１００の裏面に露出している。ソース層１０９およびボディ層１０４は、図示しないソース電極に電気的に接続され、ドレイン層１０１は、図示しないドレイン電極に電気的に接続される。
第１半導体層１０５は、トレンチゲート１２０の底部を包囲しており、ドリフト層１０３によってボディ層１０４より分離されている。半導体層１０６は、周辺トレンチ１３０の底部を包囲しており、ドリフト層１０３によってボディ層１０４より分離されている。
第２半導体層１１０は、トレンチゲート１２０の長手方向（ｘ方向）の端部に沿って設けられている。第２半導体層１１０のｚ軸の正方向の端部はボディ層１０４に接する一方で、ｚ軸の負方向の端部が第１半導体層１０５に接している。また、第２半導体層１１０は、トレンチゲート１２０の長手方向（ｘ方向）の端部に接している。
接続層１０７は、そのｚ軸の正方向の端部がボディ層１０４に接続する一方で、そのｚ軸の負方向の端部が第１半導体層１０５に接続している。接続層１０７は、ｘ方向の一方側でドリフト層１０３に接するとともに他方側で第２半導体層１１０に接し、第２半導体層１１０によってトレンチゲート１２０の長手方向の端部と離隔されている。接続層１０７のｐ型の不純物濃度は、第１半導体層１０５のｐ型の不純物濃度よりも低い。
図３は、第２半導体層１１０と接続層１０７を含むｘｙ平面に平行な断面を示す。この断面において、第２半導体層１１０と接続層１０７は島状である。第２半導体層１１０は、ｘ方向における一方側においてトレンチゲート１２０の側面に接し、他方側において接続層１０７に接し、ｙ方向においてドリフト層１０３に接している。
トレンチゲート１２０は、半導体基板１００の表面からボディ層１０４を貫通してドリフト層１０３に至るトレンチ１２１と、トレンチ１２１の内壁面に形成されたゲート絶縁膜１２２と、ゲート絶縁膜１２２に覆われてトレンチ１２１内に充填されているゲート電極１２３とを備えている。ゲート電極１２３は、ソース層１０９と、ソース層１０９とドリフト層１０３とを分離している範囲のボディ層１０４に、ゲート絶縁膜１２２を介して対向している。
ゲート電圧のオフ時には、接続層１０７と、第２半導体層１１０およびドリフト層１０３とのｐｎ接合面から空乏層が広がり、接続層１０７は高抵抗となって、第１半導体層１０５がフローティング状態となる。接続層１０７のｐ型の不純物濃度と形状および大きさは、ゲート電圧のオフ時に、接続層１０７の半導体基板１００の厚さ方向（ｚ方向）の少なくとも一部が第１半導体層１０５よりも先に空乏化されるように調整されている。第１半導体層１０５がフローティング状態となることで電界強度のピークが分散されるため、半導体装置１０は高耐圧化する。
空乏層が広がった状態で、半導体装置１０をオフからオンにスイッチングすると、空乏層が狭められて、接続層１０７は、ボディ層１０４から第１半導体層１０５へのキャリアの供給経路となる。ボディ層１０４からのキャリアの供給を受けて第１半導体層１０５の空乏層が速やかに狭められることで、半導体装置１０のオン抵抗が低減される。
上記のとおり、半導体装置１０によれば、従来、トレードオフの関係にあった高耐圧化と低オン抵抗化とを両立することができる。また、半導体装置１０では、接続層１０７は、ドリフト層１０３と第２半導体層１１０の双方に接しており、ドリフト層１０３とのｐｎ接合部のみならず、第２半導体層１１０とのｐｎ接合部からも接続層１０７の空乏化が進行する。このため、従来の半導体装置よりも、ゲート電圧のオフ時に第１半導体層１０５が速やかにフローティング状態となる。
図４〜７は、半導体装置１０の製造方法の一例を示している。この製造方法では、まず、図４に示すように、ｎ層５０３（ドリフト層１０３となる層）と、ｎ層５０３の表面に形成されたｐ層５０４（ボディ層１０４となる層）と、ｐ層５０４の表面の一部に形成されたｎ層（ソース層１０９となる層。図４〜７には図示していない）とを備えた、炭化ケイ素を材料とする半導体ウェハ５００を準備する。次に、半導体ウェハ５００の表面にマスク５５１を形成して、半導体ウェハ５００の表面側に、ｐ層５０４を貫通してｎ層５０３に到達するトレンチ５２１，５３１をエッチングによって形成する。次に、トレンチ５２１，５３１の底部に、半導体ウェハ５００の深さ方向（ｚ方向）に沿って、ｐ型の不純物イオンを注入し、第１半導体層５０５（第１半導体層１０５となる層）および半導体層５０６（半導体層１０６となる層）を形成する。
次に、図５に示すように、半導体ウェハ５００の表面側から斜め方向にトレンチ５２１のｘ方向の内壁面よりやや離れた位置のｎ層５０３内にｐ型の不純物イオンを注入する。不純物イオンを注入する角度は、ｚ方向に対して角度θを成す方向である。角度θは、トレンチ５２１の深さ（ｚ方向の幅）および長手方向（ｘ方向）の幅によって適宜調整する。例えば、不純物イオンが半導体ウェハ５００の表面（トレンチを形成していない面）に当たることでトレンチ５２１のｘ方向の内壁面に到達しないことを避けられるように角度θを調整する。
図５とｘ方向について逆側となるトレンチ５２１の内壁面に対しても、斜め方向にイオン注入を行って、図６に示すように、不純物イオンを注入した位置においてｐ層５０７（接続層１０７となる層）を形成し、トレンチ５２１とｐ層５０７との間に、ｎ層５１０（第２半導体層１１０となる層）を形成する。次に、マスク５１１を除去した後、１７００℃程度で活性化アニールを行う。
次に、トレンチ５２１，５３１内にＣＶＤ等によってシリコン酸化膜を充填した後、底部近傍を残して不要なシリコン酸化膜をエッチバックして除去する。さらに、犠牲酸化によってトレンチ５２１，５３１の内壁面にシリコン酸化膜を形成した後、１３００℃程度でポストオキシデーションアニーリング（ＰＯＡ）を行う。さらに、トレンチ５２１，５３１内にポリシリコンを充填する。これによって、図７に示すように、トレンチ５２１内に、シリコン酸化物を材料とするゲート絶縁膜５２２に覆われた状態でポリシリコンを材料とするゲート電極５２３を充填し、トレンチゲート５２０（トレンチゲート１２０となる）を形成する。同時に、トレンチ５３１内に、シリコン酸化物を材料とする絶縁膜５３２に覆われた状態でポリシリコンを材料とする導電層５３３を充填し、周辺トレンチ５３０（周辺トレンチ１３０となる）を形成する。なお、半導体ウェハ５００の表面等に形成される余分なシリコン酸化膜およびポリシリコンは、エッチバックにより除去される。さらに、半導体ウェハ５００の裏面にｎ型の不純物イオンを注入して、レーザアニール法によってアニールし、ドレイン層となるｎ層を形成することで、図１に示す半導体装置１０を製造することができる。
上記のとおり、半導体装置１０の製造方法では、接続層１０７等を形成するためにイオン注入の後の半導体ウェハ５００を１７００℃でアニールする。炭化ケイ素を材料とする半導体装置１０では、注入したイオンを活性化するためには高温でアニールする必要があるため、トレンチゲート１２０等を製造する工程は、接続層１０７を形成する工程の後工程とする必要がある。このため、トレンチゲート１２０等を形成する工程において、トレンチ１２０の内壁面から半導体ウェハ５００が目減りする場合がある。半導体装置１０では、接続層１０７は、第２半導体層１１０によってトレンチゲート１２０の長手方向（ｘ方向）の端部と離隔され、トレンチゲート１２０に接していないため、トレンチゲート１２０等を製造する工程において半導体ウェハ５００が目減りしても、接続層１０７は目減りしない。また、製造した半導体装置１０の検査工程において、トレンチ１２１のエッジ効果の影響を受けることなく、接続層１０７の大きさ等を検査によって確認することができる。半導体装置１０は、オン抵抗特性が良好であり、歩留りに優れている。
（変形例）
第２半導体層１１０を形成するために、トレンチ５２１のｘ方向の内壁面により近い位置にｎ型の不純物イオンを注入してもよい。また、図８に示すように、接続層１０７に対して第２半導体層１１０とｘ方向に対向する位置に、ｎ型の半導体層１１２をさらに設けてもよい。ｎ型の半導体層１１２は、例えば、図５に示すｐ型の不純物イオンを半導体ウェハ５００に照射する工程の前に、同様に、半導体ウェハ５００の表面側から斜め方向にトレンチ５２１のｘ方向の内壁面よりやや離れた位置のｎ層５０３内にｎ型の不純物イオンを注入することで、形成することができる。また、図９に示すように、接続層２０７によって第１半導体層２１０が包囲され、ドリフト層１０３と隔離されていてもよい。
また、接続層１０７のｐ型の不純物濃度は、第１半導体層１０５と同程度もしくはそれ以上の濃度であってもよい。接続層１０７は、ドリフト層１０３および第２半導体層１１０に接しており、この双方とのｐｎ接合面から接続層１０７の空乏化が進行する。このため、接続層１０７のｐ型の不純物濃度が比較的高い場合であっても、第１半導体層１０５がフローティング状態となり易い。また、接続層１０７に代えて、ポリシリコン層、タングステン等の金属層等の導電層を接続層として用いてもよい。この場合、接続層は、ドリフト層に埋め込まれていてもよい。接続層をドリフト層に埋め込んで形成する場合には、第２半導体層は、ドリフト層の一部であってもよい。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (3)

  1. 第１導電型のドリフト層と、
    ドリフト層の表面に接するとともにその一部が半導体基板の表面に露出する第２導電型のボディ層と、
    ボディ層の表面の一部に設けられ、半導体基板の表面に露出し、ボディ層によってドリフト層と分離されている第１導電型のソース層と、
    ドリフト層の裏面に接するとともに半導体基板の裏面に露出する第１導電型のドレイン層と、
    ボディ層を貫通してドリフト層に達するトレンチゲートと、
    トレンチゲートの底部を包囲しており、ドリフト層によってボディ層より分離されている第２導電型の第１半導体層と、
    トレンチゲートの長手方向の端部に沿って、その一端部がボディ層に接する一方で他端部が第１半導体層に接する第１導電型の第２半導体層と、
    その一端部がボディ層に接続する一方で他端部が第１半導体層に接続し、かつ、第２半導体層に接し、第２半導体層によってトレンチゲートの長手方向の端部と離隔されている接続層と、
    を備えている半導体装置。
  2. 接続層は、第２導電型の半導体層である、請求項１に記載の半導体装置。
  3. 第２半導体層の第１導電型の不純物濃度は、ドリフト層の第１導電型の不純物濃度よりも高い、請求項１または２に記載の半導体装置。
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