KR20140091466A - 반도체 장치 - Google Patents

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아키타카 소에노
도시마사 야마모토
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도요타 지도샤（주）
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Abstract

반도체 장치는, 제 1 도전형의 드리프트층과, 제 2 도전형의 바디층과, 제 1 도전형의 소스층과, 제 1 도전형의 드레인층과, 바디층을 관통하여 드리프트층에 도달하는 트렌치 게이트와, 트렌치 게이트의 바닥부를 포위하고 있어, 드리프트층에 의해 바디층으로부터 분리되어 있는 제 2 도전형의 제 1 반도체층과, 트렌치 게이트의 길이 방향의 단부를 따라, 그 일단부가 바디층에 접하는 한편, 타단부가 제 1 반도체층에 접하는 제 1 도전형의 제 2 반도체층과, 그 일단부가 바디층에 접속하는 한편, 타단부가 제 1 반도체층에 접속하고, 또한, 제 2 반도체층에 접하여, 제 2 반도체층에 의해 트렌치 게이트의 길이 방향의 단부와 격리되어 있는 접속층을 구비하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에 기재된 기술은, 반도체 장치에 관한 것이다.
파워 디바이스용의 절연 게이트형 반도체 장치에서는, 일반적으로, 고내압화와 저온저항화가 트레이드 오프의 관계가 된다. 트렌치 바닥부에 플로팅 구조를 설치한 MOSFET는 고내압인 한편, 온(on)저항 특성이 저하한다는 문제가 있다. 이에 비하여 특허문헌 1에서는, p형의 바디층과 트렌치 바닥부의 플로팅 구조를 접속하는 저농도의 p층을 트렌치의 길이 방향의 단부(端部)를 따라 접하도록 설치되어 있다. 저농도의 p층은, 게이트 전압의 오프(off) 시에는 고저항이 되어 플로팅 구조를 유지하고, 고내압을 확보하는 한편, 게이트 전압의 온(on) 시에는, 바디층으로부터 플로팅 구조로의 캐리어 공급 경로가 되어, 온저항 특성을 개선한다.
일본 공개특허 특개2007-242852호 공보
특허문헌 1과 같이, 트렌치의 길이 방향의 단부를 따라 저농도의 p층을 설치할 경우, 저농도의 p층이 트렌치의 길이 방향의 단부에 접하고 있으면, 게이트 절연막의 형성 등의 반도체 장치의 제조 공정에 있어서 저농도의 p층이 손상되어 감소하는 경우가 있어, 프로세스 마진을 크게 확보할 필요가 있다. 또한, 검사 공정에 있어서 저농도의 p층을 전자현미경이나 SIMS에 의해 확인하는 경우, 저농도의 p층이 트렌치의 길이 방향의 단부를 따라 접촉하고 있으면, 트렌치의 에지 효과에 의해, 저농도의 p층을 확인하는 것이 곤란하다.
본 명세서는, 제 1 도전형의 드리프트층과, 드리프트층의 표면에 접함과 함께 그 일부가 반도체 기판의 표면에 노출되는 제 2 도전형의 바디층과, 바디층의 표면의 일부에 설치되며, 반도체 기판의 표면에 노출되어, 바디층에 의해 드리프트층과 분리되어 있는 제 1 도전형의 소스층과, 드리프트층의 이면에 접함과 함께 반도체 기판의 이면에 노출되는 제 1 도전형의 드레인층과, 바디층을 관통하여 드리프트층에 도달하는 트렌치 게이트와, 트렌치 게이트의 바닥부를 포위하고 있고, 드리프트층에 의해 바디층으로부터 분리되어 있는 제 2 도전형의 제 1 반도체층과, 트렌치 게이트의 길이 방향의 단부를 따라, 그 일단부가 바디층에 접하는 한편, 타단부가 제 1 반도체층에 접하는 제 1 도전형의 제 2 반도체층과, 그 일단부가 바디층에 접속하는 한편, 타단부가 제 1 반도체층에 접속하여, 제 2 반도체층에 접하고, 제 2 반도체층에 의해 트렌치 게이트의 길이 방향의 단부와 격리되어 있는 접속층을 구비하고 있는 반도체 장치를 제공한다.
상기의 반도체 장치에서는, 그 양단부에 있어서 바디층과 제 1 반도체층에 각각 접속하는 접속층은, 제 2 반도체층에 의해 트렌치 게이트의 길이 방향의 단부와 격리되어 있다. 이 때문에, 반도체 장치의 제조 공정에 있어서 접속층이 손상되는 것이 억제된다. 또한, 트렌치의 에지 효과의 영향을 받지 않고, 접속층의 크기 등을 검사에 의해 확인할 수 있다. 바디층으로부터 플로팅 구조로의 캐리어 공급 경로인 접속층을 안정적으로 형성할 수 있고, 온저항 특성이 양호하여 수율이 좋은 반도체 장치를 제공할 수 있다.
접속층은, 제 2 도전형의 반도체층이어도 된다. 제 2 반도체층의 제 2 도전형의 불순물 농도는, 드리프트층의 제 2 도전형의 불순물 농도보다 높아도 된다.
도 1은, 실시예 1에 관련된 반도체 장치의 종단면도이다.
도 2는, 도 1의 Ⅱ-Ⅱ선단면도이다.
도 3은, 도 1의 Ⅲ-Ⅲ선단면도이다.
도 4는, 실시예 1에 관련된 반도체 장치의 제조 공정을 나타낸 도면이다.
도 5는, 실시예 1에 관련된 반도체 장치의 제조 공정을 나타낸 도면이다.
도 6은, 실시예 1에 관련된 반도체 장치의 제조 공정을 나타낸 도면이다.
도 7은, 실시예 1에 관련된 반도체 장치의 제조 공정을 나타낸 도면이다.
도 8은, 변형예에 관련된 반도체 장치의 종단면도이다.
도 9는, 변형예에 관련된 반도체 장치를 도 3과 같은 단면에서 본 단면도이다.
본 명세서가 개시하는 반도체 장치에 있어서는, 접속층은, 바디층으로부터 플로팅 구조로의 캐리어 공급 경로로서의 기능을 갖는 층이면 되고, 제 2 도전형의 반도체층이어도 되며, 도전층이어도 된다. 구체적으로는, 제 2 도전형의 반도체층의 기타, 텅스텐 등의 금속층, 도전성의 폴리 실리콘층 등을 예시할 수 있다.
접속층이 제 2 도전형의 반도체층인 경우, 그 제 2 도전형의 불순물 농도는, 제 1 반도체층의 제 2 도전형의 불순물 농도보다 낮거나 높아도 되고, 동일한 정도여도 된다. 접속층의 제 2 도전형의 불순물 농도가 낮은 경우, 게이트 전극의 온 시에 있어서의 캐리어의 이동도가 작아지는 한편, 게이트 전극의 오프 시에 있어서의 접속층의 공핍화(空乏化)가 빨라, 제 1 반도체층이 플로팅 상태가 되기 쉽다. 접속층의 제 2 도전형의 불순물 농도가 높은 경우, 게이트 전극의 온 시에 있어서의 캐리어의 이동도는 커지는 한편, 게이트 전극의 오프 시에 있어서의 접속층의 공핍화가 약간 늦어진다. 그러나, 본 명세서가 개시하는 반도체 장치에서는, 접속층은, 제 1 도전형의 제 2 반도체층에 접하고 있고, 제 2 반도체층과의 계면으로부터도 접속층의 공핍화가 진행되기 때문에, 종래의 반도체 장치보다, 제 1 반도체층이 플로팅 상태가 되기 쉽다.
제 2 반도체층은, 드리프트층과는 다른 층이어도 되고, 드리프트층과 일체로 형성된 층이어도 된다. 또한, 제 2 반도체층의 제 1 도전형의 불순물 농도는, 드리프트층의 제 1 도전형의 불순물 농도보다 높거나 낮아도 되고, 동일한 정도여도 된다. 제 2 반도체층의 제 1 도전형의 불순물 농도가 드리프트층의 제 1 도전형의 불순물 농도보다 높은 경우에는, 게이트 전극의 오프 시에 있어서, 제 2 도전형의 반도체층인 접속층의 공핍화가 보다 촉진된다. 게다가, 드리프트층 내의 제 2 반도체층과 반대측에서 접속층에 접하는 영역에, 제 1 도전형의 불순물 농도가 높은 층을 형성해도 된다. 이것에 의해, 게이트 전극의 오프 시에 있어서의 제 2 도전형의 반도체층인 접속층의 공핍화가 더 촉진된다.
[실시예 1]
도 1은, 실시예 1에 관련된 반도체 장치(10)이다. 반도체 장치(10)는, 반도체 기판(100)과, 반도체 기판(100)의 표면측(z축의 양방향측)에 형성된 트렌치 게이트(120)와, 주변 트렌치(130)를 구비하고 있다. 반도체 기판(100)은, 탄화 규소를 재료로 하고 있다.
반도체 기판(100)에는, 세로형의 MOSFET가 형성되어 있다. 도 1, 2에 나타낸 바와 같이, 반도체 기판(100)은, n형의 드레인층(101)과, n형의 드리프트층(103)과, p형의 바디층(104)과, n형의 소스층(109)과, p형의 제 1 반도체층(105)과, p형의 반도체층(106)과, p형의 접속층(107)과, n형의 제 2 반도체층(110)을 구비하고 있다. 바디층(104)은, 드리프트층(103)의 표면에 접하고 있어, 그 일부가 반도체 기판(100)의 표면에 노출되어 있다. 소스층(109)은, 바디층(104)의 표면의 일부에 설치됨과 함께 반도체 기판(100)의 표면에 노출되어, 바디층(104)에 의해 드리프트층(103)과 분리되어 있다. 드레인층(101)은, 드리프트층(103)의 이면에 접함과 함께 반도체 기판(100)의 이면에 노출되어 있다. 소스층(109) 및 바디층(104)은, 도시하지 않은 소스 전극에 전기적으로 접속되며, 드레인층(101)은, 도시하지 않은 드레인 전극에 전기적으로 접속된다.
제 1 반도체층(105)은, 트렌치 게이트(120)의 바닥부를 포위하고 있어, 드리프트층(103)에 의해 바디층(104)으로부터 분리되어 있다. 반도체층(106)은, 주변 트렌치(130)의 바닥부를 포위하고 있어, 드리프트층(103)에 의해 바디층(104)으로부터 분리되어 있다.
제 2 반도체층(110)은, 트렌치 게이트(120)의 길이 방향(x방향)의 단부를 따라 설치되어 있다. 제 2 반도체층(110)의 ｚ축의 양방향의 단부는 바디층(104)에 접하는 한편, z축의 음방향의 단부가 제 1 반도체층(105)에 접하고 있다. 또한, 제 2 반도체층(110)은, 트렌치 게이트(120)의 길이 방향(x방향)의 단부에 접하고 있다.
접속층(107)은, 그 z축의 양방향의 단부가 바디층(104)에 접속하는 한편, 그 z축의 음방향의 단부가 제 1 반도체층(105)에 접속하고 있다. 접속층(107)은, x방향의 일방측에서 드리프트층(103)에 접함과 함께 타방측에서 제 2 반도체층(110)에 접하고, 제 2 반도체층(110)에 의해 트렌치 게이트(120)의 길이 방향의 단부와 격리되어 있다. 접속층(107)의 p형의 불순물 농도는, 제 1 반도체층(105)의 p형의 불순물 농도보다 낮다.
도 3은, 제 2 반도체층(110)과 접속층(107)을 포함하는 xy평면에 평행한 단면을 나타낸다. 이 단면에 있어서, 제 2 반도체층(110)과 접속층(107)은 섬 형상이다. 제 2 반도체층(110)은, x방향에 있어서의 일방측에 있어서 트렌치 게이트(120)의 측면에 접하고, 타방측에 있어서 접속층(107)에 접하고, y방향에 있어서 드리프트층(103)에 접하고 있다.
트렌치 게이트(120)는, 반도체 기판(100)의 표면으로부터 바디층(104)을 관통하여 드리프트층(103)에 이르는 트렌치(121)와, 트렌치(121)의 내벽면에 형성된 게이트 절연막(122)과, 게이트 절연막(122)에 덮여 트렌치(121) 내에 충전되어 있는 게이트 전극(123)을 구비하고 있다. 게이트 전극(123)은, 소스층(109)과, 소스층(109)과 드리프트층(103)을 분리하고 있는 범위의 바디층(104)에, 게이트 절연막(122)을 개재하여 대향하고 있다.
게이트 전압의 오프 시에는, 접속층(107)과, 제 2 반도체층(110) 및 드리프트층(103)과의 pn접합면으로부터 공핍층이 넓어지며, 접속층(107)은 고저항이 되어, 제 1 반도체층(105)이 플로팅 상태가 된다. 접속층(107)의 p형의 불순물 농도와 형상 및 크기는, 게이트 전압의 오프 시에, 접속층(107)의 반도체 기판(100)의 두께 방향(z방향)의 적어도 일부가 제 1 반도체층(105)보다 먼저 공핍화되도록 조정되어 있다. 제 1 반도체층(105)이 플로팅 상태가 됨으로써 전계 강도의 피크가 분산되기 때문에, 반도체 장치(10)는 고내압화한다.
공핍층이 넓어진 상태에서, 반도체 장치(10)를 오프에서 온으로 스위칭하면, 공핍층이 좁혀지며, 접속층(107)은, 바디층(104)으로부터 제 1 반도체층(105)으로의 캐리어의 공급 경로가 된다. 바디층(104)으로부터의 캐리어의 공급을 받아 제 1 반도체층(105)의 공핍층이 빠르게 좁혀짐으로써, 반도체 장치(10)의 온저항이 저감된다.
상기한 바와 같이, 반도체 장치(10)에 의하면, 종래, 트레이드 오프의 관계에 있었던 고내압화와 저온저항화를 양립할 수 있다. 또한, 반도체 장치(10)에서는, 접속층(107)은, 드리프트층(103)과 제 2 반도체층(110)의 쌍방에 접하고 있어, 드리프트층(103)과의 pn접합부 뿐만 아니라, 제 2 반도체층(110)과의 pn접합부로부터도 접속층(107)의 공핍화가 진행된다. 이 때문에, 종래의 반도체 장치보다, 게이트 전압의 오프 시에 제 1 반도체층(105)이 빠르게 플로팅 상태가 된다.
도 4∼7은, 반도체 장치(10)의 제조 방법의 일례를 나타내고 있다. 이 제조 방법에서는, 먼저, 도 4에 나타낸 바와 같이, n층(503)(드리프트층(103)으로 이루어진 층)과, n층(503)의 표면에 형성된 p층(504)(바디층(104)으로 이루어진 층)과, p층(504)의 표면의 일부에 형성된 n층(소스층(109)으로 이루어진 층. 도 4∼7에는 도시하고 있지 않음)을 구비한, 탄화 규소를 재료로 하는 반도체 웨이퍼(500)를 준비한다. 다음으로, 반도체 웨이퍼(500)의 표면에 마스크(551)를 형성하고, 반도체 웨이퍼(500)의 표면측에, p층(504)을 관통하여 n층(503)에 도달하는 트렌치(521, 531)를 에칭에 의해 형성한다. 다음으로, 트렌치(521, 531)의 바닥부에, 반도체 웨이퍼(500)의 깊이 방향(z방향)을 따라, p형의 불순물 이온을 주입하여, 제 1 반도체층(505)(제 1 반도체층(105)으로 이루어진 층) 및 반도체층(506)(반도체층(106)으로 이루어진 층)을 형성한다.
다음으로, 도 5에 나타낸 바와 같이, 반도체 웨이퍼(500)의 표면측으로부터 경사진 방향에 트렌치(521)의 x방향의 내벽면에서 약간 떨어진 위치의 n층(503) 내에 p형의 불순물 이온을 주입한다. 불순물 이온을 주입하는 각도는, z방향에 대하여 각도(θ)를 이루는 방향이다. 각도(θ)는, 트렌치(521)의 깊이(z방향의 폭) 및 길이 방향(x방향)의 폭에 의해 적절히 조정한다. 예를 들면, 불순물 이온이 반도체 웨이퍼(500)의 표면(트렌치를 형성하고 있지 않은 면)에 해당하는 것으로 트렌치(521)의 x방향의 내벽면에 도달하지 않은 것을 피할 수 있도록 각도(θ)를 조정한다.
도 5와 x방향에 대하여 반대측이 되는 트렌치(521)의 내벽면에 대해서도, 경사진 방향에 이온 주입을 행하여, 도 6에 나타낸 바와 같이, 불순물 이온을 주입한 위치에 있어서 p층(507)(접속층(107)으로 이루어진 층)을 형성하고, 트렌치(521)와 p층(507)의 사이에, n층(510)(제 2 반도체층(110)으로 이루어진 층)을 형성한다. 다음에, 마스크(511)를 제거한 후, 1700℃ 정도에서 활성화 어닐을 행한다.
다음으로, 트렌치(521, 531) 내에 CVD 등에 의해 실리콘 산화막을 충전한 후, 바닥부 근방을 남겨 불필요한 실리콘 산화막을 에치백하여 제거한다. 또한, 희생(犧牲) 산화에 의해 트렌치(521, 531)의 내벽면에 실리콘 산화막을 형성한 후, 1300℃ 정도에서 포스트 옥시데이션 어닐링(post oxidation annealing)(POA)을 행한다. 또한, 트렌치(521, 531) 내에 폴리 실리콘을 충전한다. 이것에 의해, 도 7에 나타낸 바와 같이, 트렌치(521) 내에, 실리콘 산화물을 재료로 하는 게이트 절연막(522)에 덮힌 상태에서 폴리 실리콘을 재료로 하는 게이트 전극(523)을 충전하고, 트렌치 게이트(520)(트렌치 게이트(120)로 이루어짐)를 형성한다. 동시에, 트렌치(531) 내에, 실리콘 산화물을 재료로 하는 절연막(532)에 덮힌 상태에서 폴리 실리콘을 재료로 하는 도전층(533)을 충전하고, 주변 트렌치(530)(주변 트렌치(130)로 이루어짐)를 형성한다. 또한, 반도체 웨이퍼(500)의 표면 등에 형성되는 여분의 실리콘 산화막 및 폴리 실리콘은, 에치백에 의해 제거된다. 또한, 반도체 웨이퍼(500)의 이면에 n형의 불순물 이온을 주입하여, 레이저 어닐법에 의해 어닐하고, 드레인층으로 이루어진 n층을 형성함으로써, 도 1에 나타낸 반도체 장치(10)를 제조할 수 있다.
상기한 바와 같이, 반도체 장치(10)의 제조 방법에서는, 접속층(107) 등을 형성하기 위해 이온 주입 후의 반도체 웨이퍼(500)를 1700℃에서 어닐한다. 탄화 규소를 재료로 하는 반도체 장치(10)에서는, 주입한 이온을 활성화하기 위해서는 고온으로 어닐할 필요가 있기 때문에, 트렌치 게이트(120) 등을 제조하는 공정은, 접속층(107)을 형성하는 공정의 후공정으로 할 필요가 있다. 이 때문에, 트렌치 게이트(120) 등을 형성하는 공정에 있어서, 트렌치(120)의 내벽면으로부터 반도체 웨이퍼(500)가 감소하는 경우가 있다. 반도체 장치(10)에서는, 접속층(107)은, 제 2 반도체층(110)에 의해 트렌치 게이트(120)의 길이 방향(x방향)의 단부와 격리되어, 트렌치 게이트(120)에 접하고 있지 않기 때문에, 트렌치 게이트(120) 등을 제조하는 공정에 있어서 반도체 웨이퍼(500)가 감소하더라도, 접속층(107)은 감소하지 않는다. 또한, 제조한 반도체 장치(10)의 검사 공정에 있어서, 트렌치(121)의 에지 효과의 영향을 받지 않고, 접속층(107)의 크기 등을 검사에 의해 확인할 수 있다. 반도체 장치(10)는, 온저항 특성이 양호하여, 수율이 우수하다.
(변형예)
제 2 반도체층(110)을 형성하기 위해, 트렌치(521)의 x방향의 내벽면에 의해 가까운 위치에 n형의 불순물 이온을 주입해도 된다. 또한, 도 8에 나타낸 바와 같이, 접속층(107)에 대하여 제 2 반도체층(110)과 x방향에 대향하는 위치에, n형의 반도체층(112)을 더 설치해도 된다. n형의 반도체층(112)은, 예를 들면, 도 5에 나타낸 p형의 불순물 이온을 반도체 웨이퍼(500)에 조사하는 공정 전에, 마찬가지로, 반도체 웨이퍼(500)의 표면측으로부터 경사진 방향에 트렌치(521)의 x방향의 내벽면보다 약간 떨어진 위치의 n층(503) 내에 n형의 불순물 이온을 주입함으로써 형성할 수 있다. 또한, 도 9에 나타낸 바와 같이, 접속층(207)에 의해 제 1 반도체층(210)이 포위되어, 드리프트층(103)과 격리되어 있어도 된다.
또한, 접속층(107)의 p형의 불순물 농도는, 제 1 반도체층(105)과 동일한 정도 혹은 그 이상의 농도여도 된다. 접속층(107)은, 드리프트층(103) 및 제 2 반도체층(110)에 접하고 있고, 이 쌍방과의 pn접합면으로부터 접속층(107)의 공핍화가 진행한다. 이 때문에, 접속층(107)의 p형의 불순물 농도가 비교적 높은 경우이더라도, 제 1 반도체층(105)이 플로팅 상태가 되기 쉽다. 또한, 접속층(107) 대신에, 폴리 실리콘층, 텅스텐 등의 금속층 등의 도전층을 접속층으로서 이용해도 된다. 이 경우, 접속층은, 드리프트층에 매립되어 있어도 된다. 접속층을 드리프트층에 매립하여 형성하는 경우에는, 제 2 반도체층은, 드리프트층의 일부여도 된다.
이상, 본 발명의 실시예에 대하여 상세하게 설명하였으나, 이들은 예시에 지나지 않으며, 특허청구의 범위를 한정한 것은 아니다. 특허청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독 혹은 각종의 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중에 하나의 목적을 달성하는 것 자체로 기술적 유용성을 가지는 것이다.

Claims (3)

  1. 제 1 도전형의 드리프트층과,
    드리프트층의 표면에 접함과 함께 그 일부가 반도체 기판의 표면에 노출되는 제 2 도전형의 바디층과,
    바디층의 표면의 일부에 설치되며, 반도체 기판의 표면에 노출되어, 바디층에 의해 드리프트층과 분리되어 있는 제 1 도전형의 소스층과,
    드리프트층의 이면에 접함과 함께 반도체 기판의 이면에 노출되는 제 1 도전형의 드레인층과,
    바디층을 관통하여 드리프트층에 달하는 트렌치 게이트와,
    트렌치 게이트의 바닥부를 포위하고 있어, 드리프트층에 의해 바디층으로부터 분리되어 있는 제 2 도전형의 제 1 반도체층과,
    트렌치 게이트의 길이 방향의 단부를 따라, 그 일단부가 바디층에 접하는 한편, 타단부가 제 1 반도체층에 접하는 제 1 도전형의 제 2 반도체층과,
    그 일단부가 바디층에 접속하는 한편, 타단부가 제 1 반도체층에 접속하고, 또한, 제 2 반도체층에 접하고, 제 2 반도체층에 의해 트렌치 게이트의 길이 방향의 단부와 격리되어 있는 접속층을 구비하고 있는 반도체 장치.
  2. 제 1항에 있어서,
    접속층은, 제 2 도전형의 반도체층인 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    제 2 반도체층의 제 1 도전형의 불순물 농도는, 드리프트층의 제 1 도전형의 불순물 농도보다 높은 반도체 장치.
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