KR20180099496A - 금속 산화막 반도체 전계 효과 트랜지스터 - Google Patents

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마사토시 즈지무라
유스케 야마시타
야스시 우라카미
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Abstract

플로팅 영역(42)은, SiC 기판(12)의 두께 방향을 따라, 고농도 영역(42a)과 저농도 영역(42b)을 갖는다. 저농도 영역(42b)에 있어서의 p형 불순물의 농도는, 고농도 영역(42a)에 있어서의 p형 불순물의 농도보다도 낮다. 고농도 영역(42a)은, 트렌치(13)의 저면(13b)과 저농도 영역(42b) 사이에 있어서, 저농도 영역(42b)에 접하고 있다. 플로팅 영역(42)에 있어서의 p형 불순물의 농도를, 상기 두께 방향을 따라 그래프화했을 때에, 그 그래프에는 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계에 있어서 굴곡점 또는 변곡점이 나타난다. 또한, 저농도 영역(42b)에 포함되는 p형 불순물의 함유량은, 드리프트 영역(34)의 저농도 영역(42b)에 두께 방향으로부터 인접하는 부분에 포함되는 n형 불순물의 함유량 이상이다.

Description

금속 산화막 반도체 전계 효과 트랜지스터{METAL-OXIDE-SEMICONDUCTOR FIELD-EFFECT TRANSISTOR}
본 발명은 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor)에 관한 것이다.
트렌치 게이트형의 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)에 있어서, n형의 드리프트 영역 내에, p형의 플로팅 영역이 마련된 구조가 있다. 플로팅 영역은, 트렌치의 저면에 인접하여 마련되어 있고, 예를 들어 트렌치의 단부면을 따라 연장되는 p형의 접속 영역을 통해, 바디 영역에 접속되어 있다. 이러한 구조에 의하면, 드리프트 영역의 공핍화가 촉진됨으로써, 반도체 장치의 내압성을 향상시킬 수 있다. 일반적으로, 플로팅 영역은, 트렌치의 내면을 통한 p형 불순물의 이온 주입에 의해 형성된다. 일본 특허 공개 제2005-116822에, 플로팅 영역을 갖는 MOSFET 및 그 제조 방법이 개시되어 있다.
플로팅 영역은, 드리프트 영역에 포함되는 n형 불순물의 양에 따라, 일정량의 p형 불순물을 포함할 필요가 있다. 플로팅 영역에 포함되는 p형 불순물의 함유량이, 드리프트 영역에 포함되는 n형 불순물의 함유량에 대하여 부족하면, 드리프트 영역을 충분히 공핍화할 수 없다. 또한, 플로팅 영역이 바디 영역과 저저항으로 접속되기 위해서는, 플로팅 영역의 적어도 일부에 있어서, p형 불순물이 비교적 높은 농도로 포함될 필요가 있다. 이들 요건이 만족되도록, 플로팅 영역을 형성하는 이온 주입에서는, p형 불순물의 주입 농도가 비교적 높은 값으로 설정될 수 있다.
그러나, p형 불순물의 주입 농도를 높여 가면, 어떤 값을 초과하는 범위에 있어서, 무시할 수 없는 양의 결정 결함(격자 결함)이 발생한다. 반도체 기판 내의 결정 결함은, 누설원으로서 누설 전류를 유발하는 요인이 되어, 반도체 장치의 내압성을 저하시킬 우려가 있다. 이와 같이, 플로팅 영역에서의 p형 불순물의 함유량 및 농도에는, 상반된 관계가 존재하고 있으며, 이것을 해결할 수 있는 기술이 필요하다. 특히, 탄화규소(SiC)의 반도체 기판(이하, SiC 기판이라고 칭한다)을 사용한 트렌치 게이트형의 MOSFET에서는, 와이드 밴드 갭이라는 SiC의 특성을 살려, 드리프트 영역이 비교적 얇게 마련되는 경우가 많다. 그 결과, 드리프트 영역에 발생하는 전계 강도가 높아지기 쉬운데, 예를 들어 실리콘 기판에서는 문제가 되지 않을 정도의 결정 결함이라도, SiC 기판에서는 무시할 수 없게 된다.
상술한 실정을 감안하여, 본 발명은 SiC 기판을 사용한 트렌치 게이트형의 MOSFET에 있어서, 플로팅 영역에서의 p형 불순물의 농도 프로파일을 적절하게 하는 기술을 제공한다.
본 발명의 일 양태는, MOSFET를 제공한다. 본 발명의 양태에 관한 MOSFET는, 트렌치를 갖는 SiC 기판과; 상기 트렌치 내에 설치된 게이트 전극을 갖고, 상기 SiC 기판은, n형의 소스 영역과, n형의 드리프트 영역과, 상기 n형의 소스 영역과 상기 n형의 드리프트 영역 사이에 개재하는 p형의 바디 영역과, 상기 n형의 드리프트 영역 내에 있어서 상기 트렌치의 저면에 인접하는 p형의 플로팅 영역과, 상기 p형의 바디 영역과 상기 p형의 플로팅 영역 사이를 연장하는 p형의 접속 영역을 구비한다. 상기 p형의 플로팅 영역은, 상기 SiC 기판의 두께 방향을 따라, 고농도 영역과, 저농도 영역을 갖고, 상기 고농도 영역은, 상기 트렌치의 상기 저면과 상기 저농도 영역 사이에 있어서, 상기 저농도 영역에 접하고 있으며, 상기 플로팅 영역에서의 p형 불순물의 농도를, 상기 두께 방향을 따라 그래프화했을 때에, 상기 고농도 영역은, 상기 저농도 영역보다도 p형 불순물의 농도의 최댓값이 크고, 상기 그래프는 상기 고농도 영역과 상기 저농도 영역 사이의 경계에 있어서 굴곡점 또는 변곡점을 갖고, 상기 저농도 영역에 포함되는 p형 불순물의 함유량은, 상기 저농도 영역에 상기 두께 방향으로부터 인접하는 범위의 상기 n형의 드리프트 영역에 포함되는 n형 불순물의 함유량 이상이다.
상기한 구조에 의하면, 플로팅 영역에서의 p형 불순물의 농도는, 트렌치의 저면에 가까운 고농도 영역에서는 높고, 트렌치의 저면으로부터 이격된 저농도 영역에서는 낮아진다. 전술한 바와 같이, 저농도 영역에 포함되는 p형 불순물의 함유량은, 그것에 인접하는 드리프트 영역에 포함되는 n형 불순물의 함유량 이상이다. 즉, 저농도 영역에는, 드리프트 영역을 충분히 공핍화할 수 있는 p형 불순물이 포함되어 있다. 따라서, 드리프트 영역과 플로팅 영역 사이의 pn 접합에 의해, 저농도 영역이 공핍화되는 일은 있어도, 고농도 영역까지 완전히 공핍화됨을 피할 수 있다. 이에 의해, 고농도 영역에서는 강한 전계가 발생하는 일이 없어, 고농도 영역에는 비교적 많은 결정 결함이 존재해도, 반도체 장치의 내압성은 유지된다. 따라서, 고농도 영역을 형성하는 이온 주입에서는, 플로팅 영역이 바디 영역으로 저저항으로 접속되도록, p형 불순물의 주입 농도를 비교적 높일 수 있다. 한편, 저농도 영역에서는, 드리프트 영역과의 pn 접합에 의한 공핍화에 의해, 비교적 강한 전계가 발생할 수 있다. 그러나, 저농도 영역에서는, 그 이온 주입에 있어서의 p형 불순물의 주입 농도가 낮아, 결정 결함의 발생이 억제되어 있다. 따라서, 저농도 영역에서 비교적 강한 전계가 발생한 경우에도 반도체 장치의 내압성은 유지된다.
고농도 영역에 대해서는, 플로팅 영역을 바디 영역으로 저저항으로 접속한다는 관점에서, p형 불순물의 함유량보다도 p형 불순물의 최대 농도가 중요하다. 그 점에서, 고농도 영역에서의 p형 불순물의 농도 프로파일은, 비교적 급준한 피크를 가지면 된다. 그에 반하여, 저농도 영역에 대해서는, 드리프트 영역을 충분히 공핍화된다는 관점에서, p형 불순물의 최대 농도보다도 p형 불순물의 함유량이 중요하다. 그 점에서, 저농도 영역에서의 p형 불순물의 농도 프로파일은, 결정 결함의 발생이 억제되는 범위 내에 있어서, 비교적 평탄한 형상을 가지면 된다. 이들 지견에 기초하면, 플로팅 영역에서의 p형 불순물의 농도를, SiC 기판의 두께 방향을 따라 그래프화했을 때에, 그 그래프에는, 고농도 영역과 저농도 영역 사이의 경계에 있어서 굴곡점 또는 변곡점이 나타나면 된다.
상기 양태에서는, 고농도 영역에서의 p형 불순물의 최대 농도를 NA라고 하고, 저농도 영역에서의 p형 불순물의 최대 농도를 NB라고 했을 때에, NA/NB≥2.5여도 된다. 즉, 저농도 영역에서의 p형 불순물의 최대 농도 NB는, 고농도 영역에서의 p형 불순물의 최대 농도 NA의 40퍼센트 이상이면 된다.
상기한 구성에 의하면, 고농도 영역과 저농도 영역 사이에 충분한 농도차가 부여되어, 저농도 영역에서의 결정 결함의 발생이 억제됨과 함께, 고농도 영역에서의 전기적인 저항이 충분히 저감된다.
본 발명 상기 양태에서는, 고농도 영역과 저농도 영역 사이의 경계가, 트렌치의 저면으로부터 두께 방향에 있어서 제1 거리만큼 떨어져, 저농도 영역과 n형의 드리프트 영역 사이의 경계가, 트렌치의 저면으로부터 두께 방향에 있어서 제2 거리만큼 이격되어 있어도 된다. 제1 거리를 XA라고 하고, 제2 거리를 XB라고 했을 때에, XB/XA≥2여도 된다. 즉, 고농도 영역은, 플로팅 영역의 트렌치측에 위치하는 절반의 범위 내에 위치해도 된다.
상기한 구성에 의하면, 저농도 영역이 비교적 넓게 형성됨으로써, 저농도 영역에서의 p형 불순물의 최대 농도가 저감되어, 결정 결함의 발생을 더 효과적으로 억제할 수 있다.
상기 양태에 있어서, 상기 저농도 영역은, 상기 SiC 기판의 두께 방향을 따라, 평탄 영역과 감소 영역을 가져도 되고, 상기 평탄 영역은, 상기 고농도 영역에 접하고, 상기 p형 불순물의 농도가, 상기 굴곡점 또는 변곡점에 있어서의 상기 p형 불순물의 농도로부터 소정 범위 내여도 되고, 상기 감소 영역은, 상기 n형의 드리프트 영역에 접하고, 상기 p형 불순물의 농도가 상기 트렌치의 상기 저면으로부터 이격됨에 따라 감소되는 영역이어도 된다.
본 발명의 예시적인 실시예의 특징, 이점 및 기술적 및 산업적 의의는 유사 요소들을 유사 도면 부호들로 나타낸 첨부 도면을 참조하여 후술될 것이다.
도 1은 실시예의 반도체 장치의 구조를 도시하는 단면도이며, 도 2 중의 I-I선의 위치에 있어서의 단면을 나타낸다.
도 2는 SiC 기판의 상면에 있어서의 트렌치의 배열을 도시하는 도면.
도 3은 트렌치의 단부면 부근의 구조를 도시하는 단면도이며, 도 2 중의 Ⅲ-Ⅲ선의 위치에 있어서의 단면을 나타낸다.
도 4는 플로팅 영역에서의 p형 불순물의 농도를, SiC 기판의 두께 방향을 따라 그래프화하는 것이며, 플로팅 영역에서의 p형 불순물의 농도 프로파일을 나타낸다.
도 5는 깊이비 X와 농도비 N의 적합한 수치 범위(해칭된 부분)를 나타내는 그래프.
도 6은 반도체 장치의 제조 방법에 있어서의 일 공정을 설명하는 도면이며, 드레인 영역, 드리프트 영역 및 바디 영역을 갖는 SiC 기판을 도시하는 도면.
도 7은 반도체 장치의 제조 방법에 있어서의 일 공정을 설명하는 도면이며, 콘택트 영역, 소스 영역 및 트렌치가 형성된 SiC 기판을 도시하는 도면.
도 8은 반도체 장치의 제조 방법에 있어서의 일 공정을 설명하는 도면이며, p형 불순물의 이온 주입에 의해, 플로팅 영역이 형성된 SiC 기판을 도시하는 도면.
도 9a는 플로팅 영역에서의 p형 불순물의 농도 프로파일의 하나의 구체예를 나타낸다.
도 9b는 플로팅 영역에서의 p형 불순물의 농도 프로파일의 하나의 구체예를 나타낸다.
도 9c는 플로팅 영역에서의 p형 불순물의 농도 프로파일의 하나의 구체예를 나타낸다.
도면을 참조하여, 실시예의 반도체 장치(10)와 그 제조 방법에 대하여 설명한다. 본 실시예의 반도체 장치(10)는, 전력용의 회로에 사용되는 파워 반도체 장치이며, 특히 MOSFET의 구조를 갖는다. 반도체 장치(10)의 용도는 특별히 한정되지 않지만, 반도체 장치(10)는, 예를 들어 하이브리드 차, 연료 전지차 또는 전기 자동차와 같은 전동형의 자동차에 있어서, 컨버터나 인버터와 같은 전력 변환 회로의 스위칭 소자로서 사용할 수 있다. 이하에서는, 우선 반도체 장치(10)의 구조에 대하여 설명하고, 계속하여 반도체 장치(10)의 제조 방법에 대하여 설명한다. 단, 하기하는 반도체 장치(10) 및 그 제조 방법은 일례이며, 본 명세서에서 개시하는 기술 요소는, 단독 또는 몇 가지의 조합에 의해, 다른 다양한 반도체 장치 및 그 제조 방법에 적용할 수 있다.
도 1은 본 실시예의 반도체 장치(10)의 구조를 도시하는 단면도이다. 도 1에는 반도체 장치(10)의 일부의 단면만이 도시되어 있다. 반도체 장치(10)에는, 도 1에 도시되는 단위 구조가 반복하여 형성되어 있다. 도 1에 도시한 바와 같이, 본 실시예의 반도체 장치(10)는, SiC 기판(12)과, SiC 기판(12)의 상면(12a)에 형성된 트렌치(13) 내에 위치하는 게이트 전극(14)을 구비한다. 게이트 전극(14)은, 예를 들어 폴리실리콘과 같은 도전성 재료로 형성되어 있다.
도 1, 도 2에 도시한 바와 같이, SiC 기판(12)의 상면(12a)에는, 복수의 트렌치(13)가 마련되어 있다. 이들 트렌치(13)는, 서로 평행하게 연장되어 있다. 트렌치(13)는 1쌍의 측면(13a)과, 저면(13b)과, 1쌍의 단부면(13c)을 갖는다. 이들 측면(13a)은, 트렌치(13)의 폭 방향에 있어서 서로 대향하는 내면이며, 이들 단부면(13c)은, 트렌치(13)의 긴 쪽 방향에 있어서 서로 대향하는 내면이다. 트렌치(13)의 내부에는 게이트 절연막(14a)이 형성되어 있고, 게이트 전극(14)은, 게이트 절연막(14a)을 통해 SiC 기판(12)에 대향한다. 게이트 절연막(14a)은, 산화규소(SiO2)라는 절연성 재료로 형성되어 있다. 또한, 게이트 전극(14) 및 게이트 절연막(14a)을 구성하는 구체적인 재료에 대해서는, 특별히 한정되지 않는다.
반도체 장치(10)는, SiC 기판(12)의 상면(12a)에 설치된 소스 전극(16)과, SiC 기판(12)의 하면(12b)에 설치된 드레인 전극(18)을 더 구비한다. 소스 전극(16)은, SiC 기판(12)의 상면(12a)에 오믹 접촉하고 있으며, 드레인 전극(18)은, SiC 기판(12)의 하면(12b)에 오믹 접촉하고 있다. 소스 전극(16)과 게이트 전극(14) 사이에는 층간 절연막(14b)이 마련되어 있고, 소스 전극(16)은 게이트 전극(14)으로부터 전기적으로 절연되어 있다. 소스 전극(16) 및 드레인 전극(18)은, Al(알루미늄), Ni(니켈), Ti(티타늄), Au(금)과 같은 도전성 재료를 사용하여 형성될 수 있다. 소스 전극(16) 및 드레인 전극(18)을 구성하는 구체적인 재료에 대해서는 특별히 한정되지 않는다.
여기서, SiC 기판(12)의 상면(12a)이란, SiC 기판(12)의 하나의 표면을 의미하고, SiC 기판(12)의 하면(12b)이란, SiC 기판(12)의 다른 하나의 표면이며, 상면(12a)이란 SiC 기판(12)의 반대측에 위치하는 표면을 의미한다. 본 명세서에 있어서, 「상면」 및 「하면」이라는 표현은, 서로 반대측에 위치하는 2개의 표면을 편의적으로 구별하는 것이며, 예를 들어 SiC 기판(12)의 상면(12a)이 항상 하면(12b)의 연직 상방에 위치하는 것을 의미하지 않는다. SiC 기판(12)의 자세에 따라서는, 상면(12a)이 하면(12b)의 연직 하방에 위치하기도 한다.
SiC 기판(12)은, 드레인 영역(32), 드리프트 영역(34), 바디 영역(36), 콘택트 영역(38), 소스 영역(40) 및 플로팅 영역(42)을 구비한다. 드레인 영역(32)은, SiC 기판(12)의 하면(12b)을 따라 위치하고 있으며, 하면(12b)에 노출되어 있다. 드레인 영역(32)은, n형 불순물을 많이 포함하는 n형의 영역이다. n형 불순물은, 예를 들어 인과 같은 V족 원소(제15족 원소)여도 된다. 전술한 드레인 전극(18)은, 드레인 영역(32)에 오믹 접촉하고 있다.
드리프트 영역(34)은, 드레인 영역(32) 위에 위치하고 있으며, 드레인 영역(32)과 인접하고 있다. 드리프트 영역(34)은 n형의 영역이다. 드리프트 영역(34)에 있어서의 n형 불순물의 농도는, 드레인 영역(32)에 있어서의 n형 불순물의 농도보다도 낮다. n형 불순물은, 예를 들어 인과 같은 V족 원소(제15족 원소)여도 된다. 바디 영역(36)은, 드리프트 영역(34) 위에 위치하고 있으며, 드리프트 영역(34)과 인접하고 있다. 바디 영역(36)은, 적어도 드리프트 영역(34)에 의해, 드레인 영역(32)으로부터 이격되어 있다. 바디 영역(36)은, p형 불순물을 많이 포함하는 p형의 영역이다. p형 불순물은, 예를 들어 B(붕소) 또는 Al(알루미늄)이라는 Ⅲ족 원소(제13족 원소)여도 된다.
콘택트 영역(38)은, 바디 영역(36) 위에 위치함과 함께, SiC 기판(12)의 상면(12a)에 노출되어 있다. 콘택트 영역(38)은 p형의 영역이다. 콘택트 영역(38)에 있어서의 p형 불순물의 농도는, 바디 영역(36)에 있어서의 p형 불순물의 농도보다도 높다. p형 불순물은, 예를 들어 B(붕소) 또는 Al(알루미늄)이라는 Ⅲ족 원소(제13족 원소)여도 된다. 소스 영역(40)은, 바디 영역(36) 위에 위치함과 함께, SiC 기판(12)의 상면(12a)에 노출되어 있다. 소스 영역(40)은, 적어도 바디 영역(36)을 통해, 드리프트 영역(34)으로부터 이격되어 있다. 소스 영역(40)은, n형의 영역이다. 소스 영역(40)에 있어서의 n형 불순물의 농도는, 드리프트 영역(34)에 있어서의 n형 불순물의 농도보다도 높다. n형 불순물은, 예를 들어 인과 같은 V족 원소(제15족 원소)여도 된다. 전술한 소스 전극(16)은, 콘택트 영역(38) 및 소스 영역(40)에 오믹 접촉하고 있다. 또한, 트렌치(13)는, SiC 기판(12)의 상면(12a)으로부터, 소스 영역(40) 및 바디 영역(36)을 통과하여, 드리프트 영역(34)까지 연장되어 있다.
플로팅 영역(42)은, 드리프트 영역(34) 내이며, 트렌치(13)의 저면(13b)에 인접하여 위치하고 있다. 플로팅 영역(42)은 p형의 영역이다. 플로팅 영역(42)에 있어서의 p형 불순물의 농도는, 예를 들어 바디 영역(36)에 있어서의 p형 불순물의 농도와 동일 정도이며, 콘택트 영역(38)에 있어서의 p형 불순물의 농도보다도 낮다. p형 불순물은, 예를 들어 B(붕소) 또는 Al(알루미늄)이라는 Ⅲ족 원소(제13족 원소)여도 된다. 상세하게는 후술하겠지만, 플로팅 영역(42)은, 드리프트 영역(34)과 동일한 n형의 영역에, p형 불순물을 이온 주입함으로써 형성된다. n형의 드리프트 영역(34) 내에, p형의 플로팅 영역(42)이 마련되어 있으면, n형의 드리프트 영역(34)의 공핍화가 촉진되는 점에서, 반도체 장치(10)의 내압을 향상시킬 수 있다.
도 3에 도시한 바와 같이, SiC 기판(12)은, p형의 접속 영역(46)을 더 갖는다. p형의 접속 영역(46)은, 트렌치(13)의 단부면(13c)을 따라, 바디 영역(36)과 플로팅 영역(42) 사이를 연장하고 있다. 플로팅 영역(42)은, 접속 영역(46)을 개재시켜 바디 영역(36)에 접속되어 있고, 바디 영역(36)과 동일한 전위로 유지된다.
도 1, 도 3에 도시한 바와 같이, 플로팅 영역(42)은, SiC 기판(12)의 두께 방향을 따라, 고농도 영역(42a)과 저농도 영역(42b)을 갖는다. 여기에서 말하는 SiC 기판(12)의 두께 방향이란, SiC 기판(12)의 상면(12a) 및 하면(12b)에 대하여 수직인 방향을 의미한다. SiC 기판(12)의 두께 방향은, 트렌치(13)의 깊이 방향과 일치한다. 저농도 영역(42b)에 있어서의 p형 불순물의 농도는, 고농도 영역(42a)에 있어서의 p형 불순물의 농도보다도 낮다. 고농도 영역(42a)은, 트렌치(13)의 저면(13b)과 저농도 영역(42b) 사이에 위치하고 있다. 즉, 고농도 영역(42a)은, 트렌치(13)의 저면(13b)의 근처에 위치하고 있으며, 저농도 영역(42b)은, 트렌치(13)의 저면(13b)으로부터 이격되어 위치하고 있다.
도 4를 참조하여, 플로팅 영역(42)에 있어서의 p형 불순물의 농도 프로파일에 대하여 설명한다. 도 4에 도시한 바와 같이, 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계(42c)는, SiC 기판(12)의 두께 방향에 있어서, 트렌치(13)의 저면(13b)으로부터 제1 거리 XA만큼 이격되어 있다. 또한, 저농도 영역(42b)과 드리프트 영역(34) 사이의 경계(42d)는, 동일하게 SiC 기판(12)의 두께 방향에 있어서, 트렌치(13)의 저면(13b)으로부터 제2 거리 XB만큼 이격되어 있다. 이 경계(42d)는, 플로팅 영역(42)의 경계이며, p형 불순물의 농도가 드리프트 영역(34)에 있어서의 n형 불순물의 농도와 동등해지는 위치이다. 즉, 플로팅 영역(42)의 경계(42d)에 있어서, p형 불순물의 농도는 엄밀하게는 제로가 아니다. 제2 거리 XB는, 제1 거리 XA보다도 크다. 여기서, 도 4 중의 점 C는, 트렌치(13)의 저면(13b)에 위치하는 점이며, 점 C'은, 저농도 영역(42b)과 드리프트 영역(34) 사이의 경계(42d)에 위치하는 점이다. 점 C 및 C'을 통과하는 직선은, SiC 기판(12)의 두께 방향에 평행이며, 트렌치(13)의 폭 방향의 중앙에 위치한다. 도 4에 도시하는 농도 프로파일에 있어서, 고농도 영역(42a)에 포함되는 p형 불순물의 함유량은 면적 SA로 표현되고, 저농도 영역(42b)에 있어서의 p형 불순물의 함유량은 면적 SB로 표현된다.
도 4에 도시한 바와 같이, 플로팅 영역(42)에 있어서의 p형 불순물의 농도를, SiC 기판(12)의 두께 방향을 따라 그래프화하면, 그 그래프에는 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계(42c)에 있어서, 굴곡점(즉, 곡선의 기울기가 바뀌는 점) 또는 변곡점(즉, 곡선의 곡률 부호가 바뀌는 점)이 나타난다. 바꾸어 말하면, 도 4의 그래프에 있어서 굴곡점 또는 변곡점이 나타난 위치가, 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계(42c)의 위치를 나타낸다. 그리고, 저농도 영역(42b)에 포함되는 p형 불순물의 함유량 SA는, 저농도 영역(42b)에 두께 방향으로부터 인접하는 범위의 드리프트 영역(34)(바꾸어 말하면, 저농도 영역(42b)과 드레인 영역(32) 사이의 범위에 위치하는 드리프트 영역(34))에 포함되는 n형 불순물의 함유량 이상이다. 즉, 저농도 영역(42b)에는, 드리프트 영역(34)을 충분히 공핍화할 수 있는 p형 불순물이 포함되어 있다. 엄밀하게 말하면, 저농도 영역(42b) 내에 존재하는 n형 불순물도 고려할 필요가 있지만, 저농도 영역(42b)의 사이즈는 드리프트 영역(34)과 비교하여 충분히 작으므로, 저농도 영역(42b) 내에 존재하는 n형 불순물은 무시할 수 있다.
상기한 구조에 의하면, 플로팅 영역(42)에 있어서의 p형 불순물의 농도는, 트렌치(13)의 저면(13b)에 가까운 고농도 영역(42a)에서는 트렌치(13)의 저면(13b)으로부터 이격된 저농도 영역(42b)보다도 높아진다. 전술한 바와 같이, 저농도 영역(42b)에는, 드리프트 영역(34)을 충분히 공핍화할 수 있는 p형 불순물이 포함되어 있다. 따라서, 드리프트 영역(34)과 플로팅 영역(42) 사이의 pn 접합에 의해, 저농도 영역(42b)이 공핍화되는 일은 있어도, 고농도 영역(42a)까지 완전히 공핍화됨을 피할 수 있다. 이에 의해, 고농도 영역(42a)에서는 강한 전계가 발생하는 일이 없으므로, 고농도 영역(42a)에 비교적 많은 결정 결함이 존재해도, 반도체 장치(10)의 내압성은 유지된다. 따라서, 고농도 영역(42a)을 형성하는 이온 주입에서는, 플로팅 영역(42)이 바디 영역(36)으로 저저항으로 접속되도록, p형 불순물의 주입 농도를 비교적 높일 수 있다.
한편, 저농도 영역(42b)에서는, 드리프트 영역(34)과의 pn 접합에 의한 공핍화에 의해, 비교적 강한 전계가 발생할 수 있다. 그러나, 저농도 영역(42b)에서는, 그 이온 주입에 있어서의 p형 불순물의 주입 농도가 낮아, 결정 결함의 발생이 억제되어 있다. 환언하면, 저농도 영역(42b)의 이온 주입에서는, 결정 결함의 발생이 억제되는 범위 내에서, p형 불순물의 주입 농도가 결정되어 있다. 따라서, 저농도 영역(42b)에서 비교적 강한 전계가 발생한 경우에도, 반도체 장치(10)의 내압성은 유지된다. 이와 같이, 고농도 영역(42a)과 저농도 영역(42b)을 조합함으로써, 누설 전류의 발생을 유발하지 않고, 플로팅 영역(42)을 바디 영역(36)으로 저저항으로 접속할 수 있다. 이에 의해, 반도체 장치(10)의 내압성은 유의미하게 향상된다.
고농도 영역(42a)에 대해서는, 플로팅 영역(42)을 바디 영역(36)으로 저저항으로 접속한다는 관점에서, p형 불순물의 함유량 SA(도 4 참조)보다도, p형 불순물의 최대 농도 NA가 중요하다. 그 점에서, 고농도 영역(42a)에 있어서의 p형 불순물의 농도 프로파일은, 비교적 급준한 피크를 가지면 된다. 이에 반하여, 저농도 영역(42b)에 대해서는, 드리프트 영역(34)을 충분히 공핍화한다는 관점에서, p형 불순물의 최대 농도 NB보다도, p형 불순물의 함유량 SB(도 4 참조)가 중요하다. 그 점에서, 저농도 영역(42b)에 있어서의 p형 불순물의 농도 프로파일은, 결정 결함의 발생이 억제되는 범위 내에 있어서, 비교적 평탄한 형상을 가지면 된다. 즉, 저농도 영역(42b)에서는, SiC 기판(12)의 두께 방향에 있어서, p형 불순물의 농도가 비교적 일정하면 된다. 일례로서, 저농도 영역(42b)의 두께 방향에 있어서의 50퍼센트 이상의 범위에 있어서, p형 불순물의 농도 변동폭이 그의 평균값에 대하여 ±30퍼센트 이상이면 된다. 이들 지견에 기초하면, 도 4에 도시한 바와 같이, 플로팅 영역(42)에 있어서의 p형 불순물의 농도 프로파일을 나타내는 그래프에서는, 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계(42c)에 있어서, 굴곡점 또는 변곡점이 나타나면 된다.
본 실시예에 있어서의 플로팅 영역(42)에서는, 제1 거리 XA에 대한 제2 거리 XB의 비가, 2 이상이 되도록 설계되어 있다. 즉, XB/XA≥2의 식이 만족된다. 이것은, 플로팅 영역(42)의 트렌치(13)측에 위치하는 절반의 범위 내에, 고농도 영역(42a)이 형성되어 있음을 의미한다. 이하, XB/XA의 값을 깊이비 X라고 칭하는 경우가 있다.
또한, 본 실시예에 있어서의 플로팅 영역(42)에서는, 고농도 영역(42a)과 저농도 영역(42b) 사이에서, p형 불순물의 농도에 충분한 농도차가 부여되어 있다. 구체적으로는, 고농도 영역(42a)에 있어서의 p형 불순물의 최대 농도 NA와, 저농도 영역(42b)에 있어서의 p형 불순물의 최대 농도 NB 사이에는, NA/NB≥2.5의 식이 만족된다. 즉, 저농도 영역(42b)에 있어서의 p형 불순물의 최대 농도 NB는, 고농도 영역(42a)에 있어서의 p형 불순물의 최대 농도 NA의 40퍼센트 이하이다. 이하, NA/NB의 값을 농도비 N이라고 칭하는 경우가 있다.
제1 거리 XA, 제2 거리 XB, 고농도 영역(42a)의 최대 농도 NA 및 저농도 영역(42b)의 최대 농도 NB의 각 값은, 구체적인 수치에 한정되지 않는다. 도 5에 도시한 바와 같이, 깊이비 X가 X=XB/XA≥2를 만족하며, 또한 농도비 N이 N=NA/NB≥2.5를 만족시키는 범위(해칭의 범위) 내에서, 각 지표 XA, XB, NA, NB는, 반도체 장치(10)의 다른 설계 지표에 따라 적절하게 설계하면 된다. 일례이기는 하지만, p형 불순물로서 알루미늄을 사용하는 경우, 알루미늄 이온의 주입 농도가 4×1017/㎤ 미만이면 SiC 기판(12) 내에 결정 결함이 실질적으로 발생하지 않음이 판명되었다. 그 점에서, p형 불순물로서 알루미늄을 사용하는 경우는, 저농도 영역(42b)의 최대 농도 NB를 4×1017/㎤ 미만으로 하는 것을 생각할 수 있다. 또한, 다른 종류의 p형 불순물을 사용하는 경우에도, p형 불순물의 주입 농도에 대해서는, SiC 기판(12) 내에 결정 결함을 실질적으로 발생시키지 않는 상한이 존재한다고 추인된다. 그 점에서, 저농도 영역(42b)의 최대 농도 NB는, p형 불순물의 종류에 관계 없이, SiC 기판(12) 내에 결정 결함을 실질적으로 발생시키지 않는 범위 내의 값으로 하면 된다.
일례이기는 하지만, 플로팅 영역(42)에 있어서의 p형 불순물의 농도 프로파일은, 다음 수순으로 결정할 수 있다. 우선, 드리프트 영역(34)의 두께나, 이온 주입에 사용하는 장치의 능력 등을 고려하여, 제2 거리 XB를 결정한다. 또한, p형 불순물의 이온 주입에 관하여, SiC 기판(12)에 결정 결함이 실질적으로 발생하지 않는 주입 농도의 상한값을 미리 정해 둔다. 이 상한값은, 실험 또는 시뮬레이션에 의해 구할 수 있다. 이어서, 저농도 영역(42b)에 있어서의 p형 불순물의 함유량 SB가, 드리프트 영역(34), 저농도 영역(42b)에 두께 방향으로부터 인접하는 부분에 포함되는 n형 불순물의 함유량 이상이 되도록, 저농도 영역(42b)에 있어서의 p형 불순물의 함유량 SB를 결정한다. 드리프트 영역(34)의, 저농도 영역(42b)에 두께 방향으로부터 인접하는 부분에 포함되는 n형 불순물의 함유량은, 예를 들어 드리프트 영역(34)의 n형 불순물의 농도에, 드리프트 영역(34)의, 저농도 영역(42b)에 두께 방향으로부터 인접하는 부분의 두께(즉, 저농도 영역(42b)과 드레인 영역(32) 사이의 거리)를 곱하여 구할 수 있다. 이어서, 저농도 영역(42b)에 있어서의 p형 불순물의 최대 농도 NB를, 전술한 주입 농도의 상한값 이하로 제한하면서, 결정한 함유량 SB가 만족되도록, 저농도 영역(42b)에 필요한 두께(=XB-XA)를 결정한다. 이에 의해, 제1 거리 XA가 결정된다. 마지막으로, 플로팅 영역(42)이 바디 영역(36)으로 저저항으로 접속되도록, 고농도 영역(42a)에 필요한 최대 농도 NA를 결정한다. 혹은, 고농도 영역(42a)에 필요한 p형 불순물의 함유량 SA를 결정하고, 또한 제1 거리 XA를 사용하여, 고농도 영역(42a)에 있어서의 최대 농도 NA를 결정해도 된다.
상기한 수순에서는 또한, 깊이비 X(=XB/XA)가 X≥2의 식을 만족시키고, 및/또는 농도비 N(=NA/NB)이 N≥2.5의 식을 만족시키도록, 각 지표 NA, XA, XB를 결정하면 된다.
이어서, 반도체 장치(10)의 제조 방법에 대하여 설명한다. 또한, 여기에서 설명하는 제조 방법은 일례이며, 반도체 장치(10)의 제조 방법을 한정하는 것은 아니다. 도 6에 도시한 바와 같이, 드레인 영역(32)이 되는 n형의 SiC 웨이퍼를 준비하고, 드레인 영역(32) 위에 n형의 드리프트 영역(34)을 SiC의 에피택셜 성장에 의해 형성한다. 계속하여, 드리프트 영역(34) 위에 p형의 바디 영역(36)을 SiC의 에피택셜 성장에 의해 형성한다. 이에 의해, 드레인 영역(32), 드리프트 영역(34) 및 바디 영역(36)을 갖는 3층 구조의 SiC 기판(12)이 제조된다.
이어서, 도 7에 도시한 바와 같이, SiC 기판(12)의 상면(12a)으로부터 이온 주입을 행하여, p형의 콘택트 영역(38)과 n형의 소스 영역(40)을 각각 형성한다. 그 후, SiC 기판(12)의 상면(12a)에, 예를 들어 산화규소(SiO2)에 의한 마스크(50)를 형성하고, 건식 에칭에 의해 SiC 기판(12)의 상면(12a)에 트렌치(13)를 형성한다. 이어서, 도 8에 도시한 바와 같이, 마스크(50)를 그대로 사용하여, 트렌치(13) 내로 p형 불순물의 이온 주입을 행함으로써, 플로팅 영역(42)을 형성한다. 도 8 중의 화살표군 P는, p형 불순물의 이온 주입을 모식적으로 도시한다. 이때, 이온의 주입 시간이나 주입 강도(예를 들어, 이온에 부여하는 가속 에너지)를 조정함으로써, 고농도 영역(42a)과 저농도 영역(42b)을 각각 형성할 수 있다. SiC 기판(12)에 주입된 n형 불순물 및 p형 불순물은 어닐 처리에 의해 활성화된다.
그 후, 게이트 절연막(14a), 게이트 전극(14), 층간 절연막(14b), 소스 전극(16) 및 드레인 전극(18)을 각각 형성하고, 다이싱과 같은 다른 필요한 공정을 거쳐, 반도체 장치(10)는 완성된다.
도 9a 내지 도 9c는, 플로팅 영역(42)에 있어서의 p형 불순물의 농도 프로파일에 대하여, 세가지의 구체예를 도시하고 있다. 어느 구체예에서든, 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계(42c)에 있어서(즉, 트렌치(13)의 저면(13b)으로부터 제1 거리 XA만큼 이격된 위치에 있어서), 굴곡점 또는 변곡점이 나타나 있다. 또한, 어느 구체예든, XB/XA≥2이며, 또한 NA/NB≥2.5를 만족시키는 것이다. 또한, 도 9a 내지 도 9c 중의 각 그래프의 종축은, p형 불순물의 농도를 대수 표시하고 있으므로, 그래프 상의 치수에서는 반드시 XB/XA≥2가 되지는 않는다. 도 9a 내지 도 9c에 도시한 바와 같이, 플로팅 영역(42)에 있어서의 p형 불순물의 농도 프로파일은, 고농도 영역(42a)과 저농도 영역(42b) 사이의 경계(42c)에 있어서 굴곡점 또는 변곡점이 나타남과 함께, 저농도 영역(42b)에 포함되는 p형 불순물의 함유량이 드리프트 영역(34)에 포함되는 n형 불순물의 함유량 이상인 한, 다양하게 변경할 수 있다.
이상, 본 기술의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구 범위를 한정하는 것은 아니다. 본 명세서 또는 도면에 기재된 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원 시의 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시된 기술은 복수의 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (4)

  1. 금속 산화막 반도체 전계 효과 트랜지스터(10)에 있어서,
    트렌치(13)를 갖는 탄화규소 기판(12);
    상기 트렌치(13) 내에 설치된 게이트 전극(14)을
    포함하고,
    상기 탄화규소 기판(12)은,
    n형의 소스 영역(40)과,
    n형의 드리프트 영역(34)과,
    상기 n형의 소스 영역(40)과 상기 n형의 드리프트 영역(34) 사이에 개재하는 p형의 바디 영역(36)과,
    상기 n형의 드리프트 영역(34) 내에 있어서 상기 트렌치(13)의 저면(13b)에 인접하는 p형의 플로팅 영역(42)과,
    상기 p형의 바디 영역(36)과 상기 p형의 플로팅 영역(42) 사이를 연장하는 p형의 접속 영역(46)을
    포함하고,
    상기 p형의 플로팅 영역(42)은, 상기 탄화규소 기판(12)의 두께 방향을 따라, 고농도 영역(42a)과, 저농도 영역(42b)을 갖고,
    상기 고농도 영역(42a)은, 상기 트렌치(13)의 상기 저면(13b)과 상기 저농도 영역(42b) 사이에 있어서, 상기 저농도 영역(42b)에 접하고 있으며,
    상기 플로팅 영역(42)에 있어서의 p형 불순물의 농도를, 상기 두께 방향을 따라 그래프화했을 때에, 상기 고농도 영역(42a)은, 상기 저농도 영역(42b)보다도 p형 불순물의 농도의 최댓값이 크고, 상기 그래프는 상기 고농도 영역(42a)과 상기 저농도 영역(42b) 사이의 경계에 있어서 굴곡점 또는 변곡점을 갖고,
    상기 저농도 영역(42b)에 포함되는 p형 불순물의 함유량은, 상기 저농도 영역(42b)에 상기 두께 방향으로부터 인접하는 범위의 상기 n형의 드리프트 영역(34)에 포함되는 n형 불순물의 함유량 이상인, 금속 산화막 반도체 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 고농도 영역(42a)에 있어서의 p형 불순물의 최대 농도를 NA라고 하고, 상기 저농도 영역(42b)에 있어서의 p형 불순물의 최대 농도를 NB라고 했을 때에, NA/NB≥2.5인, 금속 산화막 반도체 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 고농도 영역(42a)과 상기 저농도 영역(42b) 사이의 상기 경계는, 상기 트렌치(13)의 상기 저면(13b)으로부터 상기 두께 방향에 있어서 제1 거리만큼 이격되어 있으며, 상기 저농도 영역(42b)과 상기 n형의 드리프트 영역(34) 사이의 경계는, 상기 트렌치(13)의 상기 저면(13b)으로부터 상기 두께 방향에 있어서 제2 거리만큼 이격되어 있으며, 상기 제1 거리를 XA라고 하고, 상기 제2 거리를 XB라고 했을 때에, XB/XA≥2인, 금속 산화막 반도체 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 저농도 영역(42b)은, 상기 탄화규소 기판(12)의 두께 방향을 따라, 평탄 영역과 감소 영역을 갖고,
    상기 평탄 영역은, 상기 고농도 영역(42a)에 접하고, 상기 p형 불순물의 농도가, 상기 굴곡점 또는 변곡점에 있어서의 상기 p형 불순물의 농도로부터 소정 범위 내이며,
    상기 감소 영역은, 상기 n형의 드리프트 영역(34)에 접하고, 상기 p형 불순물의 농도가 상기 트렌치(13)의 상기 저면(13b)으로부터 이격됨에 따라 감소하는 영역인, 금속 산화막 반도체 전계 효과 트랜지스터.
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