JP7169459B2 - スイッチング素子 - Google Patents

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Description

本明細書に開示の技術は、スイッチング素子に関する。
特開２００９－１５８６８１号公報には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、トレンチの直下であってゲート絶縁膜から離れた位置に、ｐ型の底部領域（ボトムｐ型層）を有している。底部領域の周囲は、ｎ型のドリフト領域に囲まれている。このスイッチング素子がオフするときには、ボディ領域と底部領域からドリフト領域内に空乏層が伸びる。底部領域から伸びる空乏層によって、トレンチの下端近傍における電界集中が抑制される。
図９は、底部領域を有するスイッチング素子がオンからオフに切り換わる過程における空乏層の分布をシミュレーションした結果を示している。図９のスイッチング素子は、底部領域９１０、ドリフト領域９１２、ボディ領域９１４、トレンチ内に設けられたゲート電極９１６を有している。図９において、参照番号９１０ｘは、各底部領域９１０からドリフト領域９１２内に伸びる空乏層を示している。各底部領域９１０から伸びる空乏層が互いに繋がることで、層状の空乏層９１０ｘが形成されている。参照番号９１４ｘは、ボディ領域９１４からドリフト領域９１２内に伸びる空乏層を示している。参照番号９２４、９２６は、ドリフト領域９１２内の空乏化していない領域（以下、非空乏化領域という）を示している。図９のように、各底部領域９１０から伸びる空乏層がボディ領域９１４から伸びる空乏層９１４ｘと繋がる前に互いに繋がって層状の空乏層９１０ｘが形成されると、空乏層９１０ｘと空乏層９１４ｘの間に非空乏化領域９２４が残存する。この状態では、非空乏化領域９２４が非空乏化領域９２６から分離しているので、非空乏化領域９２４の電位がフローティングとなる。この場合、非空乏化領域９２４が空乏化され難くなり、スイッチング素子への印加電圧が高くなるまで非空乏化領域９２４が残存する。このようにトレンチに接する範囲に非空乏化領域９２４が残存すると、ゲート絶縁膜に高電界が印加され易く、ゲート絶縁膜が劣化し易い。本明細書では、ドリフト領域内にフローティング状態の非空乏化領域が残存し難いスイッチング素子の構造を提案する。
本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、それぞれが対応する前記トレンチの内面を覆っている複数のゲート絶縁膜と、それぞれが対応する前記トレンチ内に配置されているとともに対応する前記ゲート絶縁膜によって前記半導体基板から絶縁されている複数のゲート電極、を有している。前記半導体基板が、前記各トレンチの底面及び側面において前記ゲート絶縁膜に接しているｎ型のドリフト領域と、前記ドリフト領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しているｐ型のボディ領域と、前記ボディ領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しているとともに前記ボディ領域によって前記ドリフト領域から分離されているｎ型のソース領域と、それぞれが対応する前記トレンチの直下であって前記ゲート絶縁膜から離れた位置に配置されているｐ型の複数の底部領域と、前記各底部領域と前記ボディ領域を接続するｐ型の接続領域、を有している。前記各トレンチの下端の深さと前記ボディ領域の間の間隔が距離Ｌ１である。前記各トレンチの下端の深さと前記ボディ領域の間の範囲内の前記ドリフト領域のｎ型不純物濃度が濃度Ｎ１である。前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の間隔が距離Ｌ２である。前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の範囲内の前記ドリフト領域のｎ型不純物濃度が濃度Ｎ２である。隣り合う前記底部領域の間の間隔が距離Ｌ３である。隣り合う前記底部領域の間の範囲内の前記ドリフト領域のｎ型不純物濃度がＮ３である。下記数式１及び数式２の関係が満たされている。
Figure 0007169459000001
数式１、２が満たされていると、スイッチング素子がオフするときに、各底部領域から伸びる空乏層が互いに繋がる前に、ボディ領域から伸びる空乏層と各底部領域から伸びる空乏層が繋がる。このため、ドリフト領域内にフローティング状態の非空乏化領域が残存することが抑制される。したがって、このスイッチング素子では、ゲート絶縁膜が劣化し難い。
実施例のＭＯＳＦＥＴの断面を含む斜視図。 図１の平面ＩＩにおける断面図。 図１の平面ＩＩＩにおける断面図。 ドリフト領域を区画して表した図。 空乏層の延びを示す断面図。 空乏層の延びを示す断面図。 空乏層の延びを示す断面図。 空乏層の延びを示す断面図。 フローティング状態の非空乏化領域が残存する場合の空乏層の分布を示す断面図。
本明細書が開示する構成の付加的な特徴について、以下に列記する。なお、以下に列記された各特徴は、それぞれ独立して有用なものである。
本明細書が開示する一例のスイッチング素子においては、下記数式３の関係が満たされていてもよい。
Figure 0007169459000002
数式３が満たされていることで、スイッチング素子で生じる損失を低減することができる。
本明細書が開示する一例のスイッチング素子においては、Ｎ２＜Ｎ１の関係が満たされていてもよい。
Ｎ２＜Ｎ１の関係が満たされていることで、スイッチング素子で生じる損失を低減することができる。
（実施例１）図１～３は、実施例１のＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。図２は、図１の平面ＩＩにおける断面図であり、図３は図１の平面ＩＩＩにおける断面図である。図２、３に示すように、半導体基板１２の上面１２ａ上には、電極、絶縁膜等が設けられている。なお、図１では、説明のため、半導体基板１２の上面１２ａ上の電極、絶縁膜の図示を省略している。
半導体基板１２は、炭化シリコン（ＳｉＣ）により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、複数のトレンチ２２は、上面１２ａにおいて、互いに平行に伸びている。複数のトレンチ２２は、上面１２ａにおいてｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。各トレンチ２２の内部に、ゲート絶縁膜２４とゲート電極２６が配置されている。
ゲート絶縁膜２４は、トレンチ２２の内面を覆っている。ゲート絶縁膜２４は、トレンチ２２の側面を覆う側面絶縁膜２４ａと、トレンチ２２の底面を覆う底面絶縁膜２４ｂを有している。ゲート絶縁膜２４は、酸化シリコンにより構成されている。
ゲート電極２６は、トレンチ２２内に配置されている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。図２、３に示すように、ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。
図２、３に示すように、半導体基板１２の上面１２ａには、ソース電極７０が配置されている。ソース電極７０は、上面１２ａと層間絶縁膜２８を覆っている。ソース電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。ソース電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、ドレイン電極７２が配置されている。ドレイン電極７２は、半導体基板１２の下面１２ｂに接している。
図１に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、複数の底部領域３６、ドリフト領域３４、及び、ドレイン領域３５が設けられている。
各ソース領域３０は、ｎ型領域である。図１、２に示すように、隣接する２つのトレンチ２２に挟まれた半導体領域（以下、トレンチ間領域という）のそれぞれに、複数のソース領域３０が配置されている。図１に示すように、各トレンチ間領域において、複数のソース領域３０が、ｙ方向に間隔を開けて配置されている。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに臨む範囲に配置されており、ソース電極７０にオーミック接触している。各ソース領域３０は、トレンチ間領域の両側に位置する２つのトレンチ２２に接している。各ソース領域３０は、トレンチ２２の上端部において側面絶縁膜２４ａに接している。
ボディ領域３２は、ｐ型領域である。ボディ領域３２は、複数のボディコンタクト領域３２ａと低濃度ボディ領域３２ｂを有している。
各ボディコンタクト領域３２ａは、ｐ型不純物濃度が高いｐ型領域である。図１に示すように、各ボディコンタクト領域３２ａは、トレンチ間領域に設けられている。各ボディコンタクト領域３２ａは、半導体基板１２の上面１２ａに臨む範囲に配置されている。各トレンチ間領域に、複数のボディコンタクト領域３２ａが配置されている。各トレンチ間領域において、ソース領域３０とボディコンタクト領域３２ａが、ｙ方向に交互に配置されている。したがって、ボディコンタクト領域３２ａは、２つのソース領域３０の間に配置されている。図３に示すように、各ボディコンタクト領域３２ａは、ソース電極７０にオーミック接触している。
低濃度ボディ領域３２ｂは、各ボディコンタクト領域３２ａよりもｐ型不純物濃度が低いｐ型領域である。図１～３に示すように、低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側に配置されている。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａに対して下側から接している。低濃度ボディ領域３２ｂは、各ソース領域３０及び各ボディコンタクト領域３２ａの下側の全域に分布している。図２に示すように、低濃度ボディ領域３２ｂは、ソース領域３０の下側で、側面絶縁膜２４ａに接している。低濃度ボディ領域３２ｂの下端は、ゲート電極２６の下端よりも上側に配置されている。
図１、３に示すように、ボディコンタクト領域３２ａの直下には、低濃度ボディ領域３２ｂから下側に伸びる接続領域３８が設けられている。接続領域３８は、トレンチ２２の下端よりも下側まで伸びている。図１、２に示すように、ソース領域３０の直下には、接続領域３８は設けられていない。図１に示すように、ボディコンタクト領域３２ａと同様に、複数の接続領域３８が、ｙ方向に間隔を開けて配置されている。
ドリフト領域３４は、ｎ型不純物濃度が低いｎ型領域である。図１～３に示すように、ドリフト領域３４は、ボディ領域３２（より詳細には、低濃度ボディ領域３２ｂ）及び接続領域３８の下側に配置されている。ドリフト領域３４は、低濃度ボディ領域３２ｂ及び接続領域３８に接している。ドリフト領域３４は、低濃度ボディ領域３２ｂによって各ソース領域３０から分離されている。ドリフト領域３４は、各トレンチ間領域から各トレンチ２２の下端よりも下側の領域まで分布している。ドリフト領域３４は、接続領域３８が存在しない範囲で、低濃度ボディ領域３２ｂの下側で側面絶縁膜２４ａ及び底面絶縁膜２４ｂに接している。接続領域３８の下端よりも下側では、ドリフト領域３４は、ｘ方向及びｙ方向において、半導体基板１２の略全域に分布している。
ドレイン領域３５は、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域である。図１～３に示すように、ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、ドリフト領域３４に対して下側から接している。ドレイン領域３５は、半導体基板１２の下面１２ｂに臨む範囲に設けられており、ドレイン電極７２にオーミック接触している。
図１～３に示すように、各底部領域３６は、対応するトレンチ２２の直下に配置されている。各底部領域３６は、対応するトレンチ２２の底面から離れた位置に配置されている。すなわち、各底部領域３６は、対応する底面絶縁膜２４ｂから離れた位置に配置されている。言い換えると、底面絶縁膜２４ｂと底部領域３６の間に、間隔が設けられている。図１に示すように、底部領域３６は、トレンチ２２の底面に沿ってｙ方向に長く伸びている。図２の断面では、底部領域３６の周囲は、ドリフト領域３４によって囲まれている。このため、底面絶縁膜２４ｂと底部領域３６の間の間隔には、ドリフト領域３４が配置されている。各底部領域３６の上部において、ドリフト領域３４が底面絶縁膜２４ｂに接している。図２の断面では、底部領域３６は、その上面、側面、及び、下面において、ドリフト領域３４と接している。図３の断面では、各底部領域３６は、接続領域３８の下端に接続されている。上述したように、接続領域３８の上端は低濃度ボディ領域３２ｂに接続されている。したがって、接続領域３８を介して、各底部領域３６は低濃度ボディ領域３２ｂに接続されている。このため、各底部領域３６は、接続領域３８、低濃度ボディ領域３２ｂ、及び、ボディコンタクト領域３２ａを介して、ソース電極７０に接続されている。したがって、底部領域３６の電位は、ソース電極７０の電位と略等しい。
図４は、ドリフト領域３４を、ｚ方向の位置によって区画した図を示している。図４では、ドリフト領域３４を、上部ドリフト領域３４ａ、中部ドリフト領域３４ｂ、及び、下部ドリフト領域３４ｃに区画している。上部ドリフト領域３４ａは、ドリフト領域３４のうち、各トレンチ２２の下端の深さＤ１よりも上側の範囲内（すなわち、各トレンチ２２の下端の深さとボディ領域３２の間の範囲内）の部分である。中部ドリフト領域３４ｂは、ドリフト領域３４のうち、各トレンチ２２の下端の深さＤ１と各底部領域３６の上端の深さＤ２の間の範囲内の部分である。下部ドリフト領域３４ｃは、各底部領域３６の上端の深さＤ２よりも下側の範囲内（すなわち、各底部領域３６の上端の深さＤ２とドレイン領域３５の間の範囲内）の部分である。以下では、上部ドリフト領域３４ａ内のｎ型不純物濃度を濃度Ｎ１、中部ドリフト領域３４ｂ内のｎ型不純物濃度を濃度Ｎ２、下部ドリフト領域３４ｃ内のｎ型不純物濃度を濃度Ｎ３という。また、以下では、上部ドリフト領域３４ａの厚み（各トレンチ２２の下端の深さＤ１とボディ領域３２の間の間隔）を距離Ｌ１といい、中部ドリフト領域３４ｂの厚み（各トレンチ２２の下端の深さＤ１と各底部領域３６の上端の深さＤ２の間の間隔）を距離Ｌ２という。また、底部領域３６同士の間の間隔（ｘ方向における間隔）を距離Ｌ３という。
実施例１では、Ｎ１＝Ｎ２＝Ｎ３である。また、実施例１では、Ｌ１＜Ｌ３／２、Ｌ２＜Ｌ３／２、及び、Ｌ２＜Ｌ１の関係が満たされている。
次に、実施例１のＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０には、ドレイン電極７２がソース電極７０よりも高電圧となる向きで、電源電圧が印加される。ゲート電極２６にゲート閾値以上の電圧を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネルが形成され、ＭＯＳＦＥＴ１０がオンする。ＭＯＳＦＥＴ１０がオンしている状態では、ドリフト領域３４には空乏層が広がっていない。ゲート電極２６に印加する電圧をゲート閾値未満まで低下させると、ＭＯＳＦＥＴ１０がオフする。
ＭＯＳＦＥＴ１０がオフするときには、ドレイン電極７２の電位が上昇する。ドリフト領域３４は、ドレイン領域３５を介してドレイン電極７２に接続されている。ボディ領域３２は、ソース電極７０に接続されている。また、底部領域３６は、接続領域３８を介してボディ領域３２に接続されている。したがって、底部領域３６の電位は、ボディ領域３２の電位（すなわち、ソース電極７０の電位）と略等しい。したがって、ドレイン電極７２の電位がソース電極７０の電位に対して上昇すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合、及び、底部領域３６とドリフト領域３４の界面のｐｎ接合に、逆方向に電圧が印加される。したがって、これらのｐｎ接合からドリフト領域３４内に空乏層が広がる。すなわち、図５に示すように、ボディ領域３２からドリフト領域３４内に空乏層３２ｘが広がるとともに、各底部領域３６からドリフト領域３４内に空乏層３６ｘが広がる。ドレイン電極７２の電位が上昇するのに従って、空乏層３２ｘ、３６ｘが拡大する。
ボディ領域３２から伸びる空乏層３２ｘの伸展距離Ｘ１は、下記の数式４の関係を有する。また、底部領域３６から空乏層３６ｘが上側に伸びるときの伸展距離Ｘ２は、下記の数式５の関係を有する。また、底部領域３６から空乏層３６ｘが横方向に伸びるときの伸展距離Ｘ３は、下記の数式６の関係を有する。
Figure 0007169459000003
なお、数式４～６において、εはドリフト領域３４の誘電率であり、Ｖｄｓはドレイン電極７２とソース電極７０の間に印加される電圧であり、φはｐｎ接合のビルトインポテンシャルであり、ｑは電気素量である。数式４～６から明らかなように、伸展距離Ｘ１～Ｘ３は、以下の数式７～９の関係を満たす。
Figure 0007169459000004
上述したように、実施例１では、Ｎ１＝Ｎ２＝Ｎ３であるので、Ｘ１＝Ｘ２＝Ｘ３である。
上述したように、ＭＯＳＦＥＴ１０がオフするときに、電圧Ｖｄｓが上昇する。電圧Ｖｄｓが上昇すると、伸展距離Ｘ１、Ｘ２、Ｘ３が増加する。すなわち、電圧Ｖｄｓの上昇に伴って、空乏層３２ｘ、３６ｘが拡大する。電圧Ｖｄｓがある値まで上昇すると、伸展距離Ｘ１、Ｘ２、Ｘ３が、距離Ｌ２に達する。この段階では、図６に示すように、空乏層３６ｘがトレンチ２２の底面（すなわち、底面絶縁膜２４ｂ）に接する。このように、トレンチ２２の底面が空乏層３６ｘに覆われることで、トレンチ２２の下端でゲート絶縁膜２４に電界が集中することが抑制される。これによって、ゲート絶縁膜２４の劣化が抑制される。
また、図４に示すようにＬ２＜Ｌ１であるので、図６の段階では空乏層３２ｘの伸展距離Ｘ１は距離Ｌ１に達していない。すなわち、図６に示すように、空乏層３２ｘが、トレンチ２２の下端に達していない。したがって、空乏層３２ｘは、空乏層３６ｘには繋がっていない。この状態では、空乏層３２ｘ内のゲート絶縁膜２４近傍の領域に電子の蓄積層が存在するので、矢印１００に示す経路に沿って電子が流れる。このように、空乏層がある程度拡大した段階でもＭＯＳＦＥＴ１０には電子が流れる。その後、伸展距離Ｘ１、Ｘ２、Ｘ３がさらに増加して距離Ｌ１に達すると、図７に示すように、空乏層３２ｘと空乏層３６ｘが繋がる。この段階で、電子の経路１００（図６参照）が遮断され、電流が停止する。このため、経路１００が遮断されるまで低損失で電流を流すことが可能であるとともに、経路１００が遮断されたタイミングで急激に電流を停止させることができる。このように、Ｌ２＜Ｌ１が満たされることで、低損失でＭＯＳＦＥＴ１０を動作させることができる。
また、図４に示すように、隣り合う底部領域３６同士の間の間隔Ｌ３は、Ｌ１＜Ｌ３／２、及び、Ｌ２＜Ｌ３／２の関係を満たす。したがって、図６のように伸展距離Ｘ１、Ｘ２、Ｘ３が距離Ｌ１に達した段階では、隣り合う底部領域３６の間で空乏層３６ｘ同士が繋がっていない。すなわち、隣り合う底部領域３６から伸びる空乏層３６ｘの間に、非空乏化領域３７が残存している。このように、空乏層３６ｘ同士が繋がるよりも前に、各空乏層３６ｘが空乏層３２ｘと繋がる。このため、図９の非空乏化領域９２４のようなフローティング状態の非空乏化領域が、実施例１のＭＯＳＦＥＴ１０では形成されない。これによって、トレンチ２２の下端近傍のゲート絶縁膜２４への電界集中が抑制される。また、図９のようにフローティング状態の非空乏化領域が形成されると、ゲート電極２６とドリフト領域３４の間の容量（すなわち、帰還容量）が大きくなり、スイッチング速度が遅くなる。実施例１のＭＯＳＦＥＴ１０では、フローティング状態の非空乏化領域が形成されないので、帰還容量が小さく、高速なスイッチングか可能である。
その後、電圧Ｖｄｓがさらに上昇すると、図８のように、隣り合う底部領域３６から伸びる空乏層３６ｘ同士が繋がる。その後、さらに電圧Ｖｄｓが上昇すると、ドリフト領域３４の全体に空乏層が広がる。これによって、ＭＯＳＦＥＴ１０のターンオフが完了する。
以上に説明したように、実施例１のＭＯＳＦＥＴ１０では、オンからオフに切り換わる過程においてドリフト領域３４内にフローティング状態の非空乏化領域が形成されることを防止することができる。このため、ゲート絶縁膜の劣化を防止できるとともに、帰還容量を小さくすることができる。
（実施例２）実施例２では、濃度Ｎ１、Ｎ２、Ｎ３、及び、距離Ｌ１、Ｌ２、Ｌ３の関係が実施例１とは異なる。実施例２では、Ｎ３＝Ｎ２＜Ｎ１である。また、実施例２では、下記数式１０～１２が満たされている。
Figure 0007169459000005
実施例２では、数式１０～１２が満たされる範囲内において、Ｌ２＞Ｌ１とされている。但し、Ｌ２＝Ｌ１であってもよいし、Ｌ２＜Ｌ１であってもよい。
実施例２のＭＯＳＦＥＴ１０がオフするきも、実施例１と同様に、電圧Ｖｄｓの上昇に伴って空乏層３２ｘ、３６ｘが拡大する。空乏層３６ｘの伸展距離Ｘ２が距離Ｌ２に達すると、図６と同様に、空乏層３６ｘがトレンチ２２の底面に接する。これによって、ゲート絶縁膜２４の劣化が抑制される。また、この段階では、空乏層３２ｘの伸展距離Ｘ１は、上記数式７及びＸ２＝Ｌ２の関係から、Ｘ１＝Ｌ２（Ｎ２／Ｎ１）１／２の関係を満たす。この関係と、上記数式１２から、Ｘ１＜Ｌ１の関係が満たされる。すなわち、この段階では、図６と同様に、空乏層３２ｘは、トレンチ２２の下端に達していない。したがって、この段階では、図６の矢印１００と同様の経路で、電子が流れることができる。その後、空乏層３２ｘの伸展距離Ｘ１が距離Ｌ１に達すると、図７と同様に、空乏層３２ｘと空乏層３６ｘが繋がる。このとき、空乏層３２ｘの伸展距離Ｘ３は、上記数式８及びＸ１＝Ｌ１の関係から、Ｘ３＝Ｌ１（Ｎ１／Ｎ３）１／２の関係を満たす。この関係と、上記数式１０から、Ｘ３＜Ｌ３／２の関係が満たされる。すなわち、この段階では、図７と同様に、隣接する底部領域３６から伸びる空乏層３２ｘの間に、非空乏化領域３７が存在している。このため、ドリフト領域３４内にフローティング状態の非空乏化領域が形成されない。これによって、トレンチ２２の下端近傍のゲート絶縁膜２４への電界集中が抑制される。また、帰還容量が低減される。その後、空乏層は、電圧Ｖｄｓの上昇に伴ってドリフト領域３４全体に広がる。これによって、ＭＯＳＦＥＴ１０のターンオフが完了する。
以上に説明したように、実施例２のＭＯＳＦＥＴでも、オンからオフに切り換わる過程においてドリフト領域３４内にフローティング状態の非空乏化領域が形成されることを防止することができる。このため、ゲート絶縁膜の劣化を防止できるとともに、帰還容量を小さくすることができる。
なお、実施例２では、濃度Ｎ１が濃度Ｎ２及び濃度Ｎ３よりも大きい。このため、上部ドリフト領域３４ａ内では空乏層３２ｘが比較的低速度で伸展する。このため、矢印１００のような電子の経路をより長い時間確保することができる。これによって、ＭＯＳＦＥＴで生じる損失がより低減される。また、濃度Ｎ２及び濃度Ｎ３が濃度Ｎ１よりも小さいことで、中部ドリフト領域３４ｂ及び下部ドリフト領域３４ｃでは空乏層を素早く進展させることができる。したがって、電子の経路を遮断した後に、急速に電流を停止させることができる。
なお、実施例１、２では、Ｎ２＝Ｎ３であったが、Ｎ２とＮ３が異なっていてもよい。また、上述した実施例１、２では、上記数式１２が満たされていたが、数式１２は満たされていなくてもよい。この場合でも、数式１０、１１が満たされていれば、フローティング状態の非空乏化領域が形成されることを防止することができる。
また、実施例１、２では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴ（insulated gate bipolar transistor）等の他のスイッチング素子に、本明細書に開示の技術を適用してもよい。スイッチング素子がＩＧＢＴである場合には、ソース領域がエミッタ領域と呼ばれる場合がある。
また、実施例１、２では、各接続領域３８が複数の底部領域３６に接続されていたが、底部領域３６毎に分割して接続領域３８が設けられていてもよい。
また、実施例１、２では、濃度Ｎ２と濃度Ｎ３が等しかったが、濃度Ｎ２と濃度Ｎ３が異なっていてもよい。
以上、実施例について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (3)

  1. スイッチング素子であって、
    半導体基板と、
    前記半導体基板の上面に設けられた複数のトレンチと、
    それぞれが対応する前記トレンチの内面を覆っている複数のゲート絶縁膜と、
    それぞれが対応する前記トレンチ内に配置されているとともに対応する前記ゲート絶縁膜によって前記半導体基板から絶縁されている複数のゲート電極、
    を有しており、
    前記半導体基板が、
    前記各トレンチの底面及び側面において前記ゲート絶縁膜に接しているｎ型のドリフト領域と、
    前記ドリフト領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しているｐ型のボディ領域と、
    前記ボディ領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ドリフト領域から分離されているｎ型のソース領域と、
    それぞれが対応する前記トレンチの直下であって前記ゲート絶縁膜から離れた位置に配置されているｐ型の複数の底部領域と、
    前記各底部領域と前記ボディ領域を接続するｐ型の接続領域、
    を有しており、
    前記各トレンチの下端の深さと前記ボディ領域の間の間隔が距離Ｌ１であり、
    前記各トレンチの下端の深さと前記ボディ領域の間の範囲内の前記ドリフト領域のｎ型不純物濃度が濃度Ｎ１であり、
    前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の間隔が距離Ｌ２であり、
    前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の範囲内の前記ドリフト領域のｎ型不純物濃度が濃度Ｎ２であり、
    隣り合う前記底部領域の間の間隔が距離Ｌ３であり、
    隣り合う前記底部領域の間の範囲内の前記ドリフト領域のｎ型不純物濃度がＮ３であり、
    Figure 0007169459000006
     及び、
    Figure 0007169459000007
     の関係が満たされている、
    スイッチング素子。
  2. Figure 0007169459000008
     の関係が満たされている、
    請求項１のスイッチング素子。
  3. Ｎ２＜Ｎ１の関係が満たされている、
    請求項１または２のスイッチング素子。
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