WO2021070382A1 - スイッチング素子 - Google Patents
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Definitions
- Japanese Patent Application Laid-Open No. 2009-158681 discloses a trench gate type switching element.
- This switching element has a p-type bottom region (bottom p-type layer) directly below the trench and at a position away from the gate insulating film.
- the bottom region is surrounded by an n-shaped drift region.
- a depletion layer extends from the body region and the bottom region into the drift region. The depletion layer extending from the bottom region suppresses the electric field concentration near the lower end of the trench.
- FIG. 9 shows the result of simulating the distribution of the depletion layer in the process of switching the switching element having the bottom region from on to off.
- the switching element of FIG. 9 has a bottom region 910, a drift region 912, a body region 914, and a gate electrode 916 provided in the trench.
- reference numeral 910x indicates a depletion layer extending from each bottom region 910 into the drift region 912.
- a layered depletion layer 910x is formed by connecting the depletion layers extending from each bottom region 910 to each other.
- Reference number 914x indicates a depletion layer extending from the body region 914 into the drift region 912.
- Reference numerals 924 and 926 indicate non-depleted regions (hereinafter referred to as non-depleted regions) in the drift region 912.
- non-depleted regions hereinafter referred to as non-depleted regions
- FIG. 9 when the depletion layer extending from each bottom region 910 is connected to each other before being connected to the depletion layer 914x extending from the body region 914 to form a layered depletion layer 910x, between the depletion layer 910x and the depletion layer 914x.
- the non-depletion region 924 remains in the area. In this state, since the non-depletion region 924 is separated from the non-depletion region 926, the potential of the non-depletion region 924 becomes floating.
- the non-depletion region 924 is less likely to be depleted, and the non-depletion region 924 remains until the voltage applied to the switching element increases.
- the non-depleted region 924 remains in the range in contact with the trench in this way, a high electric field is likely to be applied to the gate insulating film, and the gate insulating film is likely to deteriorate.
- the switching element disclosed in the present specification corresponds to a semiconductor substrate, a plurality of trenches provided on the upper surface of the semiconductor substrate, and a plurality of gate insulating films covering the inner surface of the corresponding trenches, respectively. It has a plurality of gate electrodes, which are arranged in the trench and are insulated from the semiconductor substrate by the corresponding gate insulating film.
- the semiconductor substrate has an n-type drift region in contact with the gate insulating film on the bottom surface and side surfaces of the trench, and p in contact with the gate insulating film on the side surface of each trench above the drift region.
- the body region of the mold and the n-type source region which is in contact with the gate insulating film on the side surface of each trench above the body region and is separated from the drift region by the body region. It has a plurality of p-type bottom regions that are directly below the trench and are arranged at positions away from the gate insulating film, and a p-type connection region that connects each bottom region and the body region. ing.
- the distance L1 is the distance between the depth of the lower end of each trench and the body region.
- the concentration N1 is the concentration of n-type impurities in the drift region within the range between the depth of the lower end of each trench and the body region.
- the distance L2 is the distance between the depth of the lower end of each trench and the depth of the upper end of each bottom region.
- the concentration N2 is the concentration of n-type impurities in the drift region within a range between the depth of the lower end of each trench and the depth of the upper end of each bottom region.
- the distance between adjacent bottom regions is the distance L3.
- the concentration of n-type impurities in the drift region within the range between adjacent bottom regions is N3. The relationship between the following formulas 1 and 2 is satisfied.
- FIG. 2 is a cross-sectional view taken along the plane II of FIG.
- FIG. 3 is a cross-sectional view taken along the plane III of FIG.
- Sectional drawing which shows the extension of a depletion layer Sectional drawing which shows the extension of a depletion layer.
- Sectional drawing which shows the extension of a depletion layer Sectional drawing which shows the extension of a depletion layer.
- the cross-sectional view which shows the distribution of the depletion layer when the non-depletion region of a floating state remains.
- Equation 3 the loss caused by the switching element can be reduced.
- N2 ⁇ N1 may be satisfied.
- FIGS. 1 to 3 show the MOSFET (metal-oxide-semiconductor field effect transistor) 10 of the first embodiment.
- the MOSFET 10 has a semiconductor substrate 12.
- one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as the x direction
- the direction parallel to the upper surface 12a and orthogonal to the x direction is referred to as the y direction
- the thickness direction of the semiconductor substrate 12 is referred to as the z direction.
- FIG. 2 is a cross-sectional view taken along the plane II of FIG. 1
- FIG. 3 is a cross-sectional view taken along the plane III of FIG.
- electrodes, an insulating film, and the like are provided on the upper surface 12a of the semiconductor substrate 12. In FIG. 1, for the sake of explanation, the electrodes and the insulating film on the upper surface 12a of the semiconductor substrate 12 are not shown.
- the semiconductor substrate 12 is made of silicon carbide (SiC).
- a plurality of trenches 22 are provided on the upper surface 12a of the semiconductor substrate 12. As shown in FIG. 1, the plurality of trenches 22 extend parallel to each other on the upper surface 12a. The plurality of trenches 22 extend linearly long in the y direction on the upper surface 12a. The plurality of trenches 22 are arranged at intervals in the x direction.
- a gate insulating film 24 and a gate electrode 26 are arranged inside each trench 22.
- the gate insulating film 24 covers the inner surface of the trench 22.
- the gate insulating film 24 has a side insulating film 24a that covers the side surface of the trench 22 and a bottom insulating film 24b that covers the bottom surface of the trench 22.
- the gate insulating film 24 is made of silicon oxide.
- the gate electrode 26 is arranged in the trench 22.
- the gate electrode 26 is insulated from the semiconductor substrate 12 by the gate insulating film 24. As shown in FIGS. 2 and 3, the upper surface of the gate electrode 26 is covered with the interlayer insulating film 28.
- the source electrode 70 is arranged on the upper surface 12a of the semiconductor substrate 12.
- the source electrode 70 covers the upper surface 12a and the interlayer insulating film 28.
- the source electrode 70 is in contact with the upper surface 12a of the semiconductor substrate 12 at a portion where the interlayer insulating film 28 is not provided.
- the source electrode 70 is insulated from the gate electrode 26 by an interlayer insulating film 28.
- a drain electrode 72 is arranged on the lower surface 12b of the semiconductor substrate 12. The drain electrode 72 is in contact with the lower surface 12b of the semiconductor substrate 12.
- a plurality of source regions 30, a body region 32, a plurality of bottom regions 36, a drift region 34, and a drain region 35 are provided inside the semiconductor substrate 12.
- Each source area 30 is an n-type area. As shown in FIGS. 1 and 2, a plurality of source regions 30 are arranged in each of the semiconductor regions (hereinafter, referred to as inter-trench regions) sandwiched between two adjacent trenches 22. As shown in FIG. 1, in each trench region, a plurality of source regions 30 are arranged at intervals in the y direction. As shown in FIG. 2, each source region 30 is arranged in a range facing the upper surface 12a of the semiconductor substrate 12 and is in ohmic contact with the source electrode 70. Each source region 30 is in contact with two trenches 22 located on either side of the intertrench region. Each source region 30 is in contact with the side insulating film 24a at the upper end of the trench 22.
- the body region 32 is a p-type region.
- the body region 32 has a plurality of body contact regions 32a and a low-concentration body region 32b.
- Each body contact region 32a is a p-type region having a high p-type impurity concentration. As shown in FIG. 1, each body contact region 32a is provided in the inter-trench region. Each body contact region 32a is arranged in a range facing the upper surface 12a of the semiconductor substrate 12. A plurality of body contact regions 32a are arranged in each trench region. In each trench region, the source region 30 and the body contact region 32a are alternately arranged in the y direction. Therefore, the body contact region 32a is located between the two source regions 30. As shown in FIG. 3, each body contact region 32a is in ohmic contact with the source electrode 70.
- the low concentration body region 32b is a p-type region having a lower p-type impurity concentration than each body contact region 32a. As shown in FIGS. 1 to 3, the low-concentration body region 32b is arranged below each source region 30 and each body contact region 32a. The low-concentration body region 32b is in contact with each source region 30 and each body contact region 32a from below. The low-concentration body region 32b is distributed over the entire area below each source region 30 and each body contact region 32a. As shown in FIG. 2, the low-concentration body region 32b is in contact with the side insulating film 24a on the lower side of the source region 30. The lower end of the low-concentration body region 32b is arranged above the lower end of the gate electrode 26.
- connection region 38 extending downward from the low-concentration body region 32b is provided immediately below the body contact region 32a.
- the connection area 38 extends below the lower end of the trench 22.
- the connection area 38 is not provided directly below the source area 30.
- a plurality of connection regions 38 are arranged at intervals in the y direction, similarly to the body contact region 32a.
- the drift region 34 is an n-type region having a low n-type impurity concentration. As shown in FIGS. 1 to 3, the drift region 34 is arranged below the body region 32 (more specifically, the low concentration body region 32b) and the connection region 38. The drift region 34 is in contact with the low concentration body region 32b and the connection region 38. The drift region 34 is separated from each source region 30 by a low concentration body region 32b. The drift region 34 is distributed from the inter-trench region to the region below the lower end of each trench 22. The drift region 34 is in contact with the side insulating film 24a and the bottom insulating film 24b below the low-concentration body region 32b in a range where the connection region 38 does not exist. Below the lower end of the connection region 38, the drift region 34 is distributed over substantially the entire semiconductor substrate 12 in the x and y directions.
- the drain region 35 is an n-type region having a higher n-type impurity concentration than the drift region 34. As shown in FIGS. 1 to 3, the drain region 35 is arranged below the drift region 34. The drain region 35 is in contact with the drift region 34 from below. The drain region 35 is provided in a range facing the lower surface 12b of the semiconductor substrate 12, and is in ohmic contact with the drain electrode 72.
- each bottom region 36 is arranged directly below the corresponding trench 22.
- Each bottom region 36 is located away from the bottom surface of the corresponding trench 22. That is, each bottom region 36 is arranged at a position away from the corresponding bottom insulating film 24b. In other words, a gap is provided between the bottom insulating film 24b and the bottom region 36.
- the bottom region 36 extends long in the y direction along the bottom surface of the trench 22.
- the bottom region 36 is surrounded by the drift region 34. Therefore, a drift region 34 is arranged at a distance between the bottom insulating film 24b and the bottom region 36.
- each bottom region 36 is in contact with the bottom insulating film 24b.
- the bottom region 36 is in contact with the drift region 34 on its upper surface, side surface, and lower surface.
- each bottom region 36 is connected to the lower end of the connection region 38.
- the upper end of the connection region 38 is connected to the low density body region 32b. Therefore, each bottom region 36 is connected to the low concentration body region 32b via the connection region 38. Therefore, each bottom region 36 is connected to the source electrode 70 via the connection region 38, the low-concentration body region 32b, and the body contact region 32a. Therefore, the potential of the bottom region 36 is substantially equal to the potential of the source electrode 70.
- FIG. 4 shows a diagram in which the drift region 34 is divided by the position in the z direction.
- the drift region 34 is divided into an upper drift region 34a, a middle drift region 34b, and a lower drift region 34c.
- the upper drift region 34a is a portion of the drift region 34 that is above the depth D1 of the lower end of each trench 22 (that is, within the range between the depth of the lower end of each trench 22 and the body region 32). is there.
- the central drift region 34b is a portion of the drift region 34 within a range between the depth D1 at the lower end of each trench 22 and the depth D2 at the upper end of each bottom region 36.
- the lower drift region 34c is a portion within a range below the top edge depth D2 of each bottom region 36 (ie, within a range between the top edge depth D2 of each bottom region 36 and the drain region 35). ..
- concentration N1 concentration of n-type impurities in the upper drift region 34a
- concentration N2 concentration of n-type impurities in the middle drift region 34b
- concentration N3 concentration of n-type impurities in the lower drift region 34c
- the thickness of the upper drift region 34a (the distance between the depth D1 of the lower end of each trench 22 and the body region 32) is referred to as the distance L1
- the thickness of the middle drift region 34b (the depth of the lower end of each trench 22).
- the distance between the D1 and the depth D2 at the upper end of each bottom region 36) is referred to as the distance L2.
- the distance between the bottom regions 36 (distance in the x direction) is referred to as a distance L3.
- the MOSFET 10 When the MOSFET 10 is used, the MOSFET 10, a load (for example, a motor), and a power supply are connected in series. A power supply voltage is applied to the series circuit of the MOSFET 10 and the load. A power supply voltage is applied to the MOSFET 10 in a direction in which the drain electrode 72 has a higher voltage than the source electrode 70.
- a voltage equal to or higher than the gate threshold is applied to the gate electrode 26 a channel is formed in the body region 32 in the range in contact with the gate insulating film 24, and the MOSFET 10 is turned on.
- the MOSFET 10 When the MOSFET 10 is on, the depletion layer does not spread in the drift region 34.
- the voltage applied to the gate electrode 26 When the voltage applied to the gate electrode 26 is lowered below the gate threshold value, the MOSFET 10 is turned off.
- the potential of the drain electrode 72 rises.
- the drift region 34 is connected to the drain electrode 72 via the drain region 35.
- the body region 32 is connected to the source electrode 70.
- the bottom region 36 is connected to the body region 32 via the connection region 38. Therefore, the potential of the bottom region 36 is substantially equal to the potential of the body region 32 (that is, the potential of the source electrode 70). Therefore, when the potential of the drain electrode 72 rises with respect to the potential of the source electrode 70, the pn junction at the interface between the body region 32 and the drift region 34 and the pn junction at the interface between the bottom region 36 and the drift region 34 are reversed. A voltage is applied to. Therefore, the depletion layer spreads in the drift region 34 from these pn junctions.
- the depletion layer 32x spreads from the body region 32 into the drift region 34, and the depletion layer 36x spreads from each bottom region 36 into the drift region 34. As the potential of the drain electrode 72 rises, the depletion layers 32x and 36x expand.
- the extension distance X1 of the depletion layer 32x extending from the body region 32 has the relationship of the following mathematical formula 4. Further, the extension distance X2 when the depletion layer 36x extends upward from the bottom region 36 has the relationship of the following mathematical formula 5. Further, the extension distance X3 when the depletion layer 36x extends laterally from the bottom region 36 has the relationship of the following mathematical formula 6.
- Equations 4 to 6 ⁇ is the permittivity of the drift region 34, Vds is the voltage applied between the drain electrode 72 and the source electrode 70, ⁇ is the built-in potential of the pn junction, and q is the built-in potential of the pn junction. It is an elementary charge.
- the extension distances X1 to X3 satisfy the relations of the following formulas 7 to 9.
- the depletion layer 36x is in contact with the bottom surface of the trench 22 (that is, the bottom insulating film 24b).
- the extension distance X1 of the depletion layer 32x has not reached the distance L1 at the stage of FIG. That is, as shown in FIG. 6, the depletion layer 32x does not reach the lower end of the trench 22. Therefore, the depletion layer 32x is not connected to the depletion layer 36x.
- the electron storage layer exists in the region near the gate insulating film 24 in the depletion layer 32x, electrons flow along the path shown by the arrow 100. In this way, electrons flow through the MOSFET 10 even when the depletion layer is expanded to some extent.
- the MOSFET 10 can be operated with low loss.
- the distance L3 between adjacent bottom regions 36 satisfies the relationship of L1 ⁇ L3 / 2 and L2 ⁇ L3 / 2. Therefore, as shown in FIG. 6, when the extension distances X1, X2, and X3 reach the distance L1, the depletion layers 36x are not connected to each other between the adjacent bottom regions 36. That is, the non-depletion region 37 remains between the depletion layers 36x extending from the adjacent bottom regions 36. In this way, each depletion layer 36x is connected to the depletion layer 32x before the depletion layers 36x are connected to each other. Therefore, the floating non-depletion region such as the non-depletion region 924 of FIG.
- the depletion layers 36x extending from the adjacent bottom regions 36 are connected to each other as shown in FIG. After that, when the voltage Vds further rises, the depletion layer spreads over the entire drift region 34. This completes the turn-off of the MOSFET 10.
- the MOSFET 10 of the first embodiment it is possible to prevent the floating non-depletion region from being formed in the drift region 34 in the process of switching from on to off. Therefore, deterioration of the gate insulating film can be prevented, and the feedback capacitance can be reduced.
- the depletion layers 32x and 36x expand as the voltage Vds increases, as in the first embodiment.
- the extension distance X2 of the depletion layer 36x reaches the distance L2
- the depletion layer 36x comes into contact with the bottom surface of the trench 22 as in FIG.
- deterioration of the gate insulating film 24 is suppressed.
- the depletion layer 32x has not reached the lower end of the trench 22. Therefore, at this stage, electrons can flow in the same path as the arrow 100 in FIG.
- the extension distance X1 of the depletion layer 32x reaches the distance L1
- the depletion layer 32x and the depletion layer 36x are connected as in FIG. 7.
- a non-depletion region 37 exists between the depletion layers 32x extending from the adjacent bottom region 36. Therefore, a floating non-depleted region is not formed in the drift region 34. As a result, the electric field concentration on the gate insulating film 24 near the lower end of the trench 22 is suppressed. Also, the feedback capacity is reduced. After that, the depletion layer spreads over the entire drift region 34 as the voltage Vds increases. This completes the turn-off of the MOSFET 10.
- the concentration N1 is larger than the concentration N2 and the concentration N3. Therefore, the depletion layer 32x extends at a relatively low speed in the upper drift region 34a. Therefore, the electron path as shown by the arrow 100 can be secured for a longer time. This further reduces the loss caused by the MOSFET. Further, since the concentration N2 and the concentration N3 are smaller than the concentration N1, the depletion layer can be rapidly developed in the middle drift region 34b and the lower drift region 34c. Therefore, the current can be stopped rapidly after blocking the electron path.
- N2 N3, but N2 and N3 may be different. Further, in Examples 1 and 2 described above, the above formula 12 was satisfied, but the formula 12 may not be satisfied. Even in this case, if the equations 10 and 11 are satisfied, it is possible to prevent the formation of the non-depleted region in the floating state.
- MOSFETs have been described in Examples 1 and 2, the techniques disclosed in the present specification may be applied to other switching elements such as IGBTs (insulated gate bipolar transistors).
- IGBTs insulated gate bipolar transistors
- the source region may be referred to as an emitter region.
- each connection area 38 is connected to a plurality of bottom areas 36, but the connection area 38 may be provided by dividing each bottom area 36.
- the concentration N2 and the concentration N3 were equal, but the concentration N2 and the concentration N3 may be different.
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Abstract
スイッチング素子であって、トレンチ型の複数のゲート電極を有している。半導体基板が、前記各トレンチの底面及び側面においてゲート絶縁膜に接しているn型のドリフト領域と、前記ドリフト領域の上側で前記ゲート絶縁膜に接しているp型のボディ領域と、前記トレンチの直下であって前記ゲート絶縁膜から離れた位置に配置されているp型の複数の底部領域と、前記各底部領域と前記ボディ領域を接続するp型の接続領域を有している。隣り合う前記底部領域の間の間隔を空乏化するのに必要な空乏層伸展距離の半分が、ボディ領域とトレンチの下端の間の間隔を空乏化するのに必要な空乏層伸展距離、及び、底部領域とトレンチの下端の間の間隔を空乏化するのに必要な空乏層伸展距離よりも長い。
Description
本明細書に開示の技術は、スイッチング素子に関する。
特開2009-158681号公報には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子は、トレンチの直下であってゲート絶縁膜から離れた位置に、p型の底部領域(ボトムp型層)を有している。底部領域の周囲は、n型のドリフト領域に囲まれている。このスイッチング素子がオフするときには、ボディ領域と底部領域からドリフト領域内に空乏層が伸びる。底部領域から伸びる空乏層によって、トレンチの下端近傍における電界集中が抑制される。
図9は、底部領域を有するスイッチング素子がオンからオフに切り換わる過程における空乏層の分布をシミュレーションした結果を示している。図9のスイッチング素子は、底部領域910、ドリフト領域912、ボディ領域914、トレンチ内に設けられたゲート電極916を有している。図9において、参照番号910xは、各底部領域910からドリフト領域912内に伸びる空乏層を示している。各底部領域910から伸びる空乏層が互いに繋がることで、層状の空乏層910xが形成されている。参照番号914xは、ボディ領域914からドリフト領域912内に伸びる空乏層を示している。参照番号924、926は、ドリフト領域912内の空乏化していない領域(以下、非空乏化領域という)を示している。図9のように、各底部領域910から伸びる空乏層がボディ領域914から伸びる空乏層914xと繋がる前に互いに繋がって層状の空乏層910xが形成されると、空乏層910xと空乏層914xの間に非空乏化領域924が残存する。この状態では、非空乏化領域924が非空乏化領域926から分離しているので、非空乏化領域924の電位がフローティングとなる。この場合、非空乏化領域924が空乏化され難くなり、スイッチング素子への印加電圧が高くなるまで非空乏化領域924が残存する。このようにトレンチに接する範囲に非空乏化領域924が残存すると、ゲート絶縁膜に高電界が印加され易く、ゲート絶縁膜が劣化し易い。本明細書では、ドリフト領域内にフローティング状態の非空乏化領域が残存し難いスイッチング素子の構造を提案する。
本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、それぞれが対応する前記トレンチの内面を覆っている複数のゲート絶縁膜と、それぞれが対応する前記トレンチ内に配置されているとともに対応する前記ゲート絶縁膜によって前記半導体基板から絶縁されている複数のゲート電極、を有している。前記半導体基板が、前記各トレンチの底面及び側面において前記ゲート絶縁膜に接しているn型のドリフト領域と、前記ドリフト領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しているp型のボディ領域と、前記ボディ領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しているとともに前記ボディ領域によって前記ドリフト領域から分離されているn型のソース領域と、それぞれが対応する前記トレンチの直下であって前記ゲート絶縁膜から離れた位置に配置されているp型の複数の底部領域と、前記各底部領域と前記ボディ領域を接続するp型の接続領域、を有している。前記各トレンチの下端の深さと前記ボディ領域の間の間隔が距離L1である。前記各トレンチの下端の深さと前記ボディ領域の間の範囲内の前記ドリフト領域のn型不純物濃度が濃度N1である。前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の間隔が距離L2である。前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の範囲内の前記ドリフト領域のn型不純物濃度が濃度N2である。隣り合う前記底部領域の間の間隔が距離L3である。隣り合う前記底部領域の間の範囲内の前記ドリフト領域のn型不純物濃度がN3である。下記数式1及び数式2の関係が満たされている。
数式1、2が満たされていると、スイッチング素子がオフするときに、各底部領域から伸びる空乏層が互いに繋がる前に、ボディ領域から伸びる空乏層と各底部領域から伸びる空乏層が繋がる。このため、ドリフト領域内にフローティング状態の非空乏化領域が残存することが抑制される。したがって、このスイッチング素子では、ゲート絶縁膜が劣化し難い。
本明細書が開示する構成の付加的な特徴について、以下に列記する。なお、以下に列記された各特徴は、それぞれ独立して有用なものである。
数式3が満たされていることで、スイッチング素子で生じる損失を低減することができる。
本明細書が開示する一例のスイッチング素子においては、N2<N1の関係が満たされていてもよい。
N2<N1の関係が満たされていることで、スイッチング素子で生じる損失を低減することができる。
(実施例1)図1~3は、実施例1のMOSFET(metal-oxide-semiconductor field effect transistor)10を示している。MOSFET10は、半導体基板12を有している。以下では、半導体基板12の上面12aと平行な一方向をx方向といい、上面12aに平行でx方向に直交する方向をy方向といい、半導体基板12の厚み方向をz方向という。図2は、図1の平面IIにおける断面図であり、図3は図1の平面IIIにおける断面図である。図2、3に示すように、半導体基板12の上面12a上には、電極、絶縁膜等が設けられている。なお、図1では、説明のため、半導体基板12の上面12a上の電極、絶縁膜の図示を省略している。
半導体基板12は、炭化シリコン(SiC)により構成されている。半導体基板12の上面12aには、複数のトレンチ22が設けられている。図1に示すように、複数のトレンチ22は、上面12aにおいて、互いに平行に伸びている。複数のトレンチ22は、上面12aにおいてy方向に直線状に長く伸びている。複数のトレンチ22は、x方向に間隔を開けて配列されている。各トレンチ22の内部に、ゲート絶縁膜24とゲート電極26が配置されている。
ゲート絶縁膜24は、トレンチ22の内面を覆っている。ゲート絶縁膜24は、トレンチ22の側面を覆う側面絶縁膜24aと、トレンチ22の底面を覆う底面絶縁膜24bを有している。ゲート絶縁膜24は、酸化シリコンにより構成されている。
ゲート電極26は、トレンチ22内に配置されている。ゲート電極26は、ゲート絶縁膜24によって半導体基板12から絶縁されている。図2、3に示すように、ゲート電極26の上面は、層間絶縁膜28によって覆われている。
図2、3に示すように、半導体基板12の上面12aには、ソース電極70が配置されている。ソース電極70は、上面12aと層間絶縁膜28を覆っている。ソース電極70は、層間絶縁膜28が設けられていない部分で半導体基板12の上面12aに接している。ソース電極70は、層間絶縁膜28によってゲート電極26から絶縁されている。半導体基板12の下面12bには、ドレイン電極72が配置されている。ドレイン電極72は、半導体基板12の下面12bに接している。
図1に示すように、半導体基板12の内部には、複数のソース領域30、ボディ領域32、複数の底部領域36、ドリフト領域34、及び、ドレイン領域35が設けられている。
各ソース領域30は、n型領域である。図1、2に示すように、隣接する2つのトレンチ22に挟まれた半導体領域(以下、トレンチ間領域という)のそれぞれに、複数のソース領域30が配置されている。図1に示すように、各トレンチ間領域において、複数のソース領域30が、y方向に間隔を開けて配置されている。図2に示すように、各ソース領域30は、半導体基板12の上面12aに臨む範囲に配置されており、ソース電極70にオーミック接触している。各ソース領域30は、トレンチ間領域の両側に位置する2つのトレンチ22に接している。各ソース領域30は、トレンチ22の上端部において側面絶縁膜24aに接している。
ボディ領域32は、p型領域である。ボディ領域32は、複数のボディコンタクト領域32aと低濃度ボディ領域32bを有している。
各ボディコンタクト領域32aは、p型不純物濃度が高いp型領域である。図1に示すように、各ボディコンタクト領域32aは、トレンチ間領域に設けられている。各ボディコンタクト領域32aは、半導体基板12の上面12aに臨む範囲に配置されている。各トレンチ間領域に、複数のボディコンタクト領域32aが配置されている。各トレンチ間領域において、ソース領域30とボディコンタクト領域32aが、y方向に交互に配置されている。したがって、ボディコンタクト領域32aは、2つのソース領域30の間に配置されている。図3に示すように、各ボディコンタクト領域32aは、ソース電極70にオーミック接触している。
低濃度ボディ領域32bは、各ボディコンタクト領域32aよりもp型不純物濃度が低いp型領域である。図1~3に示すように、低濃度ボディ領域32bは、各ソース領域30及び各ボディコンタクト領域32aの下側に配置されている。低濃度ボディ領域32bは、各ソース領域30及び各ボディコンタクト領域32aに対して下側から接している。低濃度ボディ領域32bは、各ソース領域30及び各ボディコンタクト領域32aの下側の全域に分布している。図2に示すように、低濃度ボディ領域32bは、ソース領域30の下側で、側面絶縁膜24aに接している。低濃度ボディ領域32bの下端は、ゲート電極26の下端よりも上側に配置されている。
図1、3に示すように、ボディコンタクト領域32aの直下には、低濃度ボディ領域32bから下側に伸びる接続領域38が設けられている。接続領域38は、トレンチ22の下端よりも下側まで伸びている。図1、2に示すように、ソース領域30の直下には、接続領域38は設けられていない。図1に示すように、ボディコンタクト領域32aと同様に、複数の接続領域38が、y方向に間隔を開けて配置されている。
ドリフト領域34は、n型不純物濃度が低いn型領域である。図1~3に示すように、ドリフト領域34は、ボディ領域32(より詳細には、低濃度ボディ領域32b)及び接続領域38の下側に配置されている。ドリフト領域34は、低濃度ボディ領域32b及び接続領域38に接している。ドリフト領域34は、低濃度ボディ領域32bによって各ソース領域30から分離されている。ドリフト領域34は、各トレンチ間領域から各トレンチ22の下端よりも下側の領域まで分布している。ドリフト領域34は、接続領域38が存在しない範囲で、低濃度ボディ領域32bの下側で側面絶縁膜24a及び底面絶縁膜24bに接している。接続領域38の下端よりも下側では、ドリフト領域34は、x方向及びy方向において、半導体基板12の略全域に分布している。
ドレイン領域35は、ドリフト領域34よりもn型不純物濃度が高いn型領域である。図1~3に示すように、ドレイン領域35は、ドリフト領域34の下側に配置されている。ドレイン領域35は、ドリフト領域34に対して下側から接している。ドレイン領域35は、半導体基板12の下面12bに臨む範囲に設けられており、ドレイン電極72にオーミック接触している。
図1~3に示すように、各底部領域36は、対応するトレンチ22の直下に配置されている。各底部領域36は、対応するトレンチ22の底面から離れた位置に配置されている。すなわち、各底部領域36は、対応する底面絶縁膜24bから離れた位置に配置されている。言い換えると、底面絶縁膜24bと底部領域36の間に、間隔が設けられている。図1に示すように、底部領域36は、トレンチ22の底面に沿ってy方向に長く伸びている。図2の断面では、底部領域36の周囲は、ドリフト領域34によって囲まれている。このため、底面絶縁膜24bと底部領域36の間の間隔には、ドリフト領域34が配置されている。各底部領域36の上部において、ドリフト領域34が底面絶縁膜24bに接している。図2の断面では、底部領域36は、その上面、側面、及び、下面において、ドリフト領域34と接している。図3の断面では、各底部領域36は、接続領域38の下端に接続されている。上述したように、接続領域38の上端は低濃度ボディ領域32bに接続されている。したがって、接続領域38を介して、各底部領域36は低濃度ボディ領域32bに接続されている。このため、各底部領域36は、接続領域38、低濃度ボディ領域32b、及び、ボディコンタクト領域32aを介して、ソース電極70に接続されている。したがって、底部領域36の電位は、ソース電極70の電位と略等しい。
図4は、ドリフト領域34を、z方向の位置によって区画した図を示している。図4では、ドリフト領域34を、上部ドリフト領域34a、中部ドリフト領域34b、及び、下部ドリフト領域34cに区画している。上部ドリフト領域34aは、ドリフト領域34のうち、各トレンチ22の下端の深さD1よりも上側の範囲内(すなわち、各トレンチ22の下端の深さとボディ領域32の間の範囲内)の部分である。中部ドリフト領域34bは、ドリフト領域34のうち、各トレンチ22の下端の深さD1と各底部領域36の上端の深さD2の間の範囲内の部分である。下部ドリフト領域34cは、各底部領域36の上端の深さD2よりも下側の範囲内(すなわち、各底部領域36の上端の深さD2とドレイン領域35の間の範囲内)の部分である。以下では、上部ドリフト領域34a内のn型不純物濃度を濃度N1、中部ドリフト領域34b内のn型不純物濃度を濃度N2、下部ドリフト領域34c内のn型不純物濃度を濃度N3という。また、以下では、上部ドリフト領域34aの厚み(各トレンチ22の下端の深さD1とボディ領域32の間の間隔)を距離L1といい、中部ドリフト領域34bの厚み(各トレンチ22の下端の深さD1と各底部領域36の上端の深さD2の間の間隔)を距離L2という。また、底部領域36同士の間の間隔(x方向における間隔)を距離L3という。
実施例1では、N1=N2=N3である。また、実施例1では、L1<L3/2、L2<L3/2、及び、L2<L1の関係が満たされている。
次に、実施例1のMOSFET10の動作について説明する。MOSFET10の使用時には、MOSFET10と負荷(例えば、モータ)と電源が直列に接続される。MOSFET10と負荷の直列回路に対して、電源電圧が印加される。MOSFET10には、ドレイン電極72がソース電極70よりも高電圧となる向きで、電源電圧が印加される。ゲート電極26にゲート閾値以上の電圧を印加すると、ゲート絶縁膜24に接する範囲のボディ領域32にチャネルが形成され、MOSFET10がオンする。MOSFET10がオンしている状態では、ドリフト領域34には空乏層が広がっていない。ゲート電極26に印加する電圧をゲート閾値未満まで低下させると、MOSFET10がオフする。
MOSFET10がオフするときには、ドレイン電極72の電位が上昇する。ドリフト領域34は、ドレイン領域35を介してドレイン電極72に接続されている。ボディ領域32は、ソース電極70に接続されている。また、底部領域36は、接続領域38を介してボディ領域32に接続されている。したがって、底部領域36の電位は、ボディ領域32の電位(すなわち、ソース電極70の電位)と略等しい。したがって、ドレイン電極72の電位がソース電極70の電位に対して上昇すると、ボディ領域32とドリフト領域34の界面のpn接合、及び、底部領域36とドリフト領域34の界面のpn接合に、逆方向に電圧が印加される。したがって、これらのpn接合からドリフト領域34内に空乏層が広がる。すなわち、図5に示すように、ボディ領域32からドリフト領域34内に空乏層32xが広がるとともに、各底部領域36からドリフト領域34内に空乏層36xが広がる。ドレイン電極72の電位が上昇するのに従って、空乏層32x、36xが拡大する。
ボディ領域32から伸びる空乏層32xの伸展距離X1は、下記の数式4の関係を有する。また、底部領域36から空乏層36xが上側に伸びるときの伸展距離X2は、下記の数式5の関係を有する。また、底部領域36から空乏層36xが横方向に伸びるときの伸展距離X3は、下記の数式6の関係を有する。
なお、数式4~6において、εはドリフト領域34の誘電率であり、Vdsはドレイン電極72とソース電極70の間に印加される電圧であり、φはpn接合のビルトインポテンシャルであり、qは電気素量である。数式4~6から明らかなように、伸展距離X1~X3は、以下の数式7~9の関係を満たす。
上述したように、実施例1では、N1=N2=N3であるので、X1=X2=X3である。
上述したように、MOSFET10がオフするときに、電圧Vdsが上昇する。電圧Vdsが上昇すると、伸展距離X1、X2、X3が増加する。すなわち、電圧Vdsの上昇に伴って、空乏層32x、36xが拡大する。電圧Vdsがある値まで上昇すると、伸展距離X1、X2、X3が、距離L2に達する。この段階では、図6に示すように、空乏層36xがトレンチ22の底面(すなわち、底面絶縁膜24b)に接する。このように、トレンチ22の底面が空乏層36xに覆われることで、トレンチ22の下端でゲート絶縁膜24に電界が集中することが抑制される。これによって、ゲート絶縁膜24の劣化が抑制される。
また、図4に示すようにL2<L1であるので、図6の段階では空乏層32xの伸展距離X1は距離L1に達していない。すなわち、図6に示すように、空乏層32xが、トレンチ22の下端に達していない。したがって、空乏層32xは、空乏層36xには繋がっていない。この状態では、空乏層32x内のゲート絶縁膜24近傍の領域に電子の蓄積層が存在するので、矢印100に示す経路に沿って電子が流れる。このように、空乏層がある程度拡大した段階でもMOSFET10には電子が流れる。その後、伸展距離X1、X2、X3がさらに増加して距離L1に達すると、図7に示すように、空乏層32xと空乏層36xが繋がる。この段階で、電子の経路100(図6参照)が遮断され、電流が停止する。このため、経路100が遮断されるまで低損失で電流を流すことが可能であるとともに、経路100が遮断されたタイミングで急激に電流を停止させることができる。このように、L2<L1が満たされることで、低損失でMOSFET10を動作させることができる。
また、図4に示すように、隣り合う底部領域36同士の間の間隔L3は、L1<L3/2、及び、L2<L3/2の関係を満たす。したがって、図6のように伸展距離X1、X2、X3が距離L1に達した段階では、隣り合う底部領域36の間で空乏層36x同士が繋がっていない。すなわち、隣り合う底部領域36から伸びる空乏層36xの間に、非空乏化領域37が残存している。このように、空乏層36x同士が繋がるよりも前に、各空乏層36xが空乏層32xと繋がる。このため、図9の非空乏化領域924のようなフローティング状態の非空乏化領域が、実施例1のMOSFET10では形成されない。これによって、トレンチ22の下端近傍のゲート絶縁膜24への電界集中が抑制される。また、図9のようにフローティング状態の非空乏化領域が形成されると、ゲート電極26とドリフト領域34の間の容量(すなわち、帰還容量)が大きくなり、スイッチング速度が遅くなる。実施例1のMOSFET10では、フローティング状態の非空乏化領域が形成されないので、帰還容量が小さく、高速なスイッチングか可能である。
その後、電圧Vdsがさらに上昇すると、図8のように、隣り合う底部領域36から伸びる空乏層36x同士が繋がる。その後、さらに電圧Vdsが上昇すると、ドリフト領域34の全体に空乏層が広がる。これによって、MOSFET10のターンオフが完了する。
以上に説明したように、実施例1のMOSFET10では、オンからオフに切り換わる過程においてドリフト領域34内にフローティング状態の非空乏化領域が形成されることを防止することができる。このため、ゲート絶縁膜の劣化を防止できるとともに、帰還容量を小さくすることができる。
実施例2では、数式10~12が満たされる範囲内において、L2>L1とされている。但し、L2=L1であってもよいし、L2<L1であってもよい。
実施例2のMOSFET10がオフするきも、実施例1と同様に、電圧Vdsの上昇に伴って空乏層32x、36xが拡大する。空乏層36xの伸展距離X2が距離L2に達すると、図6と同様に、空乏層36xがトレンチ22の底面に接する。これによって、ゲート絶縁膜24の劣化が抑制される。また、この段階では、空乏層32xの伸展距離X1は、上記数式7及びX2=L2の関係から、X1=L2(N2/N1)1/2の関係を満たす。この関係と、上記数式12から、X1<L1の関係が満たされる。すなわち、この段階では、図6と同様に、空乏層32xは、トレンチ22の下端に達していない。したがって、この段階では、図6の矢印100と同様の経路で、電子が流れることができる。その後、空乏層32xの伸展距離X1が距離L1に達すると、図7と同様に、空乏層32xと空乏層36xが繋がる。このとき、空乏層32xの伸展距離X3は、上記数式8及びX1=L1の関係から、X3=L1(N1/N3)1/2の関係を満たす。この関係と、上記数式10から、X3<L3/2の関係が満たされる。すなわち、この段階では、図7と同様に、隣接する底部領域36から伸びる空乏層32xの間に、非空乏化領域37が存在している。このため、ドリフト領域34内にフローティング状態の非空乏化領域が形成されない。これによって、トレンチ22の下端近傍のゲート絶縁膜24への電界集中が抑制される。また、帰還容量が低減される。その後、空乏層は、電圧Vdsの上昇に伴ってドリフト領域34全体に広がる。これによって、MOSFET10のターンオフが完了する。
以上に説明したように、実施例2のMOSFETでも、オンからオフに切り換わる過程においてドリフト領域34内にフローティング状態の非空乏化領域が形成されることを防止することができる。このため、ゲート絶縁膜の劣化を防止できるとともに、帰還容量を小さくすることができる。
なお、実施例2では、濃度N1が濃度N2及び濃度N3よりも大きい。このため、上部ドリフト領域34a内では空乏層32xが比較的低速度で伸展する。このため、矢印100のような電子の経路をより長い時間確保することができる。これによって、MOSFETで生じる損失がより低減される。また、濃度N2及び濃度N3が濃度N1よりも小さいことで、中部ドリフト領域34b及び下部ドリフト領域34cでは空乏層を素早く進展させることができる。したがって、電子の経路を遮断した後に、急速に電流を停止させることができる。
なお、実施例1、2では、N2=N3であったが、N2とN3が異なっていてもよい。また、上述した実施例1、2では、上記数式12が満たされていたが、数式12は満たされていなくてもよい。この場合でも、数式10、11が満たされていれば、フローティング状態の非空乏化領域が形成されることを防止することができる。
また、実施例1、2では、MOSFETについて説明したが、IGBT(insulated gate bipolar transistor)等の他のスイッチング素子に、本明細書に開示の技術を適用してもよい。スイッチング素子がIGBTである場合には、ソース領域がエミッタ領域と呼ばれる場合がある。
また、実施例1、2では、各接続領域38が複数の底部領域36に接続されていたが、底部領域36毎に分割して接続領域38が設けられていてもよい。
また、実施例1、2では、濃度N2と濃度N3が等しかったが、濃度N2と濃度N3が異なっていてもよい。
以上、実施例について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
Claims (3)
- スイッチング素子であって、
半導体基板と、
前記半導体基板の上面に設けられた複数のトレンチと、
それぞれが対応する前記トレンチの内面を覆っている複数のゲート絶縁膜と、
それぞれが対応する前記トレンチ内に配置されているとともに対応する前記ゲート絶縁膜によって前記半導体基板から絶縁されている複数のゲート電極、
を有しており、
前記半導体基板が、
前記各トレンチの底面及び側面において前記ゲート絶縁膜に接しているn型のドリフト領域と、
前記ドリフト領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しているp型のボディ領域と、
前記ボディ領域の上側で前記各トレンチの前記側面において前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ドリフト領域から分離されているn型のソース領域と、
それぞれが対応する前記トレンチの直下であって前記ゲート絶縁膜から離れた位置に配置されているp型の複数の底部領域と、
前記各底部領域と前記ボディ領域を接続するp型の接続領域、
を有しており、
前記各トレンチの下端の深さと前記ボディ領域の間の間隔が距離L1であり、
前記各トレンチの下端の深さと前記ボディ領域の間の範囲内の前記ドリフト領域のn型不純物濃度が濃度N1であり、
前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の間隔が距離L2であり、
前記各トレンチの下端の深さと前記各底部領域の上端の深さの間の範囲内の前記ドリフト領域のn型不純物濃度が濃度N2であり、
隣り合う前記底部領域の間の間隔が距離L3であり、
隣り合う前記底部領域の間の範囲内の前記ドリフト領域のn型不純物濃度がN3であり、
スイッチング素子。 - N2<N1の関係が満たされている、
請求項1または2のスイッチング素子。
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