JP2018046254A - スイッチング素子 - Google Patents

Abstract

【課題】 接続領域内に生じる空乏層による電界集中を緩和する技術を提供する。
【解決手段】 本明細書が開示するスイッチング素子は、半導体基板と、半導体基板の上面に設けられるトレンチと、ゲート絶縁膜と、ゲート電極、を備えている。半導体基板は、ゲート絶縁膜に接しているｎ型のソース領域と、ソース領域の下側でゲート絶縁膜に接しているｐ型のボディ領域と、ボディ領域の下側でゲート絶縁膜に接しており、ボディ領域によってソース領域から分離されているｎ型のドリフト領域と、トレンチの底面においてゲート絶縁膜に接しているｐ型の底部領域と、トレンチの短手方向の側面においてゲート絶縁膜に接しており、ボディ領域と底部領域を接続している複数のｐ型の接続領域、を備えている。トレンチの長手方向における接続領域の幅が、ボディ領域の下面からトレンチの下面までの長さより短い。
【選択図】 図４

Description

本明細書は、スイッチング素子を開示する。

特許文献１には、上面にトレンチが設けられている半導体基板を有するスイッチング素子が開示されている。トレンチ内に、トレンチ内面を覆うゲート絶縁膜と、ゲート絶縁膜によって半導体基板から絶縁されているゲート電極が配置されている。半導体基板は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。また、半導体基板は、トレンチの底面に沿って伸びるｐ型の底部領域と、トレンチの短手方向の側面（短手方向の端部に位置する側面）に沿って伸びるｐ型の接続領域を有している。接続領域は、ボディ領域と底部領域を接続している。なお、上述したドリフト領域は、接続領域が存在しない範囲でゲート絶縁膜に接している。

このスイッチング素子がオフするときには、ボディ領域及び底部領域からドリフト領域内に空乏層が伸びる。その過程で、接続領域が空乏化されることにより、底部領域がボディ領域から電気的に分離される。その結果、底部領域の電位がフローティングとなる。これにより、底部領域と半導体基板の裏面との間に高い電位差が生じることが抑制される。

このスイッチング素子がオンするときには、ボディ領域にチャネルが形成され、ドリフト領域内に広がっていた空乏層が収縮してスイッチング素子がオン状態となる。その過程で、接続領域内の空乏層も収縮し、接続領域を介して底部領域がボディ領域に電気的に接続される。接続領域を介してボディ領域から底部領域にホールが供給される。その結果、底部領域からドリフト領域に広がっていた空乏層が底部領域に向かって収縮する。このため、スイッチング素子がオンするときに短時間でドリフト領域の抵抗が低下する。したがって、このスイッチング素子では、損失が生じ難い。

特開２００７−２４２８５２号公報

上述したように、特許文献１のスイッチング素子がオフするときには、接続領域はドリフト領域との界面から空乏化される。このとき、半導体基板内に生じる電位差により、接続領域の下側の範囲では上側の範囲と比較して空乏化されやすい。図８、９は、接続領域１３８内の空乏層の分布を示している。図８、９において、接続領域１３８内のドットによりハッチングされた領域が空乏層１３８ａであり、接続領域１３８内のハッチングされていない領域が空乏化していない領域（非空乏化領域１３８ｂ）である。図８、９における矢印は、空乏層の伸びを表している。スイッチング素子がオフしている状態では、ドリフト領域１３４内の電位が下側ほど高くなる。このため、図８に示すように、接続領域１３８の下側の範囲では空乏層１３８ａが伸びやすく、接続領域１３８の上側の範囲では空乏層１３８ａが伸びにくい。このため、接続領域１３８の下側の範囲は完全に空乏化される一方、接続領域１３８の上側の範囲では、ドリフト領域１３４との界面近傍のみが空乏化され、非空乏化領域１３８ｂが残存する。トレンチ２２と平行な断面で見た場合には、図９に示すように、接続領域の下側の範囲が完全空乏化され、接続領域１３８の上側の範囲には非空乏化領域１３８ｂが残存する。同時に、図９に示すように、トレンチ２２の長手方向における接続領域１３８の端部１３８ｃからも接続領域１３８内に空乏層が伸びる。このため、端部１３８ｃの近傍で、非空乏化領域１３８ｂに角部１３７が生じる。

空乏層１３８ａ内には電位差が生じる。非空乏化領域１３８ｂ内では電位差がほとんど生じない。このため、角部１３７の周辺で等電位線が曲がり、角部１３７の周辺で等電位線の間隔が局所的に狭くなる。このため、角部の周辺で電界集中が生じる。この電界集中により、スイッチング素子の耐圧が低くなる。本明細書は、接続領域内に生じる空乏層による電界集中を緩和して、スイッチング素子の耐圧を向上する技術を開示する。

本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられており、前記上面において一方向に長く伸びるトレンチと、前記トレンチの内面を覆っているゲート絶縁膜と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を備えている。前記半導体基板が、前記ゲート絶縁膜に接しているｎ型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、前記トレンチの短手方向の側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続している複数のｐ型の接続領域、を備えている。前記トレンチの長手方向における前記接続領域の幅が、前記ボディ領域の下面から前記トレンチの下面までの長さより短い。

上記のスイッチング素子がオフするときには、ドリフト領域から接続領域内に空乏層が伸びる。トレンチの長手方向における接続領域の幅は、ボディ領域の下面からトレンチの下面までの幅より短い。このように接続領域の幅が短いと、例えば、図５に示すように、接続領域の両端部（図９の端部１３８ｃに相当する部分）から横方向に伸びる空乏層によって接続領域の広い範囲が空乏化されるようになる。すなわち、接続領域の両端部から伸びる空乏層の影響が支配的となる。このため、図８に示すような接続領域の上下方向における空乏層の伸びの差の影響による非空乏化領域が生じ難くなる。この結果、接続領域内の非空乏化領域の角部に電界集中が生じることを抑制することができる。本発明者らが行ったシミュレーションにおいて、図１０に示されるように、接続領域の幅（Ｌ１）と、ボディ領域の下面からトレンチの下面までの長さ（Ｌ２）との比を１以下とすることでスイッチング素子の耐圧が向上することが分かった。したがって、上記のように接続領域の幅をボディ領域の下面からトレンチの下面までの長さより短い構成とすることで、耐圧が高いスイッチング素子を得ることができる。

ＭＯＳＦＥＴ１０の上面図。 図１のＩＩ−ＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＩＩ−ＩＩＩ線におけるＭＯＳＦＥＴ１０の断面図。 図１のＩＶ−ＩＶ線におけるＭＯＳＦＥＴ１０の断面図。 ＭＯＳＦＥＴ１０がターンオフするときの状態を示す断面図（矢印によって、空乏層の伸びが示される）。 変形例の構成を示す図（図１に対応）。 変形例の構成を示す図（図１に対応）。 従来のＭＯＳＦＥＴがターンオフするときのトレンチ近傍の状態を示す断面図（矢印によって、空乏層の伸びが示される）。 図８のＩＸ−ＩＸ線における断面図（矢印によって、空乏層の伸びが示される）。 ＭＯＳＦＥＴ１０の接続領域の幅に依存する耐圧を示すグラフ。

図１〜４は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。図２、３に示すように、ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）によって構成されている。

図２、３に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２、３に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。ゲート絶縁膜２４は、底部絶縁膜２４ａと側面絶縁膜２４ｂを有している。底部絶縁膜２４ａは、トレンチ２２の底部に設けられている。底部絶縁膜２４ａは、トレンチ２２の底面と、その底面近傍の側面を覆っている。側面絶縁膜２４ｂは、底部絶縁膜２４ａの上部のトレンチ２２の側面を覆っている。底部絶縁膜２４ａの厚みは、側面絶縁膜２４ｂの厚みよりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

図２、３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６及び複数の接続領域３８が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の短手方向の側面（短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、ゲート絶縁膜２４に接している。各ソース領域３０は、トレンチ２２の上端部においてゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ボディ領域３２は、２つのソース領域３０に挟まれた範囲で、上部電極７０にオーミック接触している。ボディ領域３２は、ソース領域３０の下側でゲート絶縁膜２４に接している。また、図１、３に示すように、ボディ領域３２は、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の短手方向の側面において、ゲート絶縁膜２４に接している。すなわち、ドリフト領域３４は、ボディ領域３２の下側でゲート絶縁膜２４に接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、ゲート絶縁膜２４に接している。図３に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域でゲート絶縁膜２４に接している。図２に示すように、各底部領域３６の周囲は、ドリフト領域３４に囲まれている。後述する接続領域３８が形成されている箇所を除いて、各底部領域３６は、ドリフト領域３４によってボディ領域３２から分離されている。

接続領域３８は、ｐ型領域である。図１、４に示すように、接続領域３８は、トレンチ２２の短手方向の側面に沿って設けられている。接続領域３８は、ボディ領域３２からトレンチ２２の短手方向の側面に沿って下側に伸びている。トレンチ２２の短手方向の側面に対して、複数の接続領域３８が配置されている。接続領域３８は、トレンチ２２の短手方向の側面において、ゲート絶縁膜２４に接している。接続領域３８の下端は、底部領域３６に接続されている。すなわち、接続領域３８によって、ボディ領域３２と底部領域３６が接続されている。トレンチ２２の長手方向（ｙ方向）における各接続領域３８の長さＬ１（図４参照）は、ボディ領域３２の下面３２ａからトレンチ２２の下面２２ａまでの長さＬ２（図４参照）より短い。なお、図４では、各要素の位置関係の理解のため、トレンチ２２内の構造を破線により示している。接続領域３８のｐ型不純物濃度は、ボディ領域３２及び底部領域３６のｐ型不純物濃度よりも低い。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧（本実施形態では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２にチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消滅し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。

ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。下部電極７２の電位が上昇する過程において、底部領域３６と下部電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から接続領域３８とボディ領域３２を介して上部電極７０へホールが流れる。このようにホールが流れている間は、底部領域３６の電位の上昇が抑制され、底部領域３６の電位が上部電極７０の電位よりもわずかに高い電位に維持される。

また、下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。ドリフト領域３４の電位が上昇すると、ボディ領域３２とドリフト領域３４の間に電位差が生じる。このため、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からドリフト領域３４に空乏層が広がる。また、ドリフト領域３４の電位が上昇すると、底部領域３６とドリフト領域３４の間に電位差が生じる。このため、底部領域３６とドリフト領域３４の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からドリフト領域３４に空乏層が広がる。このように、ボディ領域３２からだけでなく底部領域３６からもドリフト領域３４に空乏層が広がるので、ドリフト領域３４が短時間で空乏化される。さらに、底部領域３６から伸びる空乏層によって各トレンチ２２の下端部近傍の半導体領域が保護されるので、各トレンチ２２の下端部近傍の半導体領域に電界が集中し難い。したがって、ＭＯＳＦＥＴ１０は高い耐圧を有する。

また、ドリフト領域３４の電位が上昇すると、接続領域３８とドリフト領域３４の界面のｐｎ接合にも逆電圧が印加される。接続領域３８のｐ型不純物濃度が低いので、ｐｎ接合から接続領域３８内に空乏層が広がる。上述したように、トレンチ２２の長手方向における接続領域３８の長さＬ１は、ボディ領域３２の下面３２ａからトレンチ２２の下面２２ａまでの長さＬ２より短い。このため、従来構造における空乏層の広がりを示す図８、９と本実施形態の構造における空乏層の広がりを示す図５を比較すると明らかなように、本実施形態ではトレンチ２２の長手方向における接続領域３８の両端部３８ｃから接続領域３８内に速やかに空乏層が伸びる。両端部３８ｃから伸びる空乏層によって接続領域３８のほぼ全域が空乏化される。接続領域３８が空乏化されることによって、底部領域３６が上部電極７０から電気的に分離される。底部領域３６がボディ領域３２から電気的に分離されると、底部領域３６から上部電極７０に向かうホールの流れが停止し、底部領域３６の電位がフローティングとなる。このため、底部領域３６の電位が、下部電極７２の電位の上昇に伴って上昇する。

底部領域３６の電位が上昇することで、底部領域３６と下部電極７２の間の電位差が過大となることが防止される。下部電極７２の電位が上部電極７０に対して電源電圧分高い電位まで上昇することで、ＭＯＳＦＥＴ１０のターンオフが完了する。

以上に説明したように、本実施形態のＭＯＳＦＥＴ１０では、接続領域３８のほぼ全域が空乏化されるので、ＭＯＳＦＥＴ１０がオフした状態において接続領域３８内に非空乏化領域が残存することを防止することができる。したがって、接続領域３８内に非空乏化領域の角部が生じることを抑制することができる。したがって、接続領域３８内における電界集中を緩和することができる。すなわち、ＭＯＳＦＥＴ１０は、高い耐圧を有する。

ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、トレンチ２２の短手方向の側面においてゲート絶縁膜２４に接している範囲のボディ領域３２に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これによって、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ボディ領域３２とドリフト領域３４の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からドリフト領域３４に広がっていた空乏層が、ボディ領域３２に向かって収縮し、消滅する。これにより、上部電極７０から、ソース領域３０、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。

また、ドリフト領域３４の電位が低下する過程において、接続領域３８に広がっている空乏層が、ドリフト領域３４に向かって収縮し、消滅する。その結果、底部領域３６が、接続領域３８を介してボディ領域３２に電気的に接続される。すると、上部電極７０からボディ領域３２と接続領域３８を介して底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が底部領域３６に向かって収縮し、消滅する。このため、ドリフト領域３４の抵抗が低下し、上部電極７０から下部電極７２に向かって電子が流れ易くなる。

なお、上述した実施形態では、トレンチ２２の短手方向の一方の側面のみに接続領域３８を形成した。しかしながら、図６に示すように、トレンチ２２の短手方向の他方の側面にも同様の接続領域３８を形成してもよい。この構成では、ボディ領域３２と底部領域３６を接続する接続領域３８の合計体積を増加させることができる。すなわち、ＭＯＳＦＥＴがターンオンするときの底部領域３６へのホールの供給経路を増加させることができる。このため、ゲート電極２６の電位をゲートオン電位に引き上げてから短時間でドリフト領域３４の抵抗が低下する。したがって、ＭＯＳＦＥＴの損失を低減させることができる。

また、図７に示すように、接続領域３８を平面視において千鳥状に配列してもよい。この構成では、底部領域３６へのホールの供給経路を分散させることができる。このため、より短時間で底部領域３６内にホールを供給することができる。したがって、ドリフト領域３４内に広がる空乏層をより速く消滅させることができ、ＭＯＳＦＥＴの損失をより低減させることができる。また、ＭＯＳＦＥＴのオン時における電流経路を分散させることができる。このため、電流密度が低減し、ＭＯＳＦＥＴの損失を低減することができる。

以上、実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
２２：トレンチ
２４：ゲート絶縁膜
２４ａ：底部絶縁膜
２４ｂ：側面絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３８：接続領域
７０：上部電極
７２：下部電極

Claims (1)

1. スイッチング素子であって、
   半導体基板と、
   前記半導体基板の上面に設けられており、前記上面において一方向に長く伸びるトレンチと、
   前記トレンチの内面を覆っているゲート絶縁膜と、
   前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を備えており、
   前記半導体基板が、
   前記ゲート絶縁膜に接しているｎ型のソース領域と、
   前記ソース領域の下側で前記ゲート絶縁膜に接しているｐ型のボディ領域と、
   前記ボディ領域の下側で前記ゲート絶縁膜に接しており、前記ボディ領域によって前記ソース領域から分離されているｎ型のドリフト領域と、
   前記トレンチの底面において前記ゲート絶縁膜に接しているｐ型の底部領域と、
   前記トレンチの短手方向の側面において前記ゲート絶縁膜に接しており、前記ボディ領域と前記底部領域を接続している複数のｐ型の接続領域、
   を備えており、
   前記トレンチの長手方向における前記接続領域の幅が、前記ボディ領域の下面から前記トレンチの下面までの長さより短い、
   スイッチング素子。

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