JP7326991B2 - スイッチング素子 - Google Patents

Description

本明細書に開示の技術は、スイッチング素子に関する。

特許文献１には、上面にトレンチが設けられた半導体基板を有するスイッチング素子が開示されている。トレンチ内には、ゲート絶縁膜とゲート電極が配置されている。半導体基板は、ｎ型のソース領域とｐ型のボディ領域とｎ型のドリフト領域を有している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域の下側でゲート絶縁膜に接している。また、半導体基板は、トレンチの底面においてゲート絶縁膜に接しているｐ型の底部領域を有している。底部領域は、その周囲をドリフト領域に囲まれている。

このスイッチング素子がオフするときには、底部領域からドリフト領域内に空乏層が広がる。底部領域からドリフト領域に広がる空乏層によって、トレンチの下端近傍における電界の集中が抑制される。

特開２００７－２４２８５２号公報

底部領域を有するスイッチング素子でも、電界緩和が十分でなく、トレンチの下端に位置するゲート絶縁膜に過度に高い電界が加わる場合がある。これに対し、底部領域をより深くすることで、ゲート絶縁膜に加わる電界をさらに緩和することができる。しかしながら、底部領域を深くすると、底部領域の幅が広くなり、底部領域に隣接するドリフト領域（すなわち、電流が流れる領域）の幅が狭くなる。このため、スイッチング素子のオン抵抗が高くなる。本明細書では、トレンチの下端に位置するゲート絶縁膜に加わる電界を緩和できるとともに、スイッチング素子のオン抵抗を低減する技術を提供する。

本明細書が開示するスイッチング素子は、半導体基板と、前記半導体基板の上面に設けられた複数のトレンチと、前記複数のトレンチの内面を覆うゲート絶縁膜と、前記複数のトレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を備えている。前記半導体基板が、複数の第１領域と、ベース領域と、ドリフト領域と、複数の底部領域を有している。前記複数の第１領域は、前記半導体基板の上面に露出しており、対応する前記トレンチ内の前記ゲート絶縁膜に接しているｎ型領域である。前記ベース領域は、前記各第１領域の下側で前記ゲート絶縁膜に接しているｐ型領域である。前記ドリフト領域は、前記ベース領域の下側で前記ゲート絶縁膜に接しており、前記ベース領域によって前記第１領域から分離されているｎ型領域である。前記複数の底部領域は、対応する前記トレンチの底面において前記ゲート絶縁膜に接しており、周囲を前記ドリフト領域に囲まれているｐ型領域である。前記複数のトレンチが、複数の第１トレンチと、前記複数の第１トレンチの間に配置されている第２トレンチと、を有している。前記複数の底部領域が、対応する前記第１トレンチの底部において前記ゲート絶縁膜に接する複数の第１底部領域と、前記第２トレンチの底部において前記ゲート絶縁膜に接する第２底部領域と、を有している。前記各第１底部領域の深さが、前記第２底部領域の深さよりも深く、前記各第１底部領域の幅が、前記第２底部領域の幅よりも広い。

スイッチング素子がオフするときには、底部領域内にも空乏層が広がる。このとき、底部領域内には、空乏化しない領域（非空乏化領域）が残存する。上記のスイッチング素子は、第１トレンチの底部に設けられた第１底部領域の深さが、第２トレンチの底部に設けられた第２底部領域の深さよりも深い。したがって、このスイッチング素子がオフしたときには、第１底部領域内の非空乏化領域の下端が、第２底部領域内の非空乏化領域の下端よりも下側に位置する。このため、ドリフト領域内において、第１トレンチの近傍では第２トレンチの近傍よりも等電位線が下側に分布する。その結果、第２トレンチの下端に位置するゲート絶縁膜への電界集中が緩和される。さらに、第１トレンチの下端は、深い位置まで伸びる非空乏化領域（第１底部領域内の非空乏化領域）によって囲まれるので、第１トレンチの下端に位置するゲート絶縁膜への電界集中が緩和される。以上の通り、上記のスイッチング素子によれば、各トレンチの下端に位置するゲート絶縁膜への電界集中を効果的に抑制することができる。また、このスイッチング素子では、第１トレンチの底部の第１底部領域の幅が広い一方で、第２トレンチの底部の第２底部領域の幅が狭い。このため、すべての底部領域の幅が広い場合よりも、スイッチング素子のオン抵抗を低減することができる。

ＭＯＳＦＥＴ１０の断面図。 ＭＯＳＦＥＴ１０がオフしているときのトレンチ近傍の空乏化領域の分布を示す断面図。

図１は、実施形態のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）１０を示している。ＭＯＳＦＥＴ１０は、半導体基板１２と、電極、絶縁膜等を備えている。半導体基板１２は、例えば、Ｓｉ（シリコン）や、ＳｉＣ（炭化シリコン）といった半導体材料により構成されている。半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。各トレンチ２２は、図１の紙面に対して垂直方向に沿って互いに平行に伸びている。

各トレンチ２２の内面は、ゲート絶縁膜２４に覆われている。各トレンチ２２の内部には、ゲート電極２６が配置されている。ゲート電極２６は、ゲート絶縁膜２４の表面を覆っている。ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。以下では、図１の中央に位置する３つのトレンチ２２のそれぞれを第２トレンチ２２ｂといい、当該３つの第２トレンチ２２ｂの両側に位置する２つのトレンチ２２のそれぞれを第１トレンチ２２ａという。すなわち、本実施形態では、一対の第１トレンチ２２ａの間に、３つの第２トレンチ２２ｂが配置されている。なお、図示していないが、半導体基板１２の上面１２ａには、一対の第１トレンチ２２ａの間に３つの第２トレンチ２２ｂが配置された構造が、図１の左右方向に沿って繰り返し形成されている。すなわち、図１の左側に位置する第１トレンチ２２ａの左側に設けられたトレンチ２２と、図１の右側に位置する第１トレンチ２２ａの右側に設けられたトレンチ２２は、第２トレンチ２２ｂである。

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。

半導体基板１２の内部には、複数のソース領域３０、ベース領域３２、ドリフト領域３４、ドレイン領域３５、及び複数の底部領域３６が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、上部電極７０にオーミック接触している。各ソース領域３０は、対応するトレンチ２２の側面において、ゲート絶縁膜２４に接している。各ソース領域３０は、対応するトレンチ２２の上端部において、ゲート絶縁膜２４に接している。ソース領域３０は、「第１領域」の一例である。

ベース領域３２は、ｐ型領域である。ベース領域３２は、各ソース領域３０に接している。ベース領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域３０の下側まで伸びている。ベース領域３２は、コンタクト領域３２ａとメインベース領域３２ｂを有している。コンタクト領域３２ａは、メインベース領域３２ｂよりも高いｐ型不純物濃度を有している。コンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。コンタクト領域３２ａは、上部電極７０にオーミック接触している。メインベース領域３２ｂは、ソース領域３０及びコンタクト領域３２ａの下側に配置されている。メインベース領域３２ｂは、トレンチ２２の側面において、ゲート絶縁膜２４に接している。メインベース領域３２ｂは、ソース領域３０の下側でゲート絶縁膜２４に接している。メインベース領域３２ｂの下端は、ゲート電極２６の下端よりも上側に位置している。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ベース領域３２の下側に配置されている。ドリフト領域３４は、ベース領域３２によってソース領域３０から分離されている。ドリフト領域３４は、トレンチ２２の側面において、ゲート絶縁膜２４に接している。ドリフト領域３４は、ベース領域３２の下側でゲート絶縁膜２４に接している。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４よりも高いｎ型不純物濃度を有している。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、下部電極７２にオーミック接触している。

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、ゲート絶縁膜２４に接している。各底部領域３６は、対応するトレンチ２２の底面に沿って、図１の紙面に対して垂直方向に長く伸びている。各底部領域３６の周囲は、ドリフト領域３４に囲まれている。各底部領域３６は、ドリフト領域３４によってベース領域３２から分離されている。

底部領域３６は、複数の第１底部領域３６ａと複数の第２底部領域３６ｂを有している。各第１底部領域３６ａは、対応する第１トレンチ２２ａの底部においてゲート絶縁膜２４に接している。各第２底部領域３６ｂは、対応する第２トレンチ２２ｂの底部においてゲート絶縁膜２４に接している。すなわち、本実施形態では、２つの第１底部領域３６ａの間に、３つの第２底部領域３６ｂが配置されている。第１底部領域３６ａは、第２底部領域３６ｂよりも深い位置まで伸びている。一例ではあるが、第１トレンチ２２ａの下端から第１底部領域３６ａの下端までの深さｄ１は、第２トレンチ２２ｂの下端から第２底部領域３６ｂまでの深さｄ２の２倍以上であってよい。また、第１底部領域３６ａは、第２底部領域３６ｂよりも幅が広い。別言すると、第１底部領域３６ａは、第２底部領域３６ｂよりも、トレンチ２２の短手方向の厚みが厚い。一例ではあるが、第１底部領域３６ａの最大幅ｗ１は、第２底部領域３６ｂの最大幅ｗ２の２倍以上であってよい。

第１底部領域３６ａは、第１トレンチ２２ａの底面にドーパントを注入することで形成される。第２底部領域３６ｂは、第２トレンチ２２ｂの底面にドーパントを注入することで形成される。第１底部領域３６ａは、第２底部領域３６ｂよりも深くドーパントが注入されることで形成される。このため、第１底部領域３６ａの深さｄ１は、第２底部領域３６ｂの深さｄ２よりも深くなる。また、このように第１底部領域３６ａを深く形成すると、第１底部領域３６ａの幅ｗ１も広くなる。このため、第１底部領域３６ａの幅ｗ１は、第２底部領域３６ｂの幅ｗ２よりも広くなる。各第１底部領域３６ａには、ドーパントとしてＢ（ボロン）が含まれている。各第２底部領域３６ｂには、ドーパントとしてＡｌ（アルミニウム）が含まれている。なお、第１底部領域３６ａと第２底部領域３６ｂが含有するドーパントはこれに限られず、例えば、第１底部領域３６ａと第２底部領域３６ｂが同じドーパントを含有していてもよい。

次に、ＭＯＳＦＥＴ１０の動作について説明する。ＭＯＳＦＥＴ１０の使用時には、ＭＯＳＦＥＴ１０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ１０と負荷の直列回路に対して、電源電圧が印加される。ＭＯＳＦＥＴ１０のドレイン側（下部電極７２）がソース側（上部電極７０）よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６ゲートオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のメインベース領域３２ｂにチャネル（反転層）が形成され、ＭＯＳＦＥＴ１０がオンする。ゲート電極２６にゲートオフ電位（ゲート閾値以下の電位）を印加すると、チャネルが消失し、ＭＯＳＦＥＴ１０がオフする。以下に、ＭＯＳＦＥＴ１０のターンオフ時とターンオン時の動作について、詳細に説明する。

ＭＯＳＦＥＴ１０をターンオフさせる場合には、ゲート電極２６の電位をゲートオン電位からゲートオフ電位に引き下げる。すると、チャネルが消失し、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分だけ高い電位まで上昇する。

下部電極７２の電位の上昇に伴って、ドレイン領域３５及びドリフト領域３４の電位も上昇する。すると、ドリフト領域３４とｐ型領域（すなわち、ベース領域３２及び底部領域３６）の界面のｐｎ接合に逆電圧が印加される。このため、そのｐｎ接合からドリフト領域３４に空乏層が広がる。空乏化したドリフト領域３４によって、ベース領域３２とドレイン領域３５の間の電圧が保持される。特に、底部領域３６からその周囲に空乏層が広がることで、トレンチ２２の下端近傍における電界集中が抑制される。

また、ＭＯＳＦＥＴ１０がオフするときには、各底部領域３６内にも空乏層が広がる。このとき、各底部領域３６内には、空乏化しない領域（非空乏化領域）が残存する。図２は、ＭＯＳＦＥＴ１０がオフしている状態における空乏化領域２００と非空乏化領域２０２の分布を示している。図２において、斜線でハッチングされた半導体領域が非空乏化領域２０２であり、ハッチングされていない半導体領域が空乏化領域２００である。図２に示すように、本実施形態のＭＯＳＦＥＴ１０では、第１トレンチ２２ａの底部に設けられた第１底部領域３６ａの深さｄ１が、第２トレンチ２２ｂの底部に設けられた第２底部領域３６ｂの深さｄ２よりも深い。したがって、ＭＯＳＦＥＴ１０がオフしたときには、第１底部領域３６ａ内の非空乏化領域２０２ａの下端が、第２底部領域３６ｂ内の非空乏化領域２０２ｂの下端よりも下側に位置する。このため、ドリフト領域３４内において、第１トレンチ２２ａの近傍では、第２トレンチ２２ｂの近傍よりも等電位線が下側に分布する。その結果、第２トレンチ２２ｂの下端に位置するゲート絶縁膜２４への電界集中が抑制される。さらに、第１トレンチ２２ａの下端は、深い位置まで伸びる非空乏化領域２０２ａ（第１底部領域３６ａ内の非空乏化領域）によって囲まれるので、第１トレンチ２２ａの下端に位置するゲート絶縁膜２４への電界集中が緩和される。

ＭＯＳＦＥＴ１０をターンオンさせる場合には、ゲート電極２６の電位をゲートオフ電位からゲートオン電位に引き上げる。すると、ゲート絶縁膜２４に接している範囲のベース領域３２に電子が引き寄せられる。これにより、当該範囲のベース領域３２がｐ型からｎ型に反転し、チャネルが形成される。チャネルによって、ソース領域３０とドリフト領域３４が接続される。これにより、ドリフト領域３４、ドレイン領域３５及び下部電極７２の電位が低下する。ドリフト領域３４の電位が低下すると、ドリフト領域３４とｐ型領域の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ドリフト領域３４内に広がっていた空乏層が、ｐ型領域に向かって収縮する。これにより、上部電極７０から、ソース領域、チャネル、ドリフト領域３４、ドレイン領域３５を経由して下部電極７２へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。

チャネルを通過した電子は、底部領域３６によって挟まれた範囲のドリフト領域３４を下側へ流れる。本実施形態のＭＯＳＦＥＴ１０では、第１トレンチ２２ａの底部の第１底部領域３６ａの幅が広い一方で、第２トレンチ２２ｂの底部の第２底部領域３６ｂの幅が狭い。このため、第２底部領域３６ｂに隣接するドリフト領域３４では、電子を流すことができる領域の幅を広く確保することができる。このため、この領域の電気抵抗を低減することができる。したがって、ＭＯＳＦＥＴ１０は、低いオン抵抗を有する。

以上の通り、本実施形態では、複数の底部領域３６の中に、深さが深く、幅が広い第１底部領域３６ａを所定の数のトレンチ間隔で設けることによって、高い耐圧を有するとともに、低いオン抵抗を有するＭＯＳＦＥＴ１０を実現することができる。

上述した実施形態では、２つの第１底部領域３６ａの間に、３つの第２底部領域３６ｂが配置されていた。しかしながら、２つの第１底部領域３６ａの間に配置される第２底部領域３６ｂの数はこれに限られず、３つより少なくてもよいし、３つより多くてもよい。すなわち、２つの第１底部領域３６ａの間に、少なくとも１つの第２底部領域３６ｂが配置されていればよい。

また、上述した実施形態では、２つの第１トレンチ２２ａの間に位置する３つのトレンチ２２の底部のすべてに底部領域３６が配置されていた。しかしながら、２つの第１トレンチ２２ａの間には、底部領域３６が配置されていないトレンチ２２が含まれていてもよい。すなわち、２つの第１トレンチ２２ａの間には、第２底部領域３６ｂが設けられた第２トレンチ２２ｂが少なくとも１つあればよい。

また、上述した実施形態では、ＭＯＳＦＥＴについて説明したが、ＩＧＢＴに本明細書に開示の技術を適用してもよい。ｎ型のドレイン領域３５をｐ型領域に代えることによって、ＩＧＢＴの構造を得ることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ＭＯＳＦＥＴ
１２：半導体基板
１２ａ：上面
１２ｂ：下面
２２：トレンチ
２２ａ：第１トレンチ
２２ｂ：第２トレンチ
２４：ゲート絶縁膜
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ベース領域
３２ａ：コンタクト領域
３２ｂ：メインベース領域
３４：ドリフト領域
３５：ドレイン領域
３６：底部領域
３６ａ：第１底部領域
３６ｂ：第２底部領域
７０：上部電極
７２：下部電極

Claims (1)

1. スイッチング素子であって、
   半導体基板と、
   前記半導体基板の上面に設けられた複数のトレンチと、
   前記複数のトレンチの内面を覆うゲート絶縁膜と、
   前記複数のトレンチの内部に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
   を備えており、
   前記半導体基板が、
   前記半導体基板の上面に露出しており、対応する前記トレンチ内の前記ゲート絶縁膜に接している複数のｎ型領域と、
   前記各ｎ型領域の下側で前記ゲート絶縁膜に接しているｐ型のベース領域と、
   前記ベース領域の下側で前記ゲート絶縁膜に接しており、前記ベース領域によって前記ｎ型領域から分離されているｎ型のドリフト領域と、
   対応する前記トレンチの底面において前記ゲート絶縁膜に接しており、周囲を前記ドリフト領域に囲まれている複数のｐ型の底部領域、
   を有しており、
   前記複数のトレンチが、複数の第１トレンチと、前記複数の第１トレンチの間に配置されている第２トレンチと、を有しており、
   前記複数のｎ型領域が、対応する前記第１トレンチの側面において前記ゲート絶縁膜に接する複数の第１ｎ型領域と、前記第２トレンチの側面において前記ゲート絶縁膜に接する第２ｎ型領域と、を有しており、
   前記複数の底部領域が、対応する前記第１トレンチの底部において前記ゲート絶縁膜に接する複数の第１底部領域と、前記第２トレンチの底部において前記ゲート絶縁膜に接する第２底部領域と、を有しており、
   前記各第１底部領域の深さが、前記第２底部領域の深さよりも深く、
   前記各第１底部領域の幅が、前記第２底部領域の幅よりも広い、
   スイッチング素子。

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