JP7158317B2 - 半導体装置 - Google Patents

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Description

この発明は、ＩＧＢＴ領域、ダイオード領域、及びＭＯＳＦＥＴ領域を含んで構成される半導体装置に関する。
家電製品、電気自動車または鉄道など幅広い分野で用いられるインバータ装置の多くは、誘導モータなどの誘導性負荷を駆動する。インバータ装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などのスイッチング素子、及び還流ダイオード(以下、単に「ダイオード」と称することがある)などの複数種の半導体デバイスを用いて構成される。インバータ装置は高効率かつ省電力であることが求められるため、半導体装置の高性能化と低コスト化が市場から要求されている。
電力用の半導体装置の高性能化と低コスト化のため、トレンチＭＯＳゲート構造、半導体基板の薄板化、及び逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ:Reverse Conducting IGBT）などが開発されている。ＲＣ－ＩＧＢＴは双方向に通電できる半導体装置であり、例えばＩＧＢＴとダイオードを同一半導体基板に内蔵して一体化したものがある。
特許文献１には、半導体基板と、上記半導体基板に設けられた２以上の超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部と、上記半導体基板に垂直な面で切断した断面において２以上の上記超接合型トランジスタ領域が挟む領域に設けられた１以上のＩＧＢＴ領域とを備え、上記ＩＧＢＴ領域を有するＩＧＢＴ部と上記超接合型トランジスタ領域を含むＳＪ‐ＭＯＳＦＥＴ部との境界部は、還流ダイオード部を有する半導体装置が開示されている。
特開２０１６－２２５５８３号公報
特許文献１で開示された従来の半導体装置のように、ＳＪ－ＭＯＳＦＥＴを含むＲＣ－ＩＧＢＴは、ＳＪ－ＭＯＳＦＥＴ部にｐ型のカラムとｎ型カラムが交互に配置される構造を採用している。
上記構造を採用した場合、逆電圧が印加された時に、ＩＧＢＴとＳＪ－ＭＯＳＦＥＴの間のｐｎ境界部で高い電界集中が起きる。このため、従来の半導体装置は、還流ダイオード部においてダイオード動作が行われる逆導通時に、ＭＯＳＦＥＴ領域のｐ型のカラムからダイオード領域に向けてホールキャリアが流入してしまう。
したがって、従来の半導体装置は、上述したホールキャリアの流入分、リカバリ電流が大きくなるため、電気特性が良くないという問題点があった。
さらに、ｐ型のカラムとｎ型カラムとの製造をエピタキシャル成長にて製造する必要があるため、製造コストが高くなるという問題点もあった。
この発明は上記問題点を解決するためになされたもので、良好な電気特性を有し、かつ、製造コストを抑えた半導体装置を得ることを目的とする。
この発明に係る請求項１記載の半導体装置は、内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にダイオードを有するダイオード領域と、内部にＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域とを含んで構成される半導体装置であって、第１及び第２の主面を有する半導体基板と、前記半導体基板に設けられる第１の導電型のドリフト層と、前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して選択的に配置される第２の導電型のベース層と、前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して選択的に配置される第２の導電型のアノード層とを備え、前記ＩＧＢＴ領域、前記ダイオード領域及び前記ＭＯＳＦＥＴ領域間で前記ドリフト層が共用され、前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域間で前記ベース層が共用され、前記ダイオード領域で前記アノード層が利用され、前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域は、それぞれ、前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれた埋込導電層を含み、前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域は、それぞれ、前記埋込導電層をゲート電極、前記絶縁膜をゲート絶縁膜とし、前記ベース層をチャネル領域としたＭＯＳゲート構造を有し、前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域との間に前記ダイオード領域が配置されることにより、前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域とは隣接することなく分離されることを特徴とし、前記ダイオード領域は、前記アノード層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれたダミー埋込導電層を有し、前記ベース層と前記アノード層とは同一形成層に設けられる。
請求項１記載の本願発明である半導体装置は、ＩＧＢＴを有するＩＧＢＴ領域に加えＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域を備えるため、小電流域から大電流域にかけてオン電圧の低減化を図ることができる。
請求項１記載の本願発明である半導体装置は、ＩＧＢＴ領域とＭＯＳＦＥＴ領域とを互いに隣接することなく分離しているため、ＩＧＢＴ構造によるＩＧＢＴ動作とＭＯＳＦＥＴによるＭＯＳＦＥＴ動作とが互いに干渉することはない。
その結果、請求項１記載の本願発明は、ＩＧＢＴ動作及びＭＯＳＦＥＴ動作を共に精度良く実行させることができるため、良好な電気特性を有する効果を奏する。
さらに、ＩＧＢＴ領域、ダイオード領域及びＭＯＳＦＥＴ領域間でドリフト層が共用されている分、製造工程が容易になるため、請求項１記載の本願発明は製造コストを抑制することができる。
実施の形態１の半導体装置の構造を示す断面図である。 実施の形態１の半導体装置をおもて面側から視た平面図である。 実施の形態１の半導体装置を裏面から視た平面図である。 実施の形態１の半導体装置との比較用半導体装置の構造を示す断面図である。 実施の形態２の半導体装置の構造を示す断面図である。 実施の形態３の半導体装置の構造を示す断面図である。 実施の形態４の半導体装置の構造を示す断面図である。 実施の形態５の半導体装置の構造を示す断面図である。
＜はじめに＞
以下、図面を参照しながら実施の形態１～実施の形態５について説明する。図面は模式的に示されたものであるため、サイズ及び位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。以下の説明では、「上」、「下」、「側」、「底」、「表（おもて）」または「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。半導体の導電型について、第１の導電型をｎ型、第２の導電型をｐ型として説明を行う。しかし、これらを反対にして第１の導電型をｐ型、第２の導電型をｎ型としてもよい。ｎ＋型はｎ型よりもドナー不純物の濃度が高く、ｎ－型はｎ型よりもドナー不純物の濃度が低いことを意味する。同様に、ｐ＋型はｐ型よりもアクセプタ不純物の濃度が高く、ｐ－はｐ型よりもアクセプタ不純物の濃度が低いことを意味する。
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳＦＥＴ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばＭＯＳＦＥＴにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１０の構造を示す断面図である。実施の形態１の半導体装置１０はＲＣ－ＩＧＢＴである。図１にはＸＹＺ直交座標系を記している。後に示す図２～図８においてもＸＹＺ直交座標系を記している。
半導体装置１０は半導体基板４０を備えている。半導体基板４０は、＋Ｚ方向側の第１主面であるおもて面４０Ａと、第１主面に対向する－Ｚ方向側の第２主面である裏面４０Ｂを有している。さらに、半導体基板４０は、ＩＧＢＴ領域１１、ダイオード領域１２、及びＭＯＳＦＥＴ領域１３に分類されている。
半導体基板４０に第１の導電型であるｎ－型のドリフト層５０と第２の導電型であるｐ型のベース層１４とｐ型のアノード層２９とが設けられる。
ベース層１４は、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３内においてドリフト層５０の上面上に形成される。すなわち、ベース層１４は、ドリフト層５０に対し半導体基板４０のおもて面４０Ａ側に隣接して、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３内に選択的に配置される。
アノード層２９は、ダイオード領域１２内にいてドリフト層５０の上面上に形成される。すなわち、アノード層２９は、ドリフト層５０に対し半導体基板４０のおもて面４０Ａ側に隣接して、ダイオード領域１２内に選択的に配置される。ベース層１４及びアノード層２９の＋Ｚ方向側の上面が半導体基板４０のおもて面４０Ａとなる。したがって、ベース層１４とアノード層２９とは半導体基板４０において同一形成層に設けられる。
ＩＧＢＴ領域１１は、半導体基板４０のおもて面４０Ａから裏面４０Ｂに及ぶ。ダイオード領域１２も、半導体基板４０のおもて面４０Ａから裏面４０Ｂに及ぶ。ＩＧＢＴ領域１１とダイオード領域１２とは互いに隣接して配置される。
ＭＯＳＦＥＴ領域１３は、半導体基板４０のおもて面４０Ａから裏面４０Ｂに及ぶ。ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とは隣接しておらず、ダイオード領域１２とＭＯＳＦＥＴ領域１３は互いに隣接して配置される。
すなわち、実施の形態１の半導体基板４０は、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３との間に必ずダイオード領域１２が配置されることにより、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とは互いに隣接することなく分離される。
図２は、半導体装置１０をおもて面４０Ａ側から視た拡散層及びトレンチパターンを示す平面図である。ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３には、ｎ＋型のエミッタ層１６、ｐ＋型の拡散層１５及びゲート電極１９が存在する。
図１に示すように、ＩＧＢＴ領域１１において、実トレンチ１７が半導体基板４０のおもて面４０Ａ側からベース層１４を貫通してドリフト層５０の一部に達する領域に設けられる。この実トレンチ１７内に絶縁膜１８を介して埋め込まれた埋込導電層がゲート電極１９となる。
図２に示すように、エミッタ層１６と拡散層１５とは島状に複数設けられている。ゲート電極１９は平面視して複数本直線状に設けられている。
図２に示すように、ダイオード領域１２には、ｐ型のアノード層２９とダミーゲート電極２７とが設けられている。図１に示すように、ダイオード領域１２において、ダミートレンチ２８が実トレンチ１７と同様、半導体基板４０のおもて面４０Ａ側からアノード層２９を貫通してドリフト層５０の一部に達する領域に設けられる。このダミートレンチ２８内に絶縁膜３１を介して埋め込まれたダミー埋込導電層がダミーゲート電極２７となる。

図２に示すように、ダミーゲート電極２７は平面視して複数本直線状に設けられている。図２のＡ１からＡ２に向かう方向における断面構造が図１となる。なお、説明の都合上、図１において、拡散層１５及びエミッタ層１６の境界部を明確に示すべく、拡散層１５及びエミッタ層１６双方を図示している。
また、ＭＯＳＦＥＴ領域１３におけるおもて面４０Ａから視た構造は、ＩＧＢＴ領域１１と同じになる。
図３は、半導体装置１０を半導体基板４０の裏面４０Ｂ側から視た平面構造を示す平面図である。図３のＡ３からＡ４に向かう方向における断面構造が図１となる。ＩＧＢＴ領域１１及びダイオード領域１２の一部にｐ型のコレクタ層２５が設けられ、ダイオード領域１２及びＭＯＳＦＥＴ領域１３にはｎ＋型のカソード層３０が設けられる。コレクタ層２５及びカソード層３０の－Ｚ方向側の下面が半導体基板４０の裏面４０Ｂとなる。コレクタ層２５とカソード層３０とは半導体基板４０において同一形成層に設けられる。
以下、図１～図３を参照して、ＩＧＢＴ領域１１の構造及びＩＧＢＴの基本動作について説明する。ＩＧＢＴ領域１１には、図１及び図２に示されるように、ベース層１４の上層部にｐ＋型の拡散層１５とｎ＋型のエミッタ層１６が選択的に設けられる。
さらに、上述したように、ＩＧＢＴ領域１１には、ｎ－型のドリフト層５０、ｐ型のベース層１４、及び実トレンチ１７が設けられる。図１に示すように、ベース層１４はｎ－型のドリフト層５０の＋Ｚ方向側の上面に設けられている。すなわち、ドリフト層５０のおもて面４０Ａ側にｐ型のベース層１４が配置される。
上述したように、ベース層１４の上層部に、ｐ＋型の拡散層１５またはｎ＋型のエミッタ層１６が選択的に形成されている。図２に示すように、ｎ＋型のエミッタ層１６は、平面視して、ｐ＋型の拡散層１５を挟むように形成される。
実トレンチ１７はベース層１４を貫通して、ドリフト層５０の一部に到達する領域に設けられている。実トレンチ１７内において、図１に示されるように、絶縁膜１８を介してゲート電極１９が埋め込まれている。
ゲート電極１９は、例えばポリシリコンなどを導電材料とすることができる。ゲート電極１９は、Ｘ方向において絶縁膜１８を介してベース層１４に対向している。絶縁膜１８の材料は例えば酸化シリコンであるＳｉＯ２が考えられる。
図２に示すように、平面視してｎ＋型のエミッタ層１６が形成された領域において、実トレンチ１７はエミッタ層１６及びベース層１４を貫通してドリフト層５０に達する。一方、平面視してｐ＋型の拡散層１５が形成された領域において、実トレンチ１７は拡散層１５及びベース層１４を貫通してドリフト層５０に達する。
ＩＧＢＴ領域１１において、拡散層１５、エミッタ層１６及びゲート電極１９の表面上に形成される表面構造として、例えば、図１に示すエミッタ電極２０、層間絶縁膜２１及びバリアメタル膜２３が形成されている。
図１に示すように、層間絶縁膜２１は実トレンチ１７の上部を覆って形成されており、この層間絶縁膜２１の存在により、ゲート電極１９とエミッタ電極２０との絶縁が図られている。層間絶縁膜２１には選択的にコンタクトホール２２が形成されている。コンタクトホール２２は層間絶縁膜２１を貫通している。
コンタクトホール２２により、ｐ＋型の拡散層１５とｎ＋型のエミッタ層１６の一部が層間絶縁膜２１から露出する。そして、層間絶縁膜２１上及びコンタクトホール２２の内部を含む半導体基板４０のおもて面４０Ａ上の全面にバリアメタル膜２３が形成されている。
バリアメタル膜２３は、コンタクトホール２２において拡散層１５及びエミッタ層１６の上面に接触する。バリアメタル膜２３はシリコン半導体と接触することでシリサイド化するため、エミッタ層１６及び拡散層１５との接触抵抗を低減する。
デザインルールの微細化を実現するため、バリアメタル膜２３の上に図１では図示しないタングステンプラグを形成することができる。コンタクトホール２２にタングステンプラグを用いる場合、バリアメタル膜２３は、上述した効果を得るために遷移金属とすることができる。例えばバリアメタル膜２３はチタンまたは窒化チタンを有する多層構造とすることができる。
バリアメタル膜２３、またはバリアメタル膜２３とタングステンプラグの上に、エミッタ電極２０が形成される。図１ではバリアメタル膜２３上にエミッタ電極２０が形成された構造を示している。エミッタ電極２０は例えばアルミニウム合金で形成することができる。エミッタ電極２０は、バリアメタル膜２３を介してｎ＋型のエミッタ層１６と電気的に接続され、バリアメタル膜２３を介してｐ＋型の拡散層１５と電気的に接続される。
ＩＧＢＴ領域１１において、ドリフト層５０の裏面上に形成される裏面構造として、例えば、図１に示すｎ型のバッファ層２４、ｐ型のコレクタ層２５及びコレクタ電極２６が形成されている。
ＩＧＢＴ領域１１において、バッファ層２４はドリフト層５０の－Ｚ方向側の下面に設けられ、コレクタ層２５はバッファ層２４の下面に設けられる。さらに、コレクタ電極２６はコレクタ層２５の下面に設けられる。コレクタ層２５は図１及び図３に示すように、エミッタ層１６の端部と比較して、Ｘ方向である水平方向に張り出し距離Ｗｏｐ分、ダイオード領域１２側に延在して設けられる。すなわち、コレクタ層２５はＩＧＢＴ領域１１とダイオード領域１２との境界を基準として、水平方向に張り出し距離Ｗｏｐ分延在している。
以下、本明細書では、ＩＧＢＴ領域１１からダイオード領域１２に張り出す場合のＷｏｐは正方向、ダイオード領域１２からＩＧＢＴ領域１１に張り出す場合のＷｏｐは負方向と定義する。
このようなＩＧＢＴ領域１１を有するＲＣ－ＩＧＢＴである半導体装置１０は、ｐ型のベース層１４、ｐ＋型の拡散層１５、絶縁膜１８及びゲート電極１９を有するトレンチＭＯＳゲート構造により高チャネル密度を実現することができる。
さらに、ｎ－型のドリフト層５０の膜厚を薄くすることで低損失化を実現することができる。ｎ－型のドリフト層５０の膜厚を薄くすると、ＩＧＢＴのスイッチングオフ時にｐ型のベース層１４とｎ－型のドリフト層５０のｐｎ接合から伸びる空乏層のストッパーが必要となる。そのようなストッパーとしてｎ－型のドリフト層５０よりも不純物濃度が高いｎ型のバッファ層２４が設けられる。なお、バッファ層２４の有無は製品用途によって決まり、製品用途によっては省略し得る。
上述したエミッタ電極２０、拡散層１５、エミッタ層１６、ベース層１４、ドリフト層５０、バッファ層２４、コレクタ層２５、コレクタ電極２６、ゲート電極１９、及び絶縁膜１８を主要構成要素としたＩＧＢＴがＩＧＢＴ領域１１内に設けられる。
以下、ＩＧＢＴのオン時の動作を説明する。ＩＧＢＴは、電子キャリア及びホールキャリアによって動作するバイポーラ素子であり、ＩＧＢＴのオン時には、ｐ型のベース層１４、ｎ＋型のエミッタ層１６、絶縁膜１８及びゲート電極１９によりｎチャネルのＭＯＳゲート構造が導通状態となる。
そして、ＩＧＢＴ領域１１内において、ｐ型のコレクタ層２５、ｎ型のバッファ層２４、ｎ－型のドリフト層５０、ｐ型のベース層１４、ｎ＋型のエミッタ層１６の経路で電流が流れる。
上述したように、ｐ型のベース層１４、ｎ＋型のエミッタ層１６、絶縁膜１８及びゲート電極１９によりトレンチ状のＭＯＳゲート構造が形成され、このようなＭＯＳゲート構造がＩＧＢＴ領域１１内に複数形成されている。
このような構成において、ＩＧＢＴは、ゲート電極１９に正の電圧を印加し、ベース層１４の一部にｎ型のチャネル領域を形成しつつ、コレクタ電極２６に正の電圧を印加することで動作する。
ＩＧＢＴは、動作時にドリフト層５０に電子キャリア及びホールキャリアを蓄積させ、電導度変調を起こすことにおりオン抵抗を低減化している。ＩＧＢＴのオン電圧を下げるためには、キャリアの蓄積効果が高くすることが必要である。
図４は実施の形態１の半導体装置１０との比較用半導体装置の構造を示す断面図である。
張り出し距離Ｗｏｐが“０”もしくは負の場合を考える、図４では張り出し距離Ｗｏｐがダイオード領域１２からＩＧＢＴ領域１１に向けて負の張り出し距離Ｗｏｐ分、張り出している。
図４で示す比較用半導体装置では、ｎ＋型のエミッタ層１６から流れる電子キャリアがｎ－型のドリフト層５０に蓄積されず、ｎ型のバッファ層２４及びダイオード領域１２のｎ＋型のカソード層３０に流れるため、ＩＧＢＴのキャリア蓄積効果が低くなる。
そこで、張り出し距離Ｗｏｐを図１に示すように正とすることにより、ｎ＋型のエミッタ層１６と、カソード層３０上に設けられたｎ型のバッファ層２４とのＸ方向に沿った水平距離が長くなる分、ドリフト層５０の抵抗成分が大きくなる。その結果、電子キャリアはｎ型のバッファ層２４に流れず、ドリフト層５０に蓄積され、ＩＧＢＴのオン電圧が下がる。
なお、ｐ＋型の拡散層１５は、スイッチングオフ時に発生するキャリアの掃き出しと、エミッタ電極２０とのコンタクト抵抗を下げる効果を有する。以上がＩＧＢＴ領域１１の構成及びＩＧＢＴの動作である。
次に、図１～図３を参照して、ＭＯＳＦＥＴ領域１３の構造及びＭＯＳＦＥＴの基本動作について説明する。ＭＯＳＦＥＴ領域１３のおもて面４０Ａ側の構成はＩＧＢＴ領域１１と同一構造となっている。図１に示すエミッタ電極２０、層間絶縁膜２１、バリアメタル膜２３、実トレンチ１７、絶縁膜１８、ゲート電極１９、コンタクトホール２２、ベース層１４、拡散層１５及びエミッタ層１６に関し、ＭＯＳＦＥＴ領域１３とＩＧＢＴ領域１１とは同様な構成を呈している。
なお、図１で示した構造は一例であり、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３のおもて面側４０Ａの構成は異なる場合もある。しかしながら、図１で示す構造の半導体装置１０は、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３を同プロセス条件で形成することにより、より低コストに製造することができる。
ＭＯＳＦＥＴ領域１３において、ドリフト層５０の裏面上に形成される裏面構造として、図１に示すｎ型のバッファ層２４、ｎ＋型のカソード層３０及びコレクタ電極２６が設けられている。
ＭＯＳＦＥＴ領域１３において、バッファ層２４はドリフト層５０の－Ｚ方向側の下面に設けられ、カソード層３０はバッファ層２４の下面に設けられる。コレクタ電極２６はカソード層３０の下面に設けられる。
上述したエミッタ電極２０、エミッタ層１６、ベース層１４、ドリフト層５０、バッファ層２４、カソード層３０、コレクタ電極２６、ゲート電極１９、及び絶縁膜１８を主要構成要素としたＭＯＳＦＥＴがＭＯＳＦＥＴ領域１３内に設けられる。なお、ＭＯＳＦＥＴ領域１３においては、エミッタ電極２０及びコレクタ電極２６のうち、一方がドレイン電極、他方がソース電極として機能する。
以下、ＭＯＳＦＥＴのオン時の動作を説明する。ＭＯＳＦＥＴは、ｐ型のベース層１４、ｎ＋型のエミッタ層１６、絶縁膜１８、ゲート電極１９及びｎ－型のドリフト層５０を主要構成要素としたｎチャネルのＭＯＳゲート構造を有している。電子キャリアはｎ－型のドリフト層５０から、ｎ型のバッファ層２４、ｎ＋型のカソード層３０を経由してコレクタ電極２６に流れる。
また、ＭＯＳＦＥＴは、内蔵ダイオードを備えており、ゲート電極１９にゼロまたは負の電圧を印加した状態で、エミッタ電極２０に正の電圧を印加すると、ｐ型のベース層１４からｎ－型のドリフト層５０へホールキャリアが注入され、ｎ＋型のカソード層３０からドリフト層５０へ電子キャリアが注入される。すなわち、ＭＯＳＦＥＴ領域１３において、ゲート電極１９に正の電圧を付与しない場合、内蔵ダイオードが動作可能となる。
そして、印加電圧が降下電圧以上になると内蔵ダイオードはオン状態になる。ここで、印加電圧とは、エミッタ側を＋としたエミッタ電極２０，コレクタ電極２６間に付与する電圧を意味する。
ＭＯＳＦＥＴ領域１３において、内蔵ダイオードがオン状態になると、エミッタ電極２０、ｐ型のベース層１４、ｎ－型のドリフト層５０、ｎ型のバッファ層２４、ｎ＋型のカソード層３０、及びコレクタ電極２６の経路で電流が流れる。
次に、図１～図３を参照して、ダイオード領域１２の構造及びダイオードの基本動作について説明する。ダイオード領域１２において、半導体基板４０に、ｎ－型のドリフト層５０、ダミートレンチ２８及びｐ型のアノード層２９が設けられる。
ドリフト層５０は、ダイオード領域１２に加え、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３間で共用されている。ダイオード領域１２において、ドリフト層５０の＋Ｚ方向の上面上にはアノード層２９が形成されている。つまり、半導体基板４０のおもて面４０Ａ側にはｐ型のアノード層２９が設けられる。
アノード層２９の上面からアノード層２９を貫通してドリフト層５０の一部に達する領域に複数のダミートレンチ２８が形成されている。ダミートレンチ２８内に、ダミーゲート絶縁膜となる絶縁膜３１を介して、絶縁膜３１に接するダミーゲート電極２７が埋め込まれている。ダミー埋込導電層であるダミーゲート電極２７は例えばポリシリコンなどの導電材料とすることができる。このように、ダイオード領域１２においても、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３の実トレンチ１７と同様に、半導体基板４０のおもて面４０Ａ側にダミートレンチ２８が設けられている。
ダイオード領域１２において、アノード層２９及びダミーゲート電極２７及び拡散層１５の表面上に形成される表面構造として、図１に示すエミッタ電極２０、層間絶縁膜２１及びバリアメタル膜２３が形成されている。
バリアメタル膜２３は、層間絶縁膜２１上及びアノード層２９を含む半導体基板４０のおもて面４０Ａ上の全面に形成されている。なお、ダミーゲート電極２７の表面上にバリアメタル膜２３が形成されている。そして、バリアメタル膜２３の上面上にエミッタ電極２０が形成されている。
エミッタ電極２０は、ＩＧＢＴ領域１１とダイオード領域１２とＭＯＳＦＥＴ領域１３とで共通使用する電極である。エミッタ電極２０の材料は例えばアルミニウム合金である。ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３間でエミッタ電極２０を共用することにより、半導体装置１０を用いたアセンブリプロセスにおいてワイヤボンディングまたは半田濡れ性の条件をＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３で同一にすることができる。
ｐ型のアノード層２９のｐ型不純物濃度が比較的低く設定されているため、良好なダイオード特性を得ることができる。しかし、ｐ型のアノード層２９をバリアメタル膜２３と接触させると、ショットキー接合となりコンタクト抵抗が大きくなる。したがって、ダイオード領域１２にはバリアメタル膜２３を設けない態様も考えられる。バリアメタル膜２３をアノード層２９に接触させる場合には、ｐ型のアノード層２９のｐ型不純物濃度を高くすれば、オーミック接触にすることができる。
ダイオード領域１２において、ドリフト層５０の裏面上に形成される裏面構造として、図１に示すｎ型のバッファ層２４、ｎ＋型のカソード層３０及びコレクタ電極２６が設けられている。
ダイオード領域１２において、バッファ層２４はドリフト層５０の－Ｚ方向側の下面に設けられ、カソード層３０はバッファ層２４の下面に設けられる。コレクタ電極２６はカソード層３０の下面に設けられる。
ｎ型のバッファ層２４とコレクタ電極２６とは、ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３間で共通利用することができる。さらに、カソード層３０はダイオード領域１２とＭＯＳＦＥＴ領域１３との間で共通利用することができる。
上述したエミッタ電極２０、アノード層２９、ドリフト層５０、バッファ層２４、カソード層３０、及びコレクタ電極２６を主要構成要素としたダイオードがダイオード領域１２内に設けられる。ダイオード領域１２において、エミッタ電極２０がアノード電極として機能し、コレクタ電極２６がカソード電極として機能する。
以下、ダイオードのオン時の動作を説明する。エミッタ電極２０とコレクタ電極２６との間にエミッタ側を正とした電圧が印加されると、ｐ型のアノード層２９からドリフト層５０へホールキャリアが注入され、ｎ＋型のカソード層３０からドリフト層５０へ電子キャリアが注入される。そして、印加電圧が降下電圧以上になるとダイオードはオン状態になる。ダイオードがオン状態になると、エミッタ電極２０、ｐ型のアノード層２９、ｎ－型のドリフト層５０、ｎ型のバッファ層２４、ｎ＋型のカソード層３０、及びコレクタ電極２６の経路で電流が流れる。
次に、ダイオードのオフ時の動作を説明する。一般的に、ダイオードはオンからオフに切り替わる際にリカバリ動作を行う。リカバリ動作とは、一時的にダイオードの負電圧側に電流が流れた後、オフ状態に戻る動作のことであり、この期間を逆回復時間と呼ぶ。さらに、逆回復時間中に発生する負電流のピーク値をリカバリ電流、発生する損失をリカバリ損失と呼ぶ。
ダイオードのオフ時に、ダイオード領域１２においてＩＧＢＴ領域１１あるいはＭＯＳＦＥＴ領域１３との境界に設けられるダミーゲート電極２７に正の電圧を印加すると電子キャリアをダイオード領域１２に供給することができる。この電子キャリアが、リカバリ電流となるホールキャリアと再結合することにより、良好な導電損失及び良好なリカバリ損失を実現することができる。
以上が、ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３の構成並びに、ＩＧＢＴ、ダイオード及びＭＯＳＦＥＴの基本動作の説明である。
ＭＯＳＦＥＴのオン動作による電流は、コレクタ電圧に対し線形で増加するため、小電流域のオン電圧はＩＧＢＴよりも低くできる。一方で大電流域は、電導度変調により低オン抵抗化したＩＧＢＴの方が低いオン電圧となる。
実施の形態１の半導体装置１０は、ＩＧＢＴを有するＩＧＢＴ領域１１及びＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域１３を併せて設けることにより、小電流域から大電流域まで良好な電気特性を得ることができる。
一方、ＭＯＳＦＥＴ領域１３を余分に設けることで、半導体装置１０の構造が大きくなる。また、半導体装置１０の全体構造を大きくすることなく維持させる場合、ＭＯＳＦＥＴ領域１３を設ける分、ＩＧＢＴ領域１１及びダイオード領域１２の形成面積を小さくする必要がある。
しかしながら、ＭＯＳＦＥＴ領域１３は内蔵ダイオードを備えているため、ＭＯＳＦＥＴ領域１３における内蔵ダイオードをオン動作領域として有効活用することにより、半導体装置１０の構造を大きくすることなく、ＲＣ－ＩＧＢＴとしてのダイオード動作に支障が生じないようにすることができる。
よって、実施の形態１の半導体装置１０は、ＭＯＳＦＥＴ領域１３を設けることにより装置の大型化を最小限に抑え、順方向かつ逆方向において低損失でかつ低コストの半導体装置となる。
次に配置について説明する。実施の形態１の半導体装置１０では、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とを隣接しない配置としている。
ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とを隣接配置した場合、ＭＯＳＦＥＴ領域１３の裏面構造はｎ＋型のカソード層３０が存在しているため、ＩＧＢＴ領域１１のｎ＋型のエミッタ層１６とｎ＋型のカソード層３０とのＸ方向に沿った水平距離が短い分、ＩＧＢＴ領域１１のドリフト層５０の抵抗成分が小さくなる。
このため、ＩＧＢＴのオン動作時に、電子キャリアが蓄積されず電導度変調が阻害される。これには、張り出し距離Ｗｏｐを正側に設けることが有効となる。
しかし、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とを隣接配置している場合、張り出し距離Ｗｏｐ分、ＭＯＳＦＥＴ領域１３の裏面に形成されるｎ＋型のカソード層３０の形成領域が減少することなる。すなわち、ＭＯＳＦＥＴ領域１３においてＭＯＳＦＥＴとして動作する領域が張り出し距離Ｗｏｐ分減少することになるため、張り出し距離Ｗｏｐを正側に設けることは実質的に不可能となる。
一方、ＩＧＢＴ領域１１とダイオード領域１２とを隣接配置し、コレクタ層２５の張り出し距離Ｗｏｐを正側に設けてもＭＯＳＦＥＴ領域１３のＭＯＳＦＥＴの動作領域には影響がない。
したがって、実施の形態１の半導体装置１０は、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３との間に必ずダイオード領域１２を配置することにより、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とを互いに隣接配置することなく分離している。
（効果）
実施の形態１の半導体装置１０は、ＩＧＢＴ領域１１に加え、ＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域１３を備えるため、小電流域から大電流域にかけてのオン電圧の低減化を図ることができる。
半導体装置１０において、ＩＧＢＴ領域１１とＭＯＳＦＥＴ領域１３とは互いに隣接することなく分離されているため、ＩＧＢＴによるＩＧＢＴ動作とＭＯＳＦＥＴによるＭＯＳＦＥＴ動作とが互いに干渉することはない。
したがって、正側に張り出し距離Ｗｏｐを設けＩＧＢＴ領域１１のＩＧＢＴにおける電動度変調を良好にしても、ＭＯＳＦＥＴ領域１３のＭＯＳＦＥＴの動作に何ら悪影響を与えることはない。
その結果、実施の形態１の半導体装置１０は、ＩＧＢＴ動作及びＭＯＳＦＥＴ動作を共に精度良く実行させることができるため、良好な電気特性を有する効果を奏する。
さらに、ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３間でドリフト層５０が共用されている分、製造工程が容易になるため、製造コストを抑制することができる。
なお、ベース層１４とアノード層２９とのｐ型の不純物濃度を同一に設定すれば、アノード層２９としてベース層１４を用いることができる。したがって、ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３間でベース層１４も共用できる分、製造コストを抑制することができる。
実施の形態１の半導体装置１０は、ダミー埋込導電層であるダミーゲート電極２７を有するため、ＩＧＢＴ領域１１とダイオード領域１２との境界部、及びＭＯＳＦＥＴ領域１３とダイオード領域１２との境界部における電界集中を抑制することができる分、ダイオード領域１２の耐圧向上を図ることができる。
さらに、実施の形態１の半導体装置１０は、コレクタ層２５に正の張り出し距離Ｗｏｐを設けることにより、ＩＧＢＴ領域１１のドリフト層５０において、ＩＧＢＴ領域１１のエミッタ層１６からダイオード領域１２のコレクタ層２５に至る水平距離を長くできる分、ＩＧＢＴ領域１１に形成されるドリフト層５０であるＩＧＢＴ用ドリフト層の抵抗成分を大きくすることができる。
その結果、実施の形態１の半導体装置１０において、ＩＧＢＴ領域１１を流れる電子キャリアは、ダイオード領域１２のカソード層３０に流れることはなく、ＩＧＢＴ用ドリフト層に蓄積されるため、ＩＧＢＴの動作時におけるオン電圧の低減化を図ることができる。
＜実施の形態２～実施の形態５＞
以降で述べる実施の形態２～実施の形態５は、実施の形態１の半導体装置１０との共通点が多い。このため、同一符号を付すことによって実施の形態１との共通点の説明は適宜省略し、実施の形態１との相違点を中心に説明する。
また、ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３に形成されるドリフト層５０等の構成要素を分類する際、以下の名称を使用する。
ドリフト層５０層に関し、ＩＧＢＴ領域１１に形成されるドリフト層５０をＩＧＢＴ用ドリフト層、ダイオード領域１２に形成されるドリフト層５０をダイオード用ドリフト層、ＭＯＳＦＥＴ領域１３に形成されるドリフト層５０をＭＯＳＦＥＴ用ドリフト層と称する場合がある。
ベース層１４に関し、ＩＧＢＴ領域１１に形成されるベース層１４をＩＧＢＴ用ベース層、ＭＯＳＦＥＴ領域１３に形成されるベース層１４をＭＯＳＦＥＴ用ベース層と称する場合がある。
ゲート電極１９及びダミーゲート電極２７に関し、ＩＧＢＴ領域１１に形成されるゲート電極１９をＩＧＢＴ用埋込導電層、ダイオード領域１２に形成されるダミーゲート電極２７をダミー埋込導電層、ＭＯＳＦＥＴ領域１３に形成されるゲート電極１９をＭＯＳＦＥＴ用埋込導電層と称する場合がある。
ＭＯＳゲート構造に関し、ＩＧＢＴ領域１１に形成されるＭＯＳゲート構造をＩＧＢＴ用ＭＯＳゲート構造、ＭＯＳＦＥＴ領域１３に形成されるＭＯＳゲート構造をＭＯＳＦＥＴ用ＭＯＳゲート構造と称する場合がある。
なお、ダイオード領域１２内において、ＩＧＢＴ領域１１あるいはＭＯＳＦＥＴ領域１３との境界に設けられるダミー埋込導電層は、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３それぞれ側においてはＭＯＳゲート構造のゲートとして機能する。
＜実施の形態２＞
図５は、実施の形態２に係る半導体装置１０Ｂの半導体装置の構造を示す断面図である。
実施の形態２の半導体装置１０Ｂは、ＭＯＳＦＥＴ領域１３のＭＯＳＦＥＴの動作時におけるオン抵抗を低減すべく、ＭＯＳＦＥＴ領域１３に形成されるドリフト層であるＭＯＳＦＥＴ用ドリフト層としてｎ型の高濃度ドリフト層５１を設けたことを特徴としていている。高濃度ドリフト層５１は、図１で示した実施の形態１の半導体装置１０におけるＭＯＳＦＥＴ領域１３のドリフト層５０全体に設けられている。
高濃度ドリフト層５１のｎ型の不純物濃度は、ＩＧＢＴ領域１１のドリフト層５０であるＩＧＢＴ用ドリフト層及びダイオード領域１２のドリフト層５０であるダイオード用ドリフト層のｎ－型の不純物濃度より高く設定されている。
ＩＧＢＴ用ドリフト層及びダイオード用ドリフト層に比べ、ｎ型の不純物濃度が高い高濃度ドリフト層５１をＭＯＳＦＥＴ領域１３に備えることにより、ＭＯＳＦＥＴ領域１３における高濃度ドリフト層５１の抵抗成分が下がり、ＭＯＳＦＥＴ動作時におけるオン抵抗が低減される。
高濃度ドリフト層５１は、ドリフト層５０の形成後にさらにｎ型の不純物を注入することにより形成することができる。高濃度ドリフト層５１を不純物注入にて形成することにより、高濃度ドリフト層５１及びドリフト層５０それぞれをエピタキシャル成長させることを不要とすることができる。
なお、高濃度ドリフト層５１を形成するための不純物は、半導体基板４０のおもて面４０Ａから注入しても良いし、半導体基板４０の裏面４０Ｂから注入しても良い。さらに、半導体基板４０のおもて面４０Ａ及び裏面４０Ｂの双方から不純物を注入しても良い。
このように、実施の形態２の半導体装置１０Ｂにおいて、ＭＯＳＦＥＴ用ドリフト層である高濃度ドリフト層５１は、ＩＧＢＴ用ドリフト層及びダイオード用ドリフト層に比べｎ型の不純物濃度が高いドリフト高濃度領域となるため、ＭＯＳＦＥＴ動作時のオン抵抗の低減化を図ることができる。
図１ではＭＯＳＦＥＴ用ドリフト層の全体に高濃度ドリフト層５１を設けた。しかし、ＭＯＳＦＥＴ用ドリフト層の一部にドリフト高濃度領域を形成してもＭＯＳＦＥＴ領域１３のＭＯＳＦＥＴ動作時のオン抵抗の低減の効果を発揮することができる。
しかしながら、実施の形態２の半導体装置１０Ｂの高濃度ドリフト層５１のように、ドリフト高濃度領域がＭＯＳＦＥＴ用ドリフト層の全体に設けられる方が、ＭＯＳＦＥＴ動作時のオン抵抗の低減化を最大限発揮することができる。
（耐圧の向上）
ＭＯＳＦＥＴ用ドリフト層として高濃度ドリフト層５１を設けるに伴い、高濃度ドリフト層５１内のＭＯＳＦＥＴ用埋込導電層の底部付近で電界集中が生じ易くなるため、ＭＯＳＦＥＴ領域１３の耐圧の低下が懸念される。この懸念を鑑み、実施の形態２の半導体装置１０ＢではＭＯＳＦＥＴ領域１３における耐圧の向上を併せて図っている。
ＩＧＢＴ領域１１において、複数のＩＧＢＴ用埋込導電層はそれぞれ、隣接する他のＩＧＢＴ用埋込導電層あるいは隣接するダミー埋込導電層との間にＩＧＢＴ用間隔であるピッチＰ１を隔てて均等間隔で形成されている。なお、ピッチＰ１はＩＧＢＴ領域１１における実トレンチ１７，１７間及び実トレンチ１７，ダミートレンチ２８間の間隔に等しい。
ダイオード領域１２において、複数のダミー埋込導電層はそれぞれ、隣接するダミー埋込導電層との間にダミー間隔であるピッチＰ２を隔てて均等間隔で形成されている。なお、ピッチＰ２はダイオード領域１２におけるダミートレンチ２８，２８間の間隔に等しい。
１つのＭＯＳＦＥＴ用埋込導電層は、隣接するダミー埋込導電層との間にＭＯＳＦＥＴ用間隔であるピッチＰ３を隔てて形成されている。なお、ピッチＰ３はＭＯＳＦＥＴ領域１３における実トレンチ１７，１７間及び実トレンチ１７，ダミートレンチ２８間の間隔に等しい。
実施の形態２の半導体装置１０Ｂでは、図５に示すように、ピッチＰ３をピッチＰ１及びピッチＰ２より狭くした特徴をさらに有している。
実施の形態２の半導体装置１０Ｂは、ＭＯＳＦＥＴ領域１３におけるピッチＰ３をＩＧＢＴ領域１１におけるピッチＰ１及びダイオード領域１２におけるピッチＰ２より狭くすることにより、高濃度ドリフト層５１における電界集中を抑制して、ＭＯＳＦＥＴ領域１３での耐圧向上を図ることができる。
このため、実施の形態２の半導体装置１０Ｂは、静耐圧を低下させることなく、オン抵抗を低減化して順方向の定常損失を低減することができる。
なお、実施の形態２の半導体装置１０Ｂでは、ＩＧＢＴ用埋込導電層は複数存在し、ＭＯＳＦＥＴ用埋込導電層は１つであったが、ＩＧＢＴ用埋込導電層及びＭＯＳＦＥＴ用埋込導電層はそれぞれ少なくとも一つ存在すれば良い。
そして、少なくとも一つのＩＧＢＴ用埋込導電層はそれぞれ、隣接する他のＩＧＢＴ用埋込導電層あるいは隣接するダミー埋込導電層との間にピッチＰ１を隔てて均等間隔で形成され、少なくとも一つのＭＯＳＦＥＴ用埋込導電層はそれぞれ、隣接する他のＭＯＳＦＥＴ用埋込導電層あるいは隣接するダミー埋込導電層との間にピッチＰ３隔てて均等間隔で形成される。
＜実施の形態３＞
図６は、実施の形態３に係る半導体装置１０Ｃの半導体装置の構造を示す断面図である。
同図に示すように、半導体装置１０Ｃは、ＩＧＢＴ用ドリフト層であるＩＧＢＴ領域１１のドリフト層５０において、ベース層１４の直下にｎ型のキャリアストア層３９が設けられている。キャリアストア層３９のｎ型の不純物濃度は、ドリフト層５０のｎ型の不純物濃度よりも高く設定されている。
すなわち、ＩＧＢＴ領域１１において、ドリフト層５０は、ベース層１４と接する領域に、ドリフト層５０の他の領域に比べて第１の導電型であるｎ型の不純物濃度が高いキャリアストア領域となるキャリアストア層３９を有している。
実施の形態３の半導体装置１０Ｃは、ＩＧＢＴのコレクタ電極２６から供給されるキャリアをキャリアストア層３９にて蓄積することにより、電導度変調を起こしてＩＧＢＴの動作時におけるオン抵抗の低減化を図ることができる。
なお、キャリアストア層３９は、図６に示すように、ＩＧＢＴ領域１１におけるベース層１４との界面全体に亘って形成する全体形成を採用ことが望ましい。全体形成を採用することにより、ＩＧＢＴの導通時にｐ型のベース層１４とｎ－型のドリフト層５０とのオン抵抗を効果的に下げることができるため、定常損失をより低減することができるからである。
ＩＧＢＴ領域１１に加え、ダイオード領域１２及びＭＯＳＦＥＴ領域１３それぞれのドリフト層５０の上層部にもキャリアストア層３９を上記全体形成で設けて良い。ＩＧＢＴ領域１１、ダイオード領域１２及びＭＯＳＦＥＴ領域１３それぞれにキャリアストア層３９を全体形成で設けることにより、キャリアストア層３９の製造時に写真製版処理プロセスが不要となる分、製造コストの低減化を図ることができる。この際、上述した定常損失を低減し得る効果を併せて発揮させることができる。
（変形例）
実施の形態３の半導体装置１０Ｃの変形例として、図６で示した構造に加え、さらに、図５で示した高濃度ドリフト層５１に相当する高濃度ドリフト領域をＭＯＳＦＥＴ用ドリフト層にさらに形成する構造が考えられる。
さらに、実施の形態３の変形例では、キャリアストア層３９及び上記高濃度ドリフト領域間で第１の導電型であるｎ型の不純物濃度が同一に設定され、かつ、形成深さが同一に設定されることを特徴としている。
上述した特徴を有する実施の形態３の変形例は、ＩＧＢＴ領域１１におけるキャリアストア領域であるキャリアストア層３９とＭＯＳＦＥＴ領域１３における上記ドリフト高濃度領域とを同一の製造プロセスで製造することができる。
その結果、実施の形３の変形例は、比較的簡単な製造方法によって、ＭＯＳＦＥＴ領域１３におけるＭＯＳＦＥＴ動作時のオン抵抗及びＩＧＢＴ領域１１におけるＩＧＢＴ動作時のオン抵抗それぞれの低減化を図ることができる。
＜実施の形態４＞
図７は、実施の形態４に係る半導体装置１０Ｄの半導体装置の構造を示す断面図である。
同図に示すように、実施の形態４の半導体装置１０Ｄは、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３それぞれの実トレンチ１７内に、２つの上段電極１９Ａ及び下段電極１９Ｂを設けることを特徴としている。
そして、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３それぞれにおいて、上段電極１９Ａと下段電極１９Ｂとは、上段電極１９Ａ及び下段電極１９Ｂ間に設けられる絶縁膜１８Ａにより絶縁分離されている。
上段電極１９Ａは、実施の形態１～実施の形態３のゲート電極１９と同様、ＭＯＳゲート構造のゲート電極として用いられる。一方、下段電極１９Ｂはエミッタ電極２０に電気的に接続したり、フローティング状態にしたりして、ＭＯＳゲート構造のゲート電極以外の電気的接続関係の設定を行っている。
なお、上段電極１９Ａ及び下段電極１９Ｂを共にＭＯＳゲート構造のゲート電極として機能させることもできる。
このように、実施の形態４の半導体装置１０Ｄにおいて、ＩＧＢＴ用埋込導電層は、互いに電気的に独立した複数の部分ＩＧＢＴ用埋込導電層として上段電極１９Ａ及び下段電極１９Ｂを有している。
さらに、実施の形態４の半導体装置１０Ｄにおいて、ＭＯＳＦＥＴ用埋込導電層は、互いに電気的に独立した複数の部分ＭＯＳＦＥＴ用埋込導電層として上段電極１９Ａ及び下段電極１９Ｂを有している。
実施の形態４の半導体装置１０Ｄでは、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３において、上段電極１９Ａ及び下段電極１９Ｂのうち、ＭＯＳゲート構造のゲート電極として機能する電極を選択することができる。
すなわち、複数の部分ＩＧＢＴ用埋込導電層のうちＭＯＳゲート構造のゲート電極として用いる層を選択し、かつ、複数の部分ＭＯＳＦＥＴ用埋込導電層のうちＭＯＳゲート構造のゲート電極として用いる層を選択することができる。
その結果、実施の形態４の半導体装置１０Ｄは、ＩＧＢＴ領域１１及びＭＯＳＦＥＴ領域１３それぞれにおいて、ＭＯＳゲート構造のゲート電極とコレクタ電極２６との間に形成される絶縁膜１８の容量を調整して、様々な条件に適応するように、ＩＧＢＴあるいはＭＯＳＦＥＴのスイッチング動作に良好な特性を設定することができる。
例えば、ＭＯＳゲート構造のゲート電極とコレクタ電極２６との間に形成される絶縁膜１８の容量が大きくなると、ＩＧＢＴあるいはＭＯＳＦＥＴの動作時におけるスイッチング損失が増加する傾向がある。このため、スイッチング損失を効果的に抑制すべく、絶縁膜１８の容量を調整できる実施の形態４の半導体装置１０Ｄが有効となる。
特に、少なくともＩＧＢＴ領域１１において、上述した上段電極１９Ａ及び下段電極１９Ｂを設けることにより、様々な条件下に適応するように、ＩＧＢＴのスイッチング動作に良好な特性を設定することができる。
なお、図６で示した半導体装置１０Ｄでは、上段電極１９Ａ及び下段電極１９Ｂのように、絶縁膜１８Ａを介した上下２段電極構造にしたが、これに限定されない。例えば、上下２段電極構造以外に、左右２列に分けられており、互いに干渉しないように間に絶縁膜を設けるスプリット構造や、絶縁膜１８において、ドリフト層５０と隣接する裏面４０Ｂ側の領域の膜厚を比較的厚く形成し、チャネル領域となるベース層１４に隣接して形成される領域の膜厚を比較的薄く形成する凸型絶縁膜構造を採用しても良い。何れの構造も、ＭＯＳゲート構造のゲート電極とコレクタ電極２６との間の容量を調整することが可能であり、スイッチング損失を低減する効果を奏する。
（変形例）
実施の形態４の変形例として、さらに、ダミー埋込導電層として、ＩＧＢＴ用埋込導電層及びＭＯＳＦＥＴ用埋込電極層と同様に、絶縁膜１８Ａにより絶縁分離された上段電極１９Ａ及び下段電極１９Ｂに相当する構造を採用することが考えられる。
すなわち、実施の形態４の変形例では、ダミー埋込導電層は、互いに電気的に独立した複数の部分ダミー埋込導電層を含む特徴をさらに有している。
上記特徴を有する実施の形態４の変形例は、複数の部分ＭＯＳＦＥＴ用埋込導電層及び複数の部分ダミー埋込導電層の構造及び電気的仕様を複数の部分ＩＧＢＴ用埋込導電層と同じ条件に設定している。
このため、実施の形態４の変形例は、ＭＯＳＦＥＴ用埋込導電層、ダミー埋込導電層及びＩＧＢＴ用埋込導電層を同一の製造プロセスで製造することにより製造工程の簡略化を図ることができる。
＜実施の形態５＞
実施の形態１～実施の形態３の半導体装置１０，１０Ｂ及び１０Ｃのゲート電極１９に正の電圧が印加された状態で、ＭＯＳＦＥＴ領域１３の内蔵ダイオードにオン動作を実行させると、内蔵ダイオードの降伏電圧よりもチャネル抵抗の方が小さいため、内蔵ダイオードが機能しなくなる。
そこで、ＭＯＳＦＥＴ領域１３の閾値電圧をＩＧＢＴ領域１１よりも高くしたのが実施の形態５である。
図８は、実施の形態５に係る半導体装置１０Ｅの半導体装置の構造を示す断面図である。同図に示すように、ＭＯＳＦＥＴ領域１３におけるＭＯＳＦＥＴ用ベース層である高濃度ベース層５３におけるｐ型の不純物濃度をＩＧＢＴ領域１１のベース層１４のｐ型の不純物濃度よりも高く設定している。
すなわち、実施の形態５の半導体装置１０Ｅにおいて、ＭＯＳＦＥＴ用ベース層である高濃度ベース層５３は、ＩＧＢＴ用ベース層であるベース層１４より、第２の導電型であるｐ型の不純物濃度が高濃度に設定される。
その結果、ＭＯＳＦＥＴ領域１３におけるＭＯＳＦＥＴ用ＭＯＳゲート構造は、ＩＧＢＴ領域１１におけるＩＧＢＴ用ＭＯＳゲート構造に比べ、閾値電圧を高く設定することができる。
したがって、実施の形態５の半導体装置１０Ｅにおいて、ＭＯＳＦＥＴ用ＭＯＳゲート構造の閾値電圧がＩＧＢＴ用ＭＯＳゲート構造と比較して高く設定される分、高濃度ベース層５３におけるチャネル領域のチャネル抵抗を大きくすることができるため、ゲート電極１９に正の電圧が印加された状態でも、ＭＯＳＦＥＴ領域１３内で内蔵ダイオードとしての機能を発揮させることができる。
一方、ＭＯＳＦＥＴ用ＭＯＳゲート構造の閾値電圧が大きすぎると、ＭＯＳＦＥＴ動作が困難となる。そこで、ＩＧＢＴ用ＭＯＳゲート構造の閾値電圧よりもＭＯＳＦＥＴ用ＭＯＳゲート構造の閾値電圧は０．０５Ｖ以上０．３Ｖ未満の範囲で大きくする制限を設けることにより、ＭＯＳＦＥＴ領域１３において、ＭＯＳＦＥＴ動作及び内蔵ダイオード動作の双方を正常に動作させることができる。
なお、実施の形態５の半導体装置１０Ｅでは、ＭＯＳＦＥＴ用ベース層のｐ型の不純物濃度をＩＧＢＴ用ベース層より高くすることにより、ＭＯＳＦＥＴ用ＭＯＳゲート構造の閾値電圧をＩＧＢＴ用ＭＯＳゲート構造より高く設定したが、他の態様も考えられる。
例えば、ＭＯＳＦＥＴ用ＭＯＳゲート構造における絶縁膜１８の厚みをＩＧＢＴ用ＭＯＳゲート構造における絶縁膜１８よりも厚くすることにより、ＭＯＳＦＥＴ用ＭＯＳゲート構造の閾値電圧をＩＧＢＴ用ＭＯＳゲート構造より高く設定することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１０，１０Ｂ～１０Ｅ 半導体装置、１１ ＩＧＢＴ領域、１２ ダイオード領域、１３ ＭＯＳＦＥＴ領域、１４ ベース層、１５ 拡散層、１６ エミッタ層、１７ 実トレンチ、１８，１８Ａ，３１ 絶縁膜、１９ ゲート電極、１９Ａ 上段電極、１９Ｂ 下段電極、２０ エミッタ電極、２１ 層間絶縁膜、２２ コンタクトホール、２３ バリアメタル膜、２４ バッファ層、２５ コレクタ層、２６ コレクタ電極、２７ ダミーゲート電極、２８ ダミートレンチ、２９ アノード層、３０ カソード層、３９ キャリアストア層、４０ 半導体基板、５０ ドリフト層、５１ 高濃度ドリフト層、５３ 高濃度ベース層。

Claims (11)

  1. 内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にダイオードを有するダイオード領域と、内部にＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域とを含んで構成される半導体装置であって、
    第１及び第２の主面を有する半導体基板と、
    前記半導体基板に設けられる第１の導電型のドリフト層と、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して選択的に配置される第２の導電型のベース層と、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して選択的に配置される第２の導電型のアノード層とを備え、
    前記ＩＧＢＴ領域、前記ダイオード領域及び前記ＭＯＳＦＥＴ領域間で前記ドリフト層が共用され、前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域間で前記ベース層が共用され、前記ダイオード領域で前記アノード層が利用され、
    前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域は、それぞれ、
    前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれた埋込導電層を含み、
    前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域は、それぞれ、
    前記埋込導電層をゲート電極、前記絶縁膜をゲート絶縁膜とし、前記ベース層をチャネル領域としたＭＯＳゲート構造を有し、
    前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域との間に前記ダイオード領域が配置されることにより、前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域とは隣接することなく分離されることを特徴とし、
    前記ダイオード領域は、
    前記アノード層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれたダミー埋込導電層を有し、
    前記ベース層と前記アノード層とは同一形成層に設けられる、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記ドリフト層は、
    前記ＩＧＢＴ領域に形成されるＩＧＢＴ用ドリフト層と。
    前記ＭＯＳＦＥＴ領域に形成されるＭＯＳＦＥＴ用ドリフト層とを含み、
    前記ＭＯＳＦＥＴ用ドリフト層は少なくとも一部に、前記ＩＧＢＴ用ドリフト層に比べ、第１の導電型の不純物濃度が高濃度に設定されたドリフト高濃度領域を有する、
    半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記ドリフト高濃度領域は、前記ＭＯＳＦＥＴ用ドリフト層の全体に設けられる、
    半導体装置。
  4. 請求項２または請求項３記載の半導体装置であって、
    前記ＩＧＢＴ用ドリフト層は、前記ベース層と接する領域に、前記ＩＧＢＴ用ドリフト層の他の領域に比べて第１の導電型の不純物濃度が高いキャリアストア領域を有し、
    前記キャリアストア領域及び前記ドリフト高濃度領域は、第１の導電型の不純物濃度が同一に設定され、かつ、形成深さが同一に設定される、
    半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記ＩＧＢＴ領域において、
    前記ドリフト層は、前記ベース層と接する領域に、前記ドリフト層の他の領域に比べて
    第１の導電型の不純物濃度が高いキャリアストア領域を有する、
    半導体装置。
  6. 請求項１から請求項５のうち、いずれか１項に記載の半導体装置であって、
    前記埋込導電層は、
    前記ＩＧＢＴ領域に形成される少なくとも一つのＩＧＢＴ用埋込導電層と、
    前記ＭＯＳＦＥＴ領域に形成される少なくとも一つのＭＯＳＦＥＴ用埋込導電層とを含み、
    前記少なくとも一つのＩＧＢＴ用埋込導電層はそれぞれ、隣接する他のＩＧＢＴ用埋込導電層あるいは隣接する前記ダミー埋込導電層との間にＩＧＢＴ用間隔を隔てて形成され、
    前記少なくとも一つのＭＯＳＦＥＴ用埋込導電層はそれぞれ、隣接する他のＭＯＳＦＥＴ用埋込導電層あるいは隣接する前記ダミー埋込導電層との間にＭＯＳＦＥＴ用間隔を隔てて形成され、
    前記ＭＯＳＦＥＴ用間隔は、前記ＩＧＢＴ用間隔より狭く設定される、
    半導体装置。
  7. 請求項１から請求項５のうち、いずれか１項に記載の半導体装置であって、
    前記埋込導電層は、
    前記ＩＧＢＴ領域に形成されるＩＧＢＴ用埋込導電層を含み、
    前記ＩＧＢＴ用埋込導電層は、互いに電気的に独立した複数の部分ＩＧＢＴ用埋込導電層を含む、
    半導体装置。
  8. 請求項７記載の半導体装置であって、
    前記埋込導電層は、
    前記ＭＯＳＦＥＴ領域に形成されるＭＯＳＦＥＴ用埋込導電層をさらに含み、
    前記ＭＯＳＦＥＴ用埋込導電層は、互いに電気的に独立した複数の部分ＭＯＳＦＥＴ用埋込導電層を含み、
    前記ダミー埋込導電層は、互いに電気的に独立した複数の部分ダミー埋込導電層を含む、
    半導体装置。
  9. 請求項１から請求項８のうち、いずれか１項に記載の半導体装置であって、
    前記ＩＧＢＴ領域は、
    前記ドリフト層に対し前記第２の主面側に位置する、第２の導電型のコレクタ層をさらに有し、
    前記ダイオード領域は、
    前記ドリフト層に対し前記第２の主面側に位置し、前記コレクタ層と同一形成層に設けられる第１の導電型のカソード層をさらに有し、
    互いに隣接する前記ダイオード領域及び前記ＩＧＢＴ領域間において、前記コレクタ層は、前記ダイオード領域と前記ＩＧＢＴ領域との界面を基準として、前記ダイオード領域内に張り出し距離分、延在している、
    半導体装置。
  10. 内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にダイオードを有するダイオード領域と、内部にＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域とを含んで構成される半導体装置であって、
    第１及び第２の主面を有する半導体基板と、
    前記半導体基板に設けられる第１の導電型のドリフト層と、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して選択的に配置される第２の導電型のベース層と、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して選択的に配置される第２の導電型のアノード層とを備え、
    前記ＩＧＢＴ領域、前記ダイオード領域及び前記ＭＯＳＦＥＴ領域間で前記ドリフト層が共用され、前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域間で前記ベース層が共用され、前記ダイオード領域で前記アノード層が利用され、
    前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域は、それぞれ、
    前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれた埋込導電層を含み、
    前記ＩＧＢＴ領域及び前記ＭＯＳＦＥＴ領域は、それぞれ、
    前記埋込導電層をゲート電極、前記絶縁膜をゲート絶縁膜とし、前記ベース層をチャネル領域としたＭＯＳゲート構造を有し、
    前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域との間に前記ダイオード領域が配置されることにより、前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域とは隣接することなく分離されることを特徴とし、
    前記ＭＯＳゲート構造は、
    前記ＩＧＢＴ領域に形成されるＩＧＢＴ用ＭＯＳゲート構造と、
    前記ＭＯＳＦＥＴ領域に形成されるＭＯＳＦＥＴ用ＭＯＳゲート構造とを含み、
    前記ＭＯＳＦＥＴ用ＭＯＳゲート構造は、前記ＩＧＢＴ用ＭＯＳゲート構造に比べ、閾値電圧が高く設定される、
    半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記ベース層は、
    前記ＩＧＢＴ領域に形成されるＩＧＢＴ用ベース層と、
    前記ＭＯＳＦＥＴ領域に形成されるＭＯＳＦＥＴ用ベース層とを含み、
    前記ＭＯＳＦＥＴ用ベース層は、ＩＧＢＴ用ベース層より、第２の導電型の不純物濃度が高濃度に設定される、
    半導体装置。
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