JP2004319974A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置において、前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする半導体装置。
【選択図】 図1
Description
なお、図19の従来例の素子の耐圧の値は、素子の幅Wをパラメータとしない。また、図19の従来例の素子の耐圧の値は、n−ドリフト層1の濃度に依存する。
(1)基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置において、前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする半導体装置。
即ち、p−層16は一連の離隔のない構成を形成する。同様に、酸化膜層17は一連の離隔のない構成を形成する。
ただし、p−層16の幅t1は1μmの特性を示す。
そして、p−層16内の電荷とn−ドリフト層1内の電荷とのバランスをとるようにすると好適な特性が得られる。
このような並列化によれば、オン抵抗を低減できる。また、電流容量を増加できる。
さらに、図6(d)はX方向に形成する素子部20とX方向に形成する素子部20とを互い違いに配置するレイアウトである。即ち、ドリフト層同士の交差を互い違いに形成するレイアウトである。
そしてまた、図7(b)は、コーナー25'の面取りを形成し、曲率rを大きくする場合である。このようにすると、電界の集中が抑制され、素子の耐圧が高い。
また、n+層5は低抵抗かつ強度的に十分な厚みを有するように形成する。
また、前述とは別に、低濃度の基板に高濃度の層を拡散させて形成してもよい。
さらにまた、前述とは別に、エピタキシャル成長により高濃度の層または低濃度の層を形成してもよい。
また、分離溝21とn−ドリフト層1(ドリフト層)とは傾斜を有していてもよい。
さらに、前述とは別に、例えば、結晶方位による面異方性のある液相エッチングを用いて分離溝21を形成する。
また、p−層16(低濃度層)はn−ドリフト層1(ドリフト層)と反対の導電型であるp型を形成する。
さらに、前述とは別に、例えば、イオン打ち込み法によって、p−層16(低濃度層)を形成する。
さらにまた、前述とは別に、例えば、固層、液層または気相の不純物ソースを、所定の温度及び所定の時間印加し、p−層16(低濃度層)を形成する。
また、図1の実施例と同様に、pベース層2(第1電極側の第1活性領域の一部)とドレイン電極9(第2電極)との間にn−ドリフト層1(第1ドリフト層)を備える。
そして、図1の実施例と同様に、n−ドリフト層1(第1ドリフト層)は素子のオン状態で導電し素子のオフ状態で空乏となる。
そして、図1の実施例と同様に、n−ドリフト層1'(第2ドリフト層)は素子のオン状態で導電し素子のオフ状態で空乏となる。
さらにまた、酸化膜18はソース電極8(第1電極)からドレイン電極9(第2電極)への向きに対する側面の物理的端に形成する。即ち、酸化膜18はソース電極8(第1電極)からドレイン電極9(第2電極)への向きに対する最も外側の側面に形成する。
さらに、図13の実施例の第2の特徴はpベース層2(第1電極側の活性領域の一部)とp−層16(低濃度層)との間にn−ドリフト層1(ドリフト層)を有する点である。
さらに、図14の実施例の第2の特徴はp−層16(低濃度層)は複数個で形成する点にある。
2 pベース層
3,19 p+層
4,5 n+層
6,12,17,30 酸化膜層(絶縁物)
7 ゲート電極
8 ソース電極
9 ドレイン電極
10 ガードリング
11 終端部
13 フィールドプレート
14 ゲートパッド
15 ソースパッド
16,16' p−層(低濃度層)
18 電荷
20 素子部
21 分離溝
22 空乏層
23 Y方向に形成する素子部20とX方向に形成する素子部20との交差点
24 切れ込み
25,25' コーナー
r 曲率
30 電荷調整膜
Claims (30)
- 基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする半導体装置。 - 前記半導体装置の素子の幅を前記ドリフト層の濃度に基づく幅以下にすることを特徴とする請求項1記載の半導体装置。
- 前記低濃度層は、前記半導体装置の素子の耐圧よりも低い電圧の前記オフ状態で前記ドリフト層全体と前記低濃度層全体とが空乏化する濃度を備えることを特徴とする請求項2記載の半導体装置。
- 前記低濃度層は、前記低濃度層の外側の絶縁物、保護材及び封止材等の電荷に基づく濃度を備えることを特徴とする請求項1記載の半導体装置。
- 前記第1電極または前記第2電極を共通化し、複数の前記ドリフト層を並列に形成することを特徴とする請求項2記載の半導体装置。
- 前記ドリフト層を、U字形を組み合わせた形に形成することを特徴とする請求項5記載の半導体装置。
- 前記ドリフト層を、つづら折の形に形成することを特徴とする請求項5記載の半導体装置。
- 前記ドリフト層同士の交差点における一方の前記ドリフト層の幅を他方の前記ドリフト層の幅よりも狭くすることを特徴とする請求項5記載の半導体装置。
- 前記ドリフト層同士の交差点に切れ込みを備えることを特徴とする請求項5記載の半導体装置。
- 前記ドリフト層同士の交差を互い違いに形成することを特徴とする請求項5記載の半導体装置。
- 基板に形成する第1電極及び第2電極と、前記第1電極側の第1活性領域と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となる第1ドリフト層と、前記第1電極側の第2活性領域と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となる第2ドリフト層とを備える半導体装置において、
前記第1ドリフト層の側面に、前記第1ドリフト層とは逆極性であって、前記オフ状態で空乏となる第1低濃度層と、
前記第2ドリフト層の側面に、前記第2ドリフト層とは逆極性であって、前記オフ状態で空乏となる第2低濃度層と、
前記第1低濃度層と前記第2低濃度層との間の絶縁物と
を備えることを特徴とする半導体装置。 - 基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるn型のドリフト層とを備える半導体装置において、
前記ドリフト層の外側の側面に、マイナスの電荷を有する絶縁物を備えることを特徴とする半導体装置。 - 基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるp型のドリフト層とを備える半導体装置において、
前記ドリフト層の外側の側面に、所定の固定電荷を有する絶縁物を備えることを特徴とする半導体装置。 - 基板の主面に形成する第1電極と、前記主面の反対の面に形成する第2電極と、前記第1電極と前記第2電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、
前記分離溝の中をダイシングするステップ
を備えることを特徴とする半導体装置の製造方法。 - 前記基板は、高濃度の層と低濃度の層との張り合わせウエハであることを特徴とする請求項14記載の半導体装置の製造方法。
- 前記分離溝を形成するステップは、高アスペクト比の気相エッチングで前記分離溝を形成することを特徴とする請求項14記載の半導体装置の製造方法。
- 前記分離溝を形成するステップは、結晶方位による面異方性のある液相エッチングで前記分離溝を形成することを特徴とする請求項14記載の半導体装置の製造方法。
- 基板の主面に形成する第1電極と、前記主面の反対の面に形成する第2電極と、前記第1電極と前記第2電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
欠陥及びダメージ層をエッチングし取り除くステップ、
前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、
前記分離溝の中をダイシングするステップ
を備えることを特徴とする半導体装置の製造方法。 - 基板の主面に形成する第1電極と、前記主面の反対の面に形成する第2電極と、前記第1電極と前記第2電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、
前記分離溝を絶縁物で埋め戻すステップ
を備えることを特徴とする半導体装置の製造方法。 - 基板の主面に形成する第1電極と、前記主面の反対の面に形成する第2電極と、前記第1電極と前記第2電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に絶縁物を形成するステップ、
前記絶縁物にマイナスの電荷を注入するステップ、
を備えることを特徴とする半導体装置の製造方法。 - 基板の主面に形成する第1電極と、前記主面の反対の面に形成する第2電極と、前記第1電極と前記第2電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に絶縁物を形成すると共に、前記絶縁物にマイナスの電荷を注入するステップ、
を備えることを特徴とする半導体装置の製造方法。 - 基板の主面に形成する第1電極と、前記主面の反対の面に形成する第2電極と、前記第1電極と前記第2電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に所定の固有電荷を有する絶縁物を形成するステップ、
を備えることを特徴とする半導体装置の製造方法。 - 前記半導体装置の素子の幅は、前記ドリフト層の濃度及び前記ドリフト層の厚みで前記素子の耐圧がほぼ決まる程度に広いことを特徴とする請求項1または請求項4の何れかに記載の半導体装置。
- 前記低濃度層は、前記耐圧よりも十分に低い電圧の逆バイアス状態のときに、前記ドリフト層全体と前記低濃度層全体とが空乏化する濃度を備えることを特徴とする請求項23記載の半導体装置。
- 前記低濃度層は、一連に蛇行し、離隔のないレイアウトに形成することを特徴とする請求項1または請求項5の何れかに記載の半導体装置。
- 前記レイアウトに係る分離溝を絶縁物で埋め戻し、平坦化することを特徴とする請求項25記載の半導体装置。
- 前記低濃度層の外側に形成する所定の幅の絶縁物と、
所定の電荷量対耐圧特性となるように前記絶縁物の外側に堆積する電荷調整膜と
を備えることを特徴とする請求項1または請求項4の何れかに記載の半導体装置。 - 基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を形成するステップ、
前記低濃度層の外側に、保護に必要な膜幅以上の絶縁物を形成するステップ、
モニターで測定する電荷量に基づき、前記絶縁物の幅をエッチングにより削減するステップ
を備えることを特徴とする半導体装置の製造方法。 - 前記絶縁物を形成するステップは、ほぼ、プロセスの最悪状態に基づく幅となるように絶縁物を形成することを特徴とする請求項28記載の半導体装置の製造方法。
- 基板に形成する第1電極及び第2電極と、前記第1電極と前記第2電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を形成するステップ、
前記低濃度層の外側に、所定の幅の絶縁物を形成するステップ、
モニターで測定する電荷量に基づき、前記絶縁物の外側に電荷調整膜を堆積するステップ
を備えることを特徴とする半導体装置の製造方法。
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