JP2004336008A - 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 - Google Patents
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Abstract
【解決手段】基板の厚さが150μm以下の逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、第一主面側に形成した分離領域形成用トレンチ溝23を利用して分離拡散領域32が形成されている逆阻止型絶縁ゲート形バイポーラトランジスタとする。
【選択図】 図1
Description
しかし、最近、半導体電力変換装置において、AC(交流)/AC変換、AC/DC(直流)変換、DC/AC変換を行うため、直接リンク形変換回路等のマトリクスコンバータの用途に双方向スイッチング素子を使用することにより、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図る研究がなされるようになった。そこで、逆耐圧IGBTを逆並列接続することにより前記双方向スイッチング素子とするために、逆耐圧を持ったIGBTが要望されるようになった。
前記図5は、前述の逆耐圧を実質的に有しない従来のIGBTの要部断面図である。このIGBTについて説明すると、高比抵抗のn形半導体基板の第一主面115にpベース領域102が選択的に複数形成され、裏面側の第二主面116にpコレクタ層103が形成されている。pベース領域102とpコレクタ層103とによって前記半導体基板の厚み方向において挟まれた領域がもともと半導体基板でもあるnベース領域101である。矢印で示す活性領域114におけるpベース領域102内の表面層には選択的にnエミッタ領域104が形成されている。この活性領域114の外側には矢印で示すプレーナ形pn接合表面の耐圧構造の一種であるガードリング構造113が形成され、このIGBTの順方向阻止耐圧を確保している。点線118は順方向電圧印加時のnベース側空乏層を示している。このガードリング構造113は、第一主面内で前記活性領域114の外側にあって、n形半導体基板の表面層にリング状に形成されるp領域111、酸化膜112および金属膜124等を組み合わせて作られる。nエミッタ領域104とnベース領域101に挟まれたpベース領域102の表面と、複数のpベース領域102間のnベース領域101の表面とにはゲート酸化膜105を介してそれぞれゲート電極106が形成される。nエミッタ領域104表面にエミッタ電極108、pコレクタ層103表面にはコレクタ電極109がそれぞれ被覆される。エミッタ電極108とゲート電極106との層間には絶縁膜107が設けられている。
一方、図7に示したメサ型逆阻止IGBT200のような逆阻止型も知られている。このIGBTは、pコレクタ層103とnベース101間に形成されるpn接合119表面が露出するメサ型溝201とこのメサ溝を保護するパッシベーッション膜202を備える。前記メサ溝は第一主面側からエッチング等により形成される。このIGBTは逆バイアス時に前記pn接合119の前後に拡がる空乏層117がダイシング部(切断部)125およびそのダメージ領域に広がらなければ、十分な逆耐圧が得られる。
またさらに、図6に示したような分離層120を表面から拡散のみによって形成した分離層型の逆阻止IGBT300の場合(その他の機能領域は前記図5に示すIGBTと同じのため、図6では同一符号を付けた。符号117はpコレクタ層103とnベース層101間のpn接合に付加される逆バイアスによる空乏層を示す。)は、NPT(Non Punch Through)ウェハ(100μm)を用いることができる。この場合はコレクタ層103を薄くし、その不純物濃度を低く制御することにより、従来問題となっていたオン電圧特性とターンオフ損失に関するトレードオフ関係をなくし、共に小さくすることが可能になる。
本発明は、これらの問題点に鑑みてなされたものであり、その目的は、オン電圧特性とターンオフ損失とのトレードオフを回避できる150μm以下の薄いウェハ(半導体基板)の場合でも問題となる一チップあたりの分離領域の占有面積比率を小さくすることができ、拡散時間の短縮も図れる逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法の提供である。
特許請求の範囲の請求項3記載の発明によれば、第一導電形半導体基板の第一主面側にトレンチ溝の形成後、該トレンチ溝表面からの第二導電形不純物拡散により分離領域を形成する工程において、トレンチ溝の形成後、該トレンチ溝内の側壁に拡散保護膜を形成し、前記トレンチ溝の底面からの第二導電形不純物拡散により分離領域を形成する工程とした特許請求の範囲の請求項2記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法とすることが好ましい。
特許請求の範囲の請求項5記載の発明によれば、半導体基板を分離領域でダイシングすることにより半導体チップに分割する特許請求の範囲の請求項4記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法とすることも望ましい。
特許請求の範囲の請求項6記載の発明によれば、トレンチ溝の底部のシリコン基板を壁開することにより、半導体基板を半導体チップに分割する特許請求の範囲の請求項2または3に記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法とすることもより好ましい。
前記パターニングされた酸化膜をマスクとして、前記開口部に幅5μmで深さ50μmのトレンチ溝23をHBr、NF3、O2ガスを用いたRIEエッチング等の異方性エッチングにより形成する(図3(b))。基板表面にボロンソース33を塗布し(図3(c))、1300℃で、96時間の熱処理を行い、深さ120μmの分離層32を形成する(図3(d))。次に前記拡散によって形成されたボロンガラス34のエッチングを行う。ボロンガラス34除去後(図3(e))、前記エッチ溝23にポリシリコン35を埋める(図3(f))。さらにその後にポリシリコン35の表面の平坦化を行い、溝以外のポリシリコン35を取り除く(図4(a))。次に前記図5に記載したプレーナ形IGBT構造と同様のプロセスでPベース領域、ゲート酸化膜、ゲート電極、N+エミッタ領域、エミッタ電極等のMOSゲート構造を形成する(図4(b))。このMOSゲート構造の形成方法は図6と同様であるため、重複説明を避けるために省略する。そのため、同じところは同じ符号を図1に記した。次に、シリコン基板1の裏面(第二主面)を図4(c)に示す鎖線22まで削り、シリコン基板を100μm程度の厚さに減厚する(図4(c))。次に分離層32が露出した裏面(第二主面)に、ドーズ量1×1013cm−2のボロンをイオン注入し350℃程度で1時間程度の低温アニ−ルを行い、活性化したボロンのピーク濃度が1×1017cm−3程度で厚さが1μm程度の裏面コレクタ層を形成する(図4(d))。最後に鎖線21の位置でウェハ1をダイシングにより切断すると(図4(e))、図1のような逆阻止IGBTが作られる。図1では隣接する分離領域間でダイシングされているが、分離領域のパターニングの問題であり、図4(e)のように格子状の分離領域のパターンとすれば、分離領域内の中央でダイシングすることもできる。以上説明した本発明にかかる製造方法によれば、シリコン基板の厚さ方向に関しては、トレンチ溝23の底部からボロンが拡散するために、深さ方向に関する拡散時間を短縮できる。拡散時間の短縮に伴い、横方向拡散広がりも少なくなるので、1チップの当りの分離層の片側幅は60μm程度となり従来の表面からの拡散を用いた逆阻止IGBTと比べると半分以下にすることができる。
前記実施例1、2と図1,2,3,4では、ボロンソースによる塗布拡散をしているが、塗布をボロンイオン注入に変えると、イオン注入はほとんど溝底部のみにされる傾向が強いので、前記図2の場合のように溝の側壁への酸化膜22を形成しなくても、横方向拡散を少なくすることができる。この場合のボロンのドーズ量は1×1016cm−2、加速電圧100kevとした。イオン注入後の熱拡散は、イオン注入後にポリシリコン35でトレンチ溝23を埋めた後で熱拡散し、分離拡散後に、溝以外のシリコン基板上のポリシリコン35を除去して、基板表面の平坦化を行なった。その後の工程は前記図1、3、4で説明したボロン塗布拡散の場合の工程と同じであってよい。
トレンチ溝を平坦化しない場合のイオン注入の一例を挙げると、加速電圧を100keV、ドーズ量を1×1016cm―2とし、アニ-ル時間を1440分とすると拡散深さは40μmになるので、トレンチ溝の深さを90μmとすれば、裏面研削によりシリコン基板厚さを120μmとしたとき、コレクタ領域と分離領域とがつながる。
次に実施例1と同様にトレンチ溝を中心にボロンを不純物とするp形分離領域と、このp形分離領域に囲まれたシリコン基板表面にpベース領域、ゲート酸化膜、ゲート電極、nエミッタ領域、エミッタ電極を形成する。表面側に保護テープを貼り付けた後、裏面からシリコン基板を120μm程度の厚さにまで削る。
この製造方法によれば、チップに分割するためにダイシングをする必要がなくなり、ダイシングに起因する欠け不良が無くなる他、ダイシング自体の切りしろ幅が無くなるので、その分、活性領域の面積を増やすことができる。
12 酸化膜
23 トレンチ溝
31、32分離領域
35 ポリシリコン
102 pベース領域
103 p+コレクタ層
104 n+エミッタ領域
105 ゲート酸化膜
106 ゲート電極
108 エミッタ電極
109 コレクタ電極
133 ボロンソース
134 ボロンガラス。
Claims (7)
- 第一導電形半導体基板の第一主面に選択形成される第二導電形ベース領域と該ベース領域表面層に選択形成される第一導電形エミッタ領域と前記半導体基板と前記エミッタ領域とに挟まれる前記ベース領域の表面に被覆されるゲート絶縁膜と該絶縁膜を介して被覆されるゲート電極とを含むMOSゲート構造と、前記MOSゲート構造を、前記基板を介して取り囲み前記基板の両主面をつなぐように形成される第二導電形分離領域と、前記基板の第二主面に形成され、該第二主面に露出する前記分離領域に連結される第二導電形コレクタ層とを備え、基板の厚さが150μm以下である逆阻止型絶縁ゲート形バイポーラトランジスタにおいて、前記分離領域の第一主面側に前記分離領域形成用トレンチ溝を備えていることを特徴とする逆阻止型絶縁ゲート形バイポーラトランジスタ。
- 第一導電形半導体基板の第一主面側にトレンチ溝の形成後、該トレンチ溝表面からの第二導電形不純物拡散により分離領域を形成する工程と、前記分離領域に囲まれた第一主面にベース領域、エミッタ領域、ゲート絶縁膜、ゲート電極を含むMOSゲート構造を形成する工程と、第二主面側から前記基板を減厚する工程と、前記分離領域が露出する第二主面に第二導電形コレクタ層を形成する工程とをこの順に行うことを特徴とする逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
- 第一導電形半導体基板の第一主面側にトレンチ溝の形成後、該トレンチ溝表面からの第二導電形不純物拡散により分離領域を形成する工程において、トレンチ溝の形成後、該トレンチ溝内の側壁に拡散保護膜を形成し、前記トレンチ溝の底面からの第二導電形不純物拡散により分離領域を形成する工程としたことを特徴とする特許請求の範囲の請求項2記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
- 第一導電形半導体基板の第一主面側にトレンチ溝の形成後、該トレンチ溝表面からの第二導電形不純物拡散により分離領域を形成した後、前記トレンチ溝にポリシリコンを堆積させ、平坦化することを特徴とする特許請求の範囲の請求項2または3記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
- 半導体基板を分離領域でダイシングすることにより半導体チップに分割することを特徴とする特許請求の範囲の請求項4記載の逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
- 前記トレンチ溝の底部のシリコン基板を壁開することにより、半導体基板を半導体チップに分割することを特徴とする特許請求の範囲の請求項2または3に記載の逆阻止型絶縁ゲート形バイポーラトランジスタ。
- 第一導電形半導体基板の第一主面側にトレンチ溝の形成後、該トレンチ溝表面からの第二導電形不純物拡散により分離領域を形成する工程と、前記分離領域に囲まれた第一主面にベース領域、エミッタ領域、ゲート絶縁膜、ゲート電極を含むMOSゲート構造を形成する工程と、第二主面側から前記基板を前記トレンチ溝が露出するまで減厚する工程と、第二主面に第二導電形コレクタ層を形成する工程とをこの順に行うことを特徴とする逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法。
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