JP2001160559A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001160559A JP2001160559A JP34238299A JP34238299A JP2001160559A JP 2001160559 A JP2001160559 A JP 2001160559A JP 34238299 A JP34238299 A JP 34238299A JP 34238299 A JP34238299 A JP 34238299A JP 2001160559 A JP2001160559 A JP 2001160559A
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- main surface
- layer
- substrate
- high impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】 （修正有）
【課題】低コスト化と高性能を両立可能なバッファ層を
有するパンチスルー型ＩＧＢＴ（伝導度変調型ＭＯＳＦ
ＥＴ）の製造方法の提供。 【解決手段】低価格のＦＺウェハ（ｎ−ドリフト層を形
成する）を用い、その表面側に素子活性領域（ｐ+ベー
ス領域４、ｎ+エミッタ領域５、ゲート酸化膜６、ゲー
ト電極７など）及びエミッタ電極８を形成し、ウェハ裏
面側を所定の厚さまで削り落とし、しかる後、裏面から
プロトン照射を行い、低温アニール処理を施してｎ＋バ
ッファ層２ｂを形成する工程と、裏面から硼素イオンの
粒子線照射を行い、ウェハ表面を冷却しながらウェハ裏
面に対し光又はレーザーを照射するアニール処理を施し
てｐ＋コレクタ層１ｂを形成する工程とを有して成る。
プロトン照射とその低温アニール処理により格子欠陥で
あるｎ型欠陥層を形成できる。このｎ型欠陥層は実質的
にｎ型高ｎ＋バッファ層２ｂとして機能する。
有するパンチスルー型ＩＧＢＴ（伝導度変調型ＭＯＳＦ
ＥＴ）の製造方法の提供。 【解決手段】低価格のＦＺウェハ（ｎ−ドリフト層を形
成する）を用い、その表面側に素子活性領域（ｐ+ベー
ス領域４、ｎ+エミッタ領域５、ゲート酸化膜６、ゲー
ト電極７など）及びエミッタ電極８を形成し、ウェハ裏
面側を所定の厚さまで削り落とし、しかる後、裏面から
プロトン照射を行い、低温アニール処理を施してｎ＋バ
ッファ層２ｂを形成する工程と、裏面から硼素イオンの
粒子線照射を行い、ウェハ表面を冷却しながらウェハ裏
面に対し光又はレーザーを照射するアニール処理を施し
てｐ＋コレクタ層１ｂを形成する工程とを有して成る。
プロトン照射とその低温アニール処理により格子欠陥で
あるｎ型欠陥層を形成できる。このｎ型欠陥層は実質的
にｎ型高ｎ＋バッファ層２ｂとして機能する。
Description
【０００１】
【発明が属する技術分野】本発明は、電力変換装置など
に使用されるＩＧＢＴ（伝導度変調型トランジスタ）等
のパワー半導体装置に関し、特に、ＦＺ（浮遊ゾーン）
ウェハの採用に適した半導体装置の製造方法に関する。
に使用されるＩＧＢＴ（伝導度変調型トランジスタ）等
のパワー半導体装置に関し、特に、ＦＺ（浮遊ゾーン）
ウェハの採用に適した半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３に示すノンパンチスルー型ＩＧＢＴ
は、ｎ−ドリフト層３を形成する低価格のＦＺウェハを
使用して製造される。このＦＺウェハの表面側に素子活
性領域（ｐ+ベース領域４、ｎ+エミッタ領域５、ゲート
酸化膜６、ゲート電極７など）とエミッタ電極８を形成
し、ウェハ裏面を所定の厚さまで削り落とした後、ウェ
ハ裏面から硼素イオンを照射し、400℃以下の低温アニ
ールによりその導入イオンの一部分を活性化することに
より、ｐ+コレクタ層１を形成している。順方向ブロッ
キングモード時において十分な耐圧を得るには、ｐ+ベ
ース領域４とｎ−ドリフト層３のｐｎ接合から拡張する
空乏層がｐ+コレクタ層１に達しないように十分厚いｎ
−ドリフト層３とすることが必要であるが、このｎ−ド
リフト層３が厚いと抵抗が上昇し、ＩＧＢＴのオン状態
における電圧降下が大きく、大電流容量化が困難である
と共に、ｎ−ドリフト層３の蓄積キャリアが増大し、タ
ーンオフ時の損失も大きくなる。このノンパンチスルー
型ＩＧＢＴは低コストであるものの、高性能は期待でき
ない。
は、ｎ−ドリフト層３を形成する低価格のＦＺウェハを
使用して製造される。このＦＺウェハの表面側に素子活
性領域（ｐ+ベース領域４、ｎ+エミッタ領域５、ゲート
酸化膜６、ゲート電極７など）とエミッタ電極８を形成
し、ウェハ裏面を所定の厚さまで削り落とした後、ウェ
ハ裏面から硼素イオンを照射し、400℃以下の低温アニ
ールによりその導入イオンの一部分を活性化することに
より、ｐ+コレクタ層１を形成している。順方向ブロッ
キングモード時において十分な耐圧を得るには、ｐ+ベ
ース領域４とｎ−ドリフト層３のｐｎ接合から拡張する
空乏層がｐ+コレクタ層１に達しないように十分厚いｎ
−ドリフト層３とすることが必要であるが、このｎ−ド
リフト層３が厚いと抵抗が上昇し、ＩＧＢＴのオン状態
における電圧降下が大きく、大電流容量化が困難である
と共に、ｎ−ドリフト層３の蓄積キャリアが増大し、タ
ーンオフ時の損失も大きくなる。このノンパンチスルー
型ＩＧＢＴは低コストであるものの、高性能は期待でき
ない。
【０００３】他方、図４に示すパンチスルー型ＩＧＢＴ
は、ｐ+コレクタ層１ａを形成する高濃度ｐ型基板の上
にｎ+バッファ層２として機能する高濃度ｎ型エピタキ
シャル層を成長させ、更にその上にｎ−ドリフト層３ａ
として機能する低濃度ｎ型エピタキシャル層を成長させ
て成るエピウェハを使用して製造される。順方向ブロッ
キングモード時においては、空乏層の延びが高不純物濃
度のｎ+バッファ層２で遅くなるために、薄いｎ−ドリ
フト層３ａでも高い耐圧を得ることが可能である。この
ため、同耐圧のノンパンチスルー型ＩＧＢＴに比較し
て、オン状態の電圧降下が低く、大電流容量化と共に、
ターンオフ損失も低減する。しかしながら、エピウェハ
を使用するものであるから、パンチスルー型ＩＧＢＴは
製造コスト高である。
は、ｐ+コレクタ層１ａを形成する高濃度ｐ型基板の上
にｎ+バッファ層２として機能する高濃度ｎ型エピタキ
シャル層を成長させ、更にその上にｎ−ドリフト層３ａ
として機能する低濃度ｎ型エピタキシャル層を成長させ
て成るエピウェハを使用して製造される。順方向ブロッ
キングモード時においては、空乏層の延びが高不純物濃
度のｎ+バッファ層２で遅くなるために、薄いｎ−ドリ
フト層３ａでも高い耐圧を得ることが可能である。この
ため、同耐圧のノンパンチスルー型ＩＧＢＴに比較し
て、オン状態の電圧降下が低く、大電流容量化と共に、
ターンオフ損失も低減する。しかしながら、エピウェハ
を使用するものであるから、パンチスルー型ＩＧＢＴは
製造コスト高である。
【０００４】
【発明が解決しようとする課題】近年、ＩＧＢＴ等のパ
ワー半導体装置は高性能を実現しながらも、更なる低コ
スト化が要請されている。低コスト化のためには、ウェ
ハプロセスに低価格のＦＺウェハを採用する方が有利で
ある。高性能を得るにはｎ+バッファ層２を形成するこ
とが必要であるが、例えば、表面側素子活性領域及びそ
のエミッタ電極８を形成したＦＺウェハの裏面を所定の
厚さまで削った後、裏面から燐又は砒素イオンなどの粒
子線を照射（注入）し、アニール処理により不純物を活
性化させてｎ+バッファ層２を形成する方法が考えられ
る。
ワー半導体装置は高性能を実現しながらも、更なる低コ
スト化が要請されている。低コスト化のためには、ウェ
ハプロセスに低価格のＦＺウェハを採用する方が有利で
ある。高性能を得るにはｎ+バッファ層２を形成するこ
とが必要であるが、例えば、表面側素子活性領域及びそ
のエミッタ電極８を形成したＦＺウェハの裏面を所定の
厚さまで削った後、裏面から燐又は砒素イオンなどの粒
子線を照射（注入）し、アニール処理により不純物を活
性化させてｎ+バッファ層２を形成する方法が考えられ
る。
【０００５】しかしながら、燐又は砒素原子をシリコン
ウェハ中で十分に活性化させるには、アニール温度を10
00℃以上にする必要があることから、ウェハ表面に低融
点（約700℃）のアルミニウムのエミッタ電極８を被着
する前に上記のアニール処理を完了せねばならない。と
ころが、エミッタ電極８の被着前にアニール処理を施す
としても、実際、切削後の薄いウェハを1000℃以上の温
度でアニール処理した場合、ウェハ形状が大きく反って
しまうため、その後段工程であるエミッタ電極８の形成
のためのフォトリソグラフィーが不可能になる。かかる
実情から、図３に示すノンパンチスルー型ＩＧＢＴにお
いても、ｐ+コレクタ層１の形成では低温アニールに頼
らざるを得ない。
ウェハ中で十分に活性化させるには、アニール温度を10
00℃以上にする必要があることから、ウェハ表面に低融
点（約700℃）のアルミニウムのエミッタ電極８を被着
する前に上記のアニール処理を完了せねばならない。と
ころが、エミッタ電極８の被着前にアニール処理を施す
としても、実際、切削後の薄いウェハを1000℃以上の温
度でアニール処理した場合、ウェハ形状が大きく反って
しまうため、その後段工程であるエミッタ電極８の形成
のためのフォトリソグラフィーが不可能になる。かかる
実情から、図３に示すノンパンチスルー型ＩＧＢＴにお
いても、ｐ+コレクタ層１の形成では低温アニールに頼
らざるを得ない。
【０００６】そこで、上記問題点に鑑み、本発明の課題
は、低価格のＦＺウェハを用いても製造可能であって、
表面側の素子活性領域及びその電極の形成後においても
支障なく高不純物濃度のバッファ層や裏面最表側の逆導
電型の高不純物濃度層をも形成でき、低コスト化と高性
能を両立できる半導体装置の製造方法を提供することに
ある。
は、低価格のＦＺウェハを用いても製造可能であって、
表面側の素子活性領域及びその電極の形成後においても
支障なく高不純物濃度のバッファ層や裏面最表側の逆導
電型の高不純物濃度層をも形成でき、低コスト化と高性
能を両立できる半導体装置の製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、裏面（第２主面）側の高不純物濃度のバ
ッファ層やその最表側の逆導電型高不純物濃度層を共に
低温プロセスで形成し得ることを特徴とする。
に、本発明は、裏面（第２主面）側の高不純物濃度のバ
ッファ層やその最表側の逆導電型高不純物濃度層を共に
低温プロセスで形成し得ることを特徴とする。
【０００８】本発明の第１の手段は、第１導電型低不純
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された第２導電型高不純物濃度層及びその第
２電極と、上記ドリフト層と上記第２導電型高不純物濃
度層とに挟まれた第１導電型高不純物濃度のバッファ層
とを備えた半導体装置の製造方法において、上記基板の
上記第１主面側に上記素子活性領域及び上記第１電極を
形成し、上記基板の上記第２主面側を所定の厚さまで削
り落とし、しかる後、上記第２主面からプロトン照射を
行い、アニール処理を施して上記バッファ層を形成する
工程と、上記第２主面からアクセプター不純物イオンの
粒子線照射を行い、アニール処理を施して上記第２導電
型高不純物濃度層を形成する工程と、を有して成ること
を特徴とする。
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された第２導電型高不純物濃度層及びその第
２電極と、上記ドリフト層と上記第２導電型高不純物濃
度層とに挟まれた第１導電型高不純物濃度のバッファ層
とを備えた半導体装置の製造方法において、上記基板の
上記第１主面側に上記素子活性領域及び上記第１電極を
形成し、上記基板の上記第２主面側を所定の厚さまで削
り落とし、しかる後、上記第２主面からプロトン照射を
行い、アニール処理を施して上記バッファ層を形成する
工程と、上記第２主面からアクセプター不純物イオンの
粒子線照射を行い、アニール処理を施して上記第２導電
型高不純物濃度層を形成する工程と、を有して成ること
を特徴とする。
【０００９】プロトン照射とその低温アニール処理によ
り格子欠陥であるｎ型欠陥層を形成できる。このｎ型欠
陥層は実質的にｎ型高不純物濃度のバッファ層として機
能するものである。プロトンの飛程は長いため、第２主
面より深部にｎ型欠陥層が形成される。ｎ型欠陥層の活
性化のためのアニール温度は、アルミニウム等の第１電
極の融点よりも低い温度で十分であるので、第１電極の
被着工程後に支障なくｎ型高不純物濃度のバッファ層と
してのｎ型欠陥層を形成できる。
り格子欠陥であるｎ型欠陥層を形成できる。このｎ型欠
陥層は実質的にｎ型高不純物濃度のバッファ層として機
能するものである。プロトンの飛程は長いため、第２主
面より深部にｎ型欠陥層が形成される。ｎ型欠陥層の活
性化のためのアニール温度は、アルミニウム等の第１電
極の融点よりも低い温度で十分であるので、第１電極の
被着工程後に支障なくｎ型高不純物濃度のバッファ層と
してのｎ型欠陥層を形成できる。
【００１０】第２主面側の第２導電型高不純物濃度層の
形成のためのアニール処理としては、例えば、第１電極
を有する第１主面側を冷却（冷却ガスの吹き付け、又は
ヒートシンクなど）しながら第２主面に短時間のエネル
ギー照射（光又はレーザー照射）を施すことができるも
のであるから、基板厚方向に温度勾配を確保でき、第１
主面側の温度をアルミニウム等の融点よりも低い温度
（例えば約450℃以下）とし、第２主面側のアニール温
度をアルミニウム等の融点よりも高い温度（例えば700
℃以上）に設定することができ、第１電極の溶融やこれ
とシリコンとのコンタクト抵抗の上昇を防ぐことができ
ると共に、飛程の短い導入不純物でも十分活性化させる
ことが可能となる。従って、低価格の低不純物濃度ＦＺ
ウェハを用いることができるので、半導体装置の低コス
ト化を実現できる。またｎ型高不純物濃度のバッファ層
を具備する半導体装置を実現できるため、大電流容量化
とターンオフ損失の低減を図ることができ、高性能の半
導体装置を提供できる。
形成のためのアニール処理としては、例えば、第１電極
を有する第１主面側を冷却（冷却ガスの吹き付け、又は
ヒートシンクなど）しながら第２主面に短時間のエネル
ギー照射（光又はレーザー照射）を施すことができるも
のであるから、基板厚方向に温度勾配を確保でき、第１
主面側の温度をアルミニウム等の融点よりも低い温度
（例えば約450℃以下）とし、第２主面側のアニール温
度をアルミニウム等の融点よりも高い温度（例えば700
℃以上）に設定することができ、第１電極の溶融やこれ
とシリコンとのコンタクト抵抗の上昇を防ぐことができ
ると共に、飛程の短い導入不純物でも十分活性化させる
ことが可能となる。従って、低価格の低不純物濃度ＦＺ
ウェハを用いることができるので、半導体装置の低コス
ト化を実現できる。またｎ型高不純物濃度のバッファ層
を具備する半導体装置を実現できるため、大電流容量化
とターンオフ損失の低減を図ることができ、高性能の半
導体装置を提供できる。
【００１１】バッファ層形成工程と第２導電型高不純物
濃度層形成工程はいずれを先に行っても構わない。バッ
ファ層形成工程のアニール処理は第２導電型高不純物濃
度層形成工程のアニール処理を援用しても良く、かかる
場合は、アニール処理の工数を削減できる。プロトン照
射の照射エネルギーは１ＭｅＶ以下で良い。バッファ層
形成工程の単独アニール処理の温度は、300℃以上かつ5
00℃以下で良い。
濃度層形成工程はいずれを先に行っても構わない。バッ
ファ層形成工程のアニール処理は第２導電型高不純物濃
度層形成工程のアニール処理を援用しても良く、かかる
場合は、アニール処理の工数を削減できる。プロトン照
射の照射エネルギーは１ＭｅＶ以下で良い。バッファ層
形成工程の単独アニール処理の温度は、300℃以上かつ5
00℃以下で良い。
【００１２】本発明の第２の手段は、第１導電型低不純
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された第２導電型高不純物濃度層及びその第
２電極と、上記ドリフト層と上記第２導電型高不純物濃
度層とに挟まれた第１導電型高不純物濃度のバッファ層
とを備えた半導体装置の製造方法において、上記基板の
上記第１主面側に上記素子活性領域及び上記第１電極を
形成し、上記基板の上記第２主面側を所定の厚さまで削
り落とし、しかる後、上記第２主面から酸素イオンの粒
子線照射を行い、アニール処理を施して上記バッファ層
を形成する工程と、上記第２主面からアクセプター不純
物イオンの粒子線照射を行い、アニール処理を施して上
記第２導電型高不純物濃度層を形成する工程と、を有し
て成ることを特徴とする。
物濃度のドリフト層を形成する第１導電型低不純物濃度
の基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された第２導電型高不純物濃度層及びその第
２電極と、上記ドリフト層と上記第２導電型高不純物濃
度層とに挟まれた第１導電型高不純物濃度のバッファ層
とを備えた半導体装置の製造方法において、上記基板の
上記第１主面側に上記素子活性領域及び上記第１電極を
形成し、上記基板の上記第２主面側を所定の厚さまで削
り落とし、しかる後、上記第２主面から酸素イオンの粒
子線照射を行い、アニール処理を施して上記バッファ層
を形成する工程と、上記第２主面からアクセプター不純
物イオンの粒子線照射を行い、アニール処理を施して上
記第２導電型高不純物濃度層を形成する工程と、を有し
て成ることを特徴とする。
【００１３】かかる第２の手段においても、第２導電型
高不純物濃度層の形成方法は第１の手段と同様である
が、バッファ層の形成方法が、第２主面から酸素イオン
照射を行い、低温アニール処理を施して形成するもので
ある。酸素イオンのイオン打ち込み法を用いるため、飛
程が長く、最大濃度点を深部に設定でき、バッファ層た
る酸素ドナードープ層を形成できる。かかる場合も、第
２導電型高不純物濃度層の形成のためのアニール温度を
アルミニウムの融点よりも高い温度（例えば700℃以
上）に設定することができる。
高不純物濃度層の形成方法は第１の手段と同様である
が、バッファ層の形成方法が、第２主面から酸素イオン
照射を行い、低温アニール処理を施して形成するもので
ある。酸素イオンのイオン打ち込み法を用いるため、飛
程が長く、最大濃度点を深部に設定でき、バッファ層た
る酸素ドナードープ層を形成できる。かかる場合も、第
２導電型高不純物濃度層の形成のためのアニール温度を
アルミニウムの融点よりも高い温度（例えば700℃以
上）に設定することができる。
【００１４】バッファ層形成工程と第２導電型高不純物
濃度層形成工程はいずれを先に行っても構わない。バッ
ファ層形成工程のアニール処理は第２導電型高不純物濃
度層形成工程のアニール処理を援用しても良く、かかる
場合は、アニール処理工程を削減できる。バッファ層形
成工程の単独アニール処理の温度は、300℃以上かつ500
℃以下で良い。
濃度層形成工程はいずれを先に行っても構わない。バッ
ファ層形成工程のアニール処理は第２導電型高不純物濃
度層形成工程のアニール処理を援用しても良く、かかる
場合は、アニール処理工程を削減できる。バッファ層形
成工程の単独アニール処理の温度は、300℃以上かつ500
℃以下で良い。
【００１５】本発明の第３の手段は、第１導電型低不純
物濃度のドリフト層を形成する第１導電型の低不純物濃
度基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された第２導電型高不純物濃度層及びその第
２電極と、上記ドリフト層と上記第２導電型高不純物濃
度層とに挟まれた第１導電型高不純物濃度のバッファ層
とを備えた半導体装置の製造方法において、上記基板に
上記素子活性領域及び上記第１電極を形成し、上記基板
の上記第２主面側を所定の厚さまで削り落とし、しかる
後、上記第２主面からドナー不純物イオンの粒子線照射
を行い、上記第１主面を冷却しながらエネルギー照射す
るアニール処理を施して上記バッファ層を形成する工程
と、上記第２主面からアクセプター不純物イオンの粒子
線照射を行い、アニール処理を施して上記第２導電型高
不純物濃度層を形成する工程と、を有して成ることを特
徴とする。
物濃度のドリフト層を形成する第１導電型の低不純物濃
度基板を用い、その基板の第１主面側に形成された素子
活性領域及びその第１電極と、上記基板の第２主面の最
表側に形成された第２導電型高不純物濃度層及びその第
２電極と、上記ドリフト層と上記第２導電型高不純物濃
度層とに挟まれた第１導電型高不純物濃度のバッファ層
とを備えた半導体装置の製造方法において、上記基板に
上記素子活性領域及び上記第１電極を形成し、上記基板
の上記第２主面側を所定の厚さまで削り落とし、しかる
後、上記第２主面からドナー不純物イオンの粒子線照射
を行い、上記第１主面を冷却しながらエネルギー照射す
るアニール処理を施して上記バッファ層を形成する工程
と、上記第２主面からアクセプター不純物イオンの粒子
線照射を行い、アニール処理を施して上記第２導電型高
不純物濃度層を形成する工程と、を有して成ることを特
徴とする。
【００１６】かかる第３の手段においても、第２導電型
高不純物濃度層の形成方法は第１の手段と同様である
が、バッファ層の形成方法が、第２主面からドナー不純
物イオンの粒子線照射を行い、第１主面を冷却しながら
第２主面に対しエネルギー照射（光又はレーザー照射な
ど）するアニール処理を施して形成するものである。ア
ニール処理においては、基板厚方向に温度勾配を確保し
ながら、第２主面側のアニール温度をアルミニウムの融
点よりも高い温度（例えば700℃以上）に設定すること
ができ、飛程の短い導入不純物でも十分活性化させるこ
とが可能となる。かかる第３の手段においても、アニー
ル処理は、例えば、第１電極を有する第１主面側を冷却
（冷却ガスの吹き付け、又はヒートシンクなど）しなが
ら第２主面にエネルギー照射（ランプアニール又はレー
ザーアニールなど）を施すことができるものであるか
ら、基板厚方向に温度勾配を確保しながら、第１主面側
の温度をアルミニウム等の融点よりも低い温度し、第２
主面側のアニール温度をアルミニウム等の融点よりも高
い温度に設定することができ、第１電極の溶融などを防
止でき、飛程の短い導入不純物でも十分活性化させるこ
とが可能となる。短時間のエネルギー照射でも構わな
い。
高不純物濃度層の形成方法は第１の手段と同様である
が、バッファ層の形成方法が、第２主面からドナー不純
物イオンの粒子線照射を行い、第１主面を冷却しながら
第２主面に対しエネルギー照射（光又はレーザー照射な
ど）するアニール処理を施して形成するものである。ア
ニール処理においては、基板厚方向に温度勾配を確保し
ながら、第２主面側のアニール温度をアルミニウムの融
点よりも高い温度（例えば700℃以上）に設定すること
ができ、飛程の短い導入不純物でも十分活性化させるこ
とが可能となる。かかる第３の手段においても、アニー
ル処理は、例えば、第１電極を有する第１主面側を冷却
（冷却ガスの吹き付け、又はヒートシンクなど）しなが
ら第２主面にエネルギー照射（ランプアニール又はレー
ザーアニールなど）を施すことができるものであるか
ら、基板厚方向に温度勾配を確保しながら、第１主面側
の温度をアルミニウム等の融点よりも低い温度し、第２
主面側のアニール温度をアルミニウム等の融点よりも高
い温度に設定することができ、第１電極の溶融などを防
止でき、飛程の短い導入不純物でも十分活性化させるこ
とが可能となる。短時間のエネルギー照射でも構わな
い。
【００１７】バッファ層形成工程と第２導電型高不純物
濃度層形成工程はいずれを先に行っても構わない。バッ
ファ層形成工程のアニール処理は第２導電型高不純物濃
度層形成工程のアニール処理を援用しても良く、かかる
場合は、アニール処理の工数を削減できる。
濃度層形成工程はいずれを先に行っても構わない。バッ
ファ層形成工程のアニール処理は第２導電型高不純物濃
度層形成工程のアニール処理を援用しても良く、かかる
場合は、アニール処理の工数を削減できる。
【００１８】ドナー不純物イオンとしては燐又は砒素イ
オンを用いることができる。燐又は砒素イオンの照射エ
ネルギーは１ＭｅＶ以下で良い。燐又は砒素のドーズ量
は１×1012cm-2〜１×1015cm-2で良い。アクセプター不
純物イオンとしては硼素イオンを用いることができる。
硼素イオンの照射エネルギーは１ＭｅＶ以下で良い。硼
素のドーズ量は１×1012cm-2〜１×1015cm-2で良い。
オンを用いることができる。燐又は砒素イオンの照射エ
ネルギーは１ＭｅＶ以下で良い。燐又は砒素のドーズ量
は１×1012cm-2〜１×1015cm-2で良い。アクセプター不
純物イオンとしては硼素イオンを用いることができる。
硼素イオンの照射エネルギーは１ＭｅＶ以下で良い。硼
素のドーズ量は１×1012cm-2〜１×1015cm-2で良い。
【００１９】なお、本発明は、ＩＧＢＴに限らず、サイ
リスタやｎ−ドリフト層及び第２主面の最表面側のｐ型
高不純物濃度層を備えた縦形半導体装置一般に適用でき
る。本発明の第３の手段は、ｐ−ドリフト層及び第２主
面の最表面側のｎ型高不純物濃度層を備えた縦形半導体
装置一般に適用できる。また、ドリフト層やバッファ層
に限らず、第１導電型低不純物濃度や第１導電型高不純
物濃度で良い。
リスタやｎ−ドリフト層及び第２主面の最表面側のｐ型
高不純物濃度層を備えた縦形半導体装置一般に適用でき
る。本発明の第３の手段は、ｐ−ドリフト層及び第２主
面の最表面側のｎ型高不純物濃度層を備えた縦形半導体
装置一般に適用できる。また、ドリフト層やバッファ層
に限らず、第１導電型低不純物濃度や第１導電型高不純
物濃度で良い。
【００２０】本発明の第４の手段は、第１導電型低不純
物濃度の基板を用い、該基板の第１主面側に形成された
素子活性領域及びその第１電極と、上記基板の第２主面
の最表側に形成された高不純物濃度層及びその第２電極
とを備えた半導体装置の製造方法において、上記基板の
上記第１主面側に上記素子活性領域及び上記第１電極を
形成し、上記基板の上記第２主面側を所定の厚さまで削
り落とし、しかる後、上記第２主面から第１又は第２導
電型不純物イオンの粒子線照射を行い、上記第１主面を
冷却しながら上記第２主面に対しエネルギー照射するア
ニール処理を施して前記高不純物濃度層を形成する工程
を有して成ることを特徴とする。第２主面の最表層側に
限らず、第２主面側寄りに高不純物濃度層を形成しても
良い。第１主面側の冷却法は、冷却ガスの吹き付け、又
はヒートシンクなどで良い。第１電極の融解などを防止
するために基板厚方向に温度勾配を持たせば良い。短時
間のエネルギー照射だけでも良い。
物濃度の基板を用い、該基板の第１主面側に形成された
素子活性領域及びその第１電極と、上記基板の第２主面
の最表側に形成された高不純物濃度層及びその第２電極
とを備えた半導体装置の製造方法において、上記基板の
上記第１主面側に上記素子活性領域及び上記第１電極を
形成し、上記基板の上記第２主面側を所定の厚さまで削
り落とし、しかる後、上記第２主面から第１又は第２導
電型不純物イオンの粒子線照射を行い、上記第１主面を
冷却しながら上記第２主面に対しエネルギー照射するア
ニール処理を施して前記高不純物濃度層を形成する工程
を有して成ることを特徴とする。第２主面の最表層側に
限らず、第２主面側寄りに高不純物濃度層を形成しても
良い。第１主面側の冷却法は、冷却ガスの吹き付け、又
はヒートシンクなどで良い。第１電極の融解などを防止
するために基板厚方向に温度勾配を持たせば良い。短時
間のエネルギー照射だけでも良い。
【００２１】かかる方法によれば、基板厚方向に温度勾
配を確保しながら、第１主面側の温度をアルミニウム等
の融点よりも低い温度とし、第２主面側のアニール温度
をアルミニウム等の融点よりも高い温度に設定すること
ができ、第１電極の溶融などを防止でき、飛程の短い導
入不純物でも十分活性化させることが可能となる。従っ
て、低価格の低不純物濃度ＦＺウェハを用いることがで
きるので、半導体装置の低コスト化を実現できる。
配を確保しながら、第１主面側の温度をアルミニウム等
の融点よりも低い温度とし、第２主面側のアニール温度
をアルミニウム等の融点よりも高い温度に設定すること
ができ、第１電極の溶融などを防止でき、飛程の短い導
入不純物でも十分活性化させることが可能となる。従っ
て、低価格の低不純物濃度ＦＺウェハを用いることがで
きるので、半導体装置の低コスト化を実現できる。
【００２２】
【発明の実施の形態】次に、本発明の各実施形態を添付
図面に基づいて説明する。図１は本発明の実施形態１に
係るパンチスルー型ＩＧＢＴの断面構造を示す一部断面
図である。
図面に基づいて説明する。図１は本発明の実施形態１に
係るパンチスルー型ＩＧＢＴの断面構造を示す一部断面
図である。
【００２３】本実施形態のパンチスルー型ＩＧＢＴは12
00Ｖ耐圧ＩＧＢＴであって、ｎ−ドリフト層３を形成す
るｎ型低不純物濃度のＦＺウェハを用いて製造される。
ＦＺウェハの表面側には素子活性領域及びアルミニウム
のエミッタ電極８が形成されている。ここで、ＩＧＢＴ
の表面側素子活性領域（核心部）とは、ｎ−ドリフト層
３の表面側に形成されたウェル状のｐ＋ベース領域４
と、このｐ＋ベース領域４の表面側に形成されたｎ＋エ
ミッタ領域５と、ゲート酸化膜６を介して形成された多
結晶シリコン等のゲート電極７と、層間絶縁膜を介して
形成されたエミッタ電極８などである。ＦＺウェハの裏
面最表側にはｐ＋コレクタ層１ｂが形成されており、そ
のｐ＋コレクタ層１ｂ上にはアルミニウムのコレクタ電
極９が被着されている。また、ｎ−ドリフト層３とｐ＋
コレクタ層１ｂとの間にはｎ＋バッファ層２ｂが挟まれ
ている。
00Ｖ耐圧ＩＧＢＴであって、ｎ−ドリフト層３を形成す
るｎ型低不純物濃度のＦＺウェハを用いて製造される。
ＦＺウェハの表面側には素子活性領域及びアルミニウム
のエミッタ電極８が形成されている。ここで、ＩＧＢＴ
の表面側素子活性領域（核心部）とは、ｎ−ドリフト層
３の表面側に形成されたウェル状のｐ＋ベース領域４
と、このｐ＋ベース領域４の表面側に形成されたｎ＋エ
ミッタ領域５と、ゲート酸化膜６を介して形成された多
結晶シリコン等のゲート電極７と、層間絶縁膜を介して
形成されたエミッタ電極８などである。ＦＺウェハの裏
面最表側にはｐ＋コレクタ層１ｂが形成されており、そ
のｐ＋コレクタ層１ｂ上にはアルミニウムのコレクタ電
極９が被着されている。また、ｎ−ドリフト層３とｐ＋
コレクタ層１ｂとの間にはｎ＋バッファ層２ｂが挟まれ
ている。
【００２４】このように、ｎ型低不純物濃度のＦＺウェ
ハを用いたパンチスルー型ＩＧＢＴは、そのＦＺウェハ
の表面側に上記素子活性領域及びエミッタ電極８を形成
し、ＦＺウェハの裏面側を所定の厚さまで削り落とした
後、裏面から後述する不純物イオンの粒子線照射を行
い、所定のアニール処理を施してｎ＋バッファ層２ｂと
ｐ＋コレクタ層１ｂを形成し、しかる後、コレクタ電極
９を被着して製造される。
ハを用いたパンチスルー型ＩＧＢＴは、そのＦＺウェハ
の表面側に上記素子活性領域及びエミッタ電極８を形成
し、ＦＺウェハの裏面側を所定の厚さまで削り落とした
後、裏面から後述する不純物イオンの粒子線照射を行
い、所定のアニール処理を施してｎ＋バッファ層２ｂと
ｐ＋コレクタ層１ｂを形成し、しかる後、コレクタ電極
９を被着して製造される。
【００２５】
【実施例１】実施例１のパンチスルー型ＩＧＢＴの構造
は、ｎ＋バッファ層２ｂがｎ型欠陥層で構成されてい
る。このｎ型欠陥層は単結晶の格子欠陥層であるが、実
質的に高濃度ｎ型半導体層として機能するものである。
このような裏面側のｎ型欠陥層をｎ＋バッファ層２ｂと
して利用するパンチスルー型ＩＧＢＴの製造方法は、前
述した様に、ＦＺウェハの表面側に上記素子活性領域及
びエミッタ電極８を形成し、ＦＺウェハの裏面側を所定
の厚さまで削り落とし、しかる後、ＦＺウェハ裏面側か
らプロトン照射を行い、アニール処理（例えば300℃〜5
00℃）を施してｎ型欠陥層を形成する工程と、ウェハ裏
面から硼素イオンの粒子線照射を行い、ウェハ表面を冷
却しながらウェハ裏面に対し光又はレーザーを短時間照
射するアニール処理を施してｐ＋コレクタ層１ｂを形成
する工程とを有するものである。
は、ｎ＋バッファ層２ｂがｎ型欠陥層で構成されてい
る。このｎ型欠陥層は単結晶の格子欠陥層であるが、実
質的に高濃度ｎ型半導体層として機能するものである。
このような裏面側のｎ型欠陥層をｎ＋バッファ層２ｂと
して利用するパンチスルー型ＩＧＢＴの製造方法は、前
述した様に、ＦＺウェハの表面側に上記素子活性領域及
びエミッタ電極８を形成し、ＦＺウェハの裏面側を所定
の厚さまで削り落とし、しかる後、ＦＺウェハ裏面側か
らプロトン照射を行い、アニール処理（例えば300℃〜5
00℃）を施してｎ型欠陥層を形成する工程と、ウェハ裏
面から硼素イオンの粒子線照射を行い、ウェハ表面を冷
却しながらウェハ裏面に対し光又はレーザーを短時間照
射するアニール処理を施してｐ＋コレクタ層１ｂを形成
する工程とを有するものである。
【００２６】プロトン照射の照射エネルギーは飛程が長
いので１ＭｅＶ以下で良い。また、硼素イオンの照射エ
ネルギーも、裏面最表側に打ち込むため、１ＭｅV以下
で良い。硼素のドーズ量は１×1012cm-2以上かつ１×10
15cm-2以下で良い。ＦＺウェハ表面側の冷却法は、冷却
ガスの吹き付け、又はヒートシンクなどである。
いので１ＭｅＶ以下で良い。また、硼素イオンの照射エ
ネルギーも、裏面最表側に打ち込むため、１ＭｅV以下
で良い。硼素のドーズ量は１×1012cm-2以上かつ１×10
15cm-2以下で良い。ＦＺウェハ表面側の冷却法は、冷却
ガスの吹き付け、又はヒートシンクなどである。
【００２７】ｎ型欠陥層の活性化のためのアニール温度
は、アルミニウムのエミッタ電極８の融点よりも低い温
度（700℃以下）で十分であるので、エミッタ電極８の
被着工程後に支障なくｎ＋バッファ層２ｂとしてのｎ型
欠陥層を形成できる。また、イオン打ち込み法を用いる
ため、最大濃度点を深部に設定できる。
は、アルミニウムのエミッタ電極８の融点よりも低い温
度（700℃以下）で十分であるので、エミッタ電極８の
被着工程後に支障なくｎ＋バッファ層２ｂとしてのｎ型
欠陥層を形成できる。また、イオン打ち込み法を用いる
ため、最大濃度点を深部に設定できる。
【００２８】また、ｐ＋コレクタ層１ｂのためのアニー
ル法がＦＺウェハ表面を冷却（表面側450℃以下に冷却
することにより、表面のアルミニウムのエミッタ電極８
とシリコンとのコンタクト抵抗の上昇を防ぐ）しながら
のウェハ裏面に対する短時間のランプアニール又はレー
ザーアニールであることから、ＦＺウェハの厚さ方向に
温度勾配を確保しながら、裏面のアニール温度をアルミ
ニウムの融点よりも高い温度（700℃以上）に設定する
ことができ、飛程の短い導入不純物でも十分活性化させ
ることが可能となり、ドナー不純物として硼素を用いる
ことができる。勿論、低価格の低不純物濃度ＦＺウェハ
を用いることができるので、ＩＧＢＴの低コスト化を実
現できる。
ル法がＦＺウェハ表面を冷却（表面側450℃以下に冷却
することにより、表面のアルミニウムのエミッタ電極８
とシリコンとのコンタクト抵抗の上昇を防ぐ）しながら
のウェハ裏面に対する短時間のランプアニール又はレー
ザーアニールであることから、ＦＺウェハの厚さ方向に
温度勾配を確保しながら、裏面のアニール温度をアルミ
ニウムの融点よりも高い温度（700℃以上）に設定する
ことができ、飛程の短い導入不純物でも十分活性化させ
ることが可能となり、ドナー不純物として硼素を用いる
ことができる。勿論、低価格の低不純物濃度ＦＺウェハ
を用いることができるので、ＩＧＢＴの低コスト化を実
現できる。
【００２９】ｎ＋バッファ層２ｂの形成工程とｐ＋コレ
クタ層１ｂの形成工程はいずれを先に行っても構わな
い。また、ｎ＋バッファ層２ｂの形成工程のアニール処
理はｐ ＋コレクタ層１ｂの形成工程のアニール処理を援
用しても良い。かかる場合は、アニール処理の工数を削
減できる。
クタ層１ｂの形成工程はいずれを先に行っても構わな
い。また、ｎ＋バッファ層２ｂの形成工程のアニール処
理はｐ ＋コレクタ層１ｂの形成工程のアニール処理を援
用しても良い。かかる場合は、アニール処理の工数を削
減できる。
【００３０】
【実施例２】実施例２のパンチスルー型ＩＧＢＴの構造
は、ｎ＋バッファ層２ｂが酸素ドナードープ層で構成さ
れている。ｎ＋バッファ層２ｂを酸素ドナードープ層と
すると、アニール処理の温度をアルミニウムのエミッタ
８の融点よりも低い温度にすることができるため、エミ
ッタ電極８の被着工程後に支障なくｎ＋バッファ層２ｂ
を形成できる。
は、ｎ＋バッファ層２ｂが酸素ドナードープ層で構成さ
れている。ｎ＋バッファ層２ｂを酸素ドナードープ層と
すると、アニール処理の温度をアルミニウムのエミッタ
８の融点よりも低い温度にすることができるため、エミ
ッタ電極８の被着工程後に支障なくｎ＋バッファ層２ｂ
を形成できる。
【００３１】このような酸素ドナードープ層をｎ＋バッ
ファ層２ｂとして利用するパンチスルー型ＩＧＢＴの製
造方法は、前述した様に、ＦＺウェハの表面側に上記素
子活性領域及びエミッタ電極８を形成し、ＦＺウェハの
裏面側を所定の厚さまで削り落とし、しかる後、ＦＺウ
ェハ裏面側から酸素イオンの照射を行い、アニール処理
（例えば300℃〜500℃）を施して酸素ドナードープ層を
形成する工程と、ウェハ裏面から硼素イオンの粒子線照
射を行い、ウェハ表面を冷却しながらウェハ裏面に対し
光又はレーザーを照射するアニール処理を施してｐ＋コ
レクタ層１ｂを形成する工程とを有するものである。か
かる場合も、ｎ＋バッファ層２ｂの形成工程とｐ＋コレ
クタ層１ｂの形成工程はいずれを先に行っても構わな
い。また、ｎ＋バッファ層２ｂの形成工程のアニール処
理はｐ＋コレクタ層１ｂの形成工程のアニール処理を援
用しても良い。かかる場合は、アニール処理工程を削減
できる。
ファ層２ｂとして利用するパンチスルー型ＩＧＢＴの製
造方法は、前述した様に、ＦＺウェハの表面側に上記素
子活性領域及びエミッタ電極８を形成し、ＦＺウェハの
裏面側を所定の厚さまで削り落とし、しかる後、ＦＺウ
ェハ裏面側から酸素イオンの照射を行い、アニール処理
（例えば300℃〜500℃）を施して酸素ドナードープ層を
形成する工程と、ウェハ裏面から硼素イオンの粒子線照
射を行い、ウェハ表面を冷却しながらウェハ裏面に対し
光又はレーザーを照射するアニール処理を施してｐ＋コ
レクタ層１ｂを形成する工程とを有するものである。か
かる場合も、ｎ＋バッファ層２ｂの形成工程とｐ＋コレ
クタ層１ｂの形成工程はいずれを先に行っても構わな
い。また、ｎ＋バッファ層２ｂの形成工程のアニール処
理はｐ＋コレクタ層１ｂの形成工程のアニール処理を援
用しても良い。かかる場合は、アニール処理工程を削減
できる。
【００３２】酸素イオン照射の照射エネルギーも飛程が
長いので１ＭｅＶ以下で良い。酸素ドナードープ層の活
性化のためのアニール温度も、アルミニウムのエミッタ
電極８の融点よりも低い温度（700℃以下）で十分であ
るので、エミッタ電極８の被着工程後に支障なくｎ＋バ
ッファ層２ｂとしての酸素ドナードープ層を形成でき
る。また、低価格のｎ型低不純物濃度ＦＺウェハを用い
るので、ＩＧＢＴの低コスト化を実現できる。本例も実
施例１と同様な効果を奏する。
長いので１ＭｅＶ以下で良い。酸素ドナードープ層の活
性化のためのアニール温度も、アルミニウムのエミッタ
電極８の融点よりも低い温度（700℃以下）で十分であ
るので、エミッタ電極８の被着工程後に支障なくｎ＋バ
ッファ層２ｂとしての酸素ドナードープ層を形成でき
る。また、低価格のｎ型低不純物濃度ＦＺウェハを用い
るので、ＩＧＢＴの低コスト化を実現できる。本例も実
施例１と同様な効果を奏する。
【００３３】
【実施例３】実施例３のパンチスルー型ＩＧＢＴの製造
方法は、ＦＺウェハの表面側に上記素子活性領域及びエ
ミッタ電極８を形成し、ＦＺウェハの裏面側を所定の厚
さまで削り落とし、しかる後、ＦＺウェハ裏面から燐又
は砒素イオンの粒子線照射を行い、ＦＺウェハ表面を冷
却しながらＦＺウェハ裏面に対し光又はレーザーを照射
するアニール処理を施してｎ＋バッファ層２ｂを形成す
る工程と、ＦＺウェハ裏面から硼素イオンの粒子線照射
を行い、ＦＺウェハ表面を冷却しながらＦＺウェハ裏面
に対し光又はレーザーを照射するアニール処理を施して
ｐ＋コレクタ層１ｂを形成する工程とを有している。Ｆ
Ｚウェハ表面側の冷却法は、冷却ガスの吹き付け、又は
ヒートシンクなどである。燐又は砒素イオンの照射エネ
ルギーも、裏面最表側に打ち込むため、１ＭｅV以下で
良い。燐又は砒素のドーズ量は１×1012cm-2以上かつ１
×1015cm-2以下で良い。
方法は、ＦＺウェハの表面側に上記素子活性領域及びエ
ミッタ電極８を形成し、ＦＺウェハの裏面側を所定の厚
さまで削り落とし、しかる後、ＦＺウェハ裏面から燐又
は砒素イオンの粒子線照射を行い、ＦＺウェハ表面を冷
却しながらＦＺウェハ裏面に対し光又はレーザーを照射
するアニール処理を施してｎ＋バッファ層２ｂを形成す
る工程と、ＦＺウェハ裏面から硼素イオンの粒子線照射
を行い、ＦＺウェハ表面を冷却しながらＦＺウェハ裏面
に対し光又はレーザーを照射するアニール処理を施して
ｐ＋コレクタ層１ｂを形成する工程とを有している。Ｆ
Ｚウェハ表面側の冷却法は、冷却ガスの吹き付け、又は
ヒートシンクなどである。燐又は砒素イオンの照射エネ
ルギーも、裏面最表側に打ち込むため、１ＭｅV以下で
良い。燐又は砒素のドーズ量は１×1012cm-2以上かつ１
×1015cm-2以下で良い。
【００３４】本例でも、ｐ＋コレクタ層１ｂの形成方法
は実施例１、２と同様であるが、ｎ ＋バッファ層２ｂの
形成方法が、裏面から燐又は砒素イオンの粒子線照射を
行い、表面を冷却しながら裏面に対し光又はレーザーを
短時間照射して形成するものである。このアニール処理
においても、基板厚方向に温度勾配を確保しながら、裏
面側のアニール温度をアルミニウムの融点よりも高い温
度（700℃以上）に設定することができ、飛程の短い燐
又は砒素イオンでも十分活性化させることが可能とな
る。実施例１，２と同様な効果を奏する。
は実施例１、２と同様であるが、ｎ ＋バッファ層２ｂの
形成方法が、裏面から燐又は砒素イオンの粒子線照射を
行い、表面を冷却しながら裏面に対し光又はレーザーを
短時間照射して形成するものである。このアニール処理
においても、基板厚方向に温度勾配を確保しながら、裏
面側のアニール温度をアルミニウムの融点よりも高い温
度（700℃以上）に設定することができ、飛程の短い燐
又は砒素イオンでも十分活性化させることが可能とな
る。実施例１，２と同様な効果を奏する。
【００３５】次に、図２は本発明の実施形態２に係るト
レンチゲート構造のパンチスルー型ＩＧＢＴの断面構造
を示す一部断面図である。
レンチゲート構造のパンチスルー型ＩＧＢＴの断面構造
を示す一部断面図である。
【００３６】本実施形態のトレンチゲート構造のパンチ
スルー型ＩＧＢＴも、ｎ＋バッファ層２ｂを形成するｎ
型低不純物濃度のＦＺウェハを用いて製造される。実施
形態１に係るパンチスルー型ＩＧＢＴと異なる点は、素
子活性領域（核心部）にある。その素子活性領域はトレ
ンチゲート構造であって、ｎ−ドリフト層３の表面側に
形成されたｐ＋ベース領域１４と、このｐ＋ベース領域
１４の表面側に形成されたｎ＋エミッタ領域１５と、ｐ
＋ベース領域１４の深さ以上に掘り込まれたトレンチ内
にゲート酸化膜１６を介して埋め込まれた多結晶シリコ
ン等のゲート電極１７と、層間絶縁膜を介して形成され
たエミッタ電極１８などである。ＦＺウェハの裏面最表
側にはｐ＋コレクタ層１ｂが形成されており、そのｐ＋
コレクタ層１ｂ上にはアルミニウムのコレクタ電極９が
被着されている。また、ｎ−ドリフト層３とｐ＋コレク
タ層１ｂとの間にはｎ＋バッファ層２ｂが挟まれてい
る。
スルー型ＩＧＢＴも、ｎ＋バッファ層２ｂを形成するｎ
型低不純物濃度のＦＺウェハを用いて製造される。実施
形態１に係るパンチスルー型ＩＧＢＴと異なる点は、素
子活性領域（核心部）にある。その素子活性領域はトレ
ンチゲート構造であって、ｎ−ドリフト層３の表面側に
形成されたｐ＋ベース領域１４と、このｐ＋ベース領域
１４の表面側に形成されたｎ＋エミッタ領域１５と、ｐ
＋ベース領域１４の深さ以上に掘り込まれたトレンチ内
にゲート酸化膜１６を介して埋め込まれた多結晶シリコ
ン等のゲート電極１７と、層間絶縁膜を介して形成され
たエミッタ電極１８などである。ＦＺウェハの裏面最表
側にはｐ＋コレクタ層１ｂが形成されており、そのｐ＋
コレクタ層１ｂ上にはアルミニウムのコレクタ電極９が
被着されている。また、ｎ−ドリフト層３とｐ＋コレク
タ層１ｂとの間にはｎ＋バッファ層２ｂが挟まれてい
る。
【００３７】かかるトレンチゲート構造のパンチスルー
型ＩＧＢＴも、実施形態１と同様の製造方法を採用し、
同様の作用効果を発揮するものであるが、素子活性領域
がトレンチゲート構造であることにより、より一層のオ
ン抵抗の低減が可能である。
型ＩＧＢＴも、実施形態１と同様の製造方法を採用し、
同様の作用効果を発揮するものであるが、素子活性領域
がトレンチゲート構造であることにより、より一層のオ
ン抵抗の低減が可能である。
【００３８】
【発明の効果】以上説明した様に、本発明は、第２主面
側の高不純物濃度のバッファ層やその最表側の逆導電型
高不純物濃度層を共に低温プロセスにより形成し得るこ
とを特徴としているため、次の効果を奏する。
側の高不純物濃度のバッファ層やその最表側の逆導電型
高不純物濃度層を共に低温プロセスにより形成し得るこ
とを特徴としているため、次の効果を奏する。
【００３９】（１） 基板の第１主面側に素子活性領域
及び第１電極を形成し、第２主面側を所定の厚さまで削
り落とし後、第２主面からプロトン照射を行い、アニー
ル処理を施してバッファ層を形成する工程と、第２主面
からアクセプター不純物イオンの粒子線照射を行い、ア
ニール処理を施して第２導電型高不純物濃度層を形成す
る工程とを有しているため、プロトン照射とその低温ア
ニール処理によりバッファ層として機能するｎ型欠陥層
を形成でき、また、第２導電型高不純物濃度層のアニー
ル処理としては第２主面側に対するネルギー照射やこれ
に第１主面側の冷却の併用を採用することができ、基板
厚方向に温度勾配を確保できるため、第２主面側のアニ
ール温度をアルミニウム等の融点よりも高い温度に設定
することができ、飛程の短い導入不純物でも十分活性化
させることが可能となる。従って、低価格の低不純物濃
度ＦＺウェハを用いることができるので、半導体装置の
低コスト化を実現できる。またｎ型高不純物濃度のバッ
ファ層を具備する半導体装置を実現できるため、大電流
容量化とターンオフ損失の低減を図ることができ、高性
能の半導体装置を提供できる。
及び第１電極を形成し、第２主面側を所定の厚さまで削
り落とし後、第２主面からプロトン照射を行い、アニー
ル処理を施してバッファ層を形成する工程と、第２主面
からアクセプター不純物イオンの粒子線照射を行い、ア
ニール処理を施して第２導電型高不純物濃度層を形成す
る工程とを有しているため、プロトン照射とその低温ア
ニール処理によりバッファ層として機能するｎ型欠陥層
を形成でき、また、第２導電型高不純物濃度層のアニー
ル処理としては第２主面側に対するネルギー照射やこれ
に第１主面側の冷却の併用を採用することができ、基板
厚方向に温度勾配を確保できるため、第２主面側のアニ
ール温度をアルミニウム等の融点よりも高い温度に設定
することができ、飛程の短い導入不純物でも十分活性化
させることが可能となる。従って、低価格の低不純物濃
度ＦＺウェハを用いることができるので、半導体装置の
低コスト化を実現できる。またｎ型高不純物濃度のバッ
ファ層を具備する半導体装置を実現できるため、大電流
容量化とターンオフ損失の低減を図ることができ、高性
能の半導体装置を提供できる。
【００４０】（２） 基板の第１主面側に素子活性領域
及び第１電極を形成し、第２主面側を所定の厚さまで削
り落とした後、第２主面から酸素イオンの粒子線照射を
行い、アニール処理を施してバッファ層を形成する工程
と、第２主面からアクセプター不純物イオンの粒子線照
射を行い、アニール処理を施して第２導電型高不純物濃
度層を形成する工程とを有しているため、酸素イオン照
射とその低温アニール処理によりバッファ層としての酸
素ドナードープ層を形成でき、また、第２導電型高不純
物濃度層のアニール処理では基板厚方向に温度勾配を確
保しながら行うことができるため、第２主面側のアニー
ル温度をアルミニウム等の融点よりも高い温度に設定す
ることができ、飛程の短い導入不純物でも十分活性化さ
せることが可能となる。従って、低価格の低不純物濃度
ＦＺウェハを用いることができるので、半導体装置の低
コスト化を実現できる。またｎ型高不純物濃度のバッフ
ァ層を具備する半導体装置を実現できるため、大電流容
量化とターンオフ損失の低減を図ることができ、高性能
の半導体装置を提供できる。
及び第１電極を形成し、第２主面側を所定の厚さまで削
り落とした後、第２主面から酸素イオンの粒子線照射を
行い、アニール処理を施してバッファ層を形成する工程
と、第２主面からアクセプター不純物イオンの粒子線照
射を行い、アニール処理を施して第２導電型高不純物濃
度層を形成する工程とを有しているため、酸素イオン照
射とその低温アニール処理によりバッファ層としての酸
素ドナードープ層を形成でき、また、第２導電型高不純
物濃度層のアニール処理では基板厚方向に温度勾配を確
保しながら行うことができるため、第２主面側のアニー
ル温度をアルミニウム等の融点よりも高い温度に設定す
ることができ、飛程の短い導入不純物でも十分活性化さ
せることが可能となる。従って、低価格の低不純物濃度
ＦＺウェハを用いることができるので、半導体装置の低
コスト化を実現できる。またｎ型高不純物濃度のバッフ
ァ層を具備する半導体装置を実現できるため、大電流容
量化とターンオフ損失の低減を図ることができ、高性能
の半導体装置を提供できる。
【００４１】（３） 基板の第１主面側に素子活性領域
及び第１電極を形成し、第２主面側を所定の厚さまで削
り落とした後、第２主面からドナー不純物イオンの粒子
線照射を行い、第１主面を冷却しながら第２主面に対し
エネルギー照射するアニール処理を施してバッファ層を
形成する工程と、第２主面からアクセプター不純物イオ
ンの粒子線照射を行い、アニール処理を施して第２導電
型高不純物濃度層を形成する工程とを有しているため、
いずれのアニール処理においても、基板厚方向に温度勾
配を確保しながら、第２主面側のアニール温度をアルミ
ニウムの融点よりも高い温度に設定することができ、飛
程の短い導入不純物でも十分活性化させることが可能と
なる。従って、低価格の低不純物濃度ＦＺウェハを用い
ることができるので、半導体装置の低コスト化を実現で
きる。またｎ型高不純物濃度のバッファ層を具備する半
導体装置を実現できるため、大電流容量化とターンオフ
損失の低減を図ることができ、高性能の半導体装置を提
供できる。
及び第１電極を形成し、第２主面側を所定の厚さまで削
り落とした後、第２主面からドナー不純物イオンの粒子
線照射を行い、第１主面を冷却しながら第２主面に対し
エネルギー照射するアニール処理を施してバッファ層を
形成する工程と、第２主面からアクセプター不純物イオ
ンの粒子線照射を行い、アニール処理を施して第２導電
型高不純物濃度層を形成する工程とを有しているため、
いずれのアニール処理においても、基板厚方向に温度勾
配を確保しながら、第２主面側のアニール温度をアルミ
ニウムの融点よりも高い温度に設定することができ、飛
程の短い導入不純物でも十分活性化させることが可能と
なる。従って、低価格の低不純物濃度ＦＺウェハを用い
ることができるので、半導体装置の低コスト化を実現で
きる。またｎ型高不純物濃度のバッファ層を具備する半
導体装置を実現できるため、大電流容量化とターンオフ
損失の低減を図ることができ、高性能の半導体装置を提
供できる。
【００４２】（４） 基板の第１主面側に素子活性領域
及びその第１電極を形成し、第２主面側を所定の厚さま
で削り落とした後、第２主面から第１又は第２導電型不
純物イオンの粒子線照射を行い、第１主面を冷却しなが
ら第２主面に対しエネルギー照射するアニール処理を施
して高不純物濃度層を形成する工程を有しているため、
基板厚方向に温度勾配を確保しながら、第２主面側のア
ニール温度をアルミニウム等の融点よりも高い温度に設
定することができので、第１電極の溶融などを防止で
き、飛程の短い導入不純物でも十分活性化させることが
可能となる。従って、低価格の低不純物濃度ＦＺウェハ
を用いることができるので、半導体装置の低コスト化を
実現できる。
及びその第１電極を形成し、第２主面側を所定の厚さま
で削り落とした後、第２主面から第１又は第２導電型不
純物イオンの粒子線照射を行い、第１主面を冷却しなが
ら第２主面に対しエネルギー照射するアニール処理を施
して高不純物濃度層を形成する工程を有しているため、
基板厚方向に温度勾配を確保しながら、第２主面側のア
ニール温度をアルミニウム等の融点よりも高い温度に設
定することができので、第１電極の溶融などを防止で
き、飛程の短い導入不純物でも十分活性化させることが
可能となる。従って、低価格の低不純物濃度ＦＺウェハ
を用いることができるので、半導体装置の低コスト化を
実現できる。
【図１】本発明の実施形態１に係るパンチスルー型ＩＧ
ＢＴの断面構造を示す一部断面図である。
ＢＴの断面構造を示す一部断面図である。
【図２】本発明の実施形態２に係るトレンチゲート構造
のパンチスルー型ＩＧＢＴの断面構造を示す一部断面図
である。
のパンチスルー型ＩＧＢＴの断面構造を示す一部断面図
である。
【図３】従来のノンパンチスルー型ＩＧＢＴの断面構造
を示す一部断面図である。
を示す一部断面図である。
【図４】従来のパンチスルー型ＩＧＢＴの断面構造を示
す一部断面図である。
す一部断面図である。
１a，１ｂ…ｐ＋コレクタ層 ２ｂ…ｎ＋バッファ層 ３，３a…ｎ−ドリフト層 ４，１４…ｐ＋ベース層 ５，１５…ｎ＋エミッタ電極 ６，１６…ゲート酸化膜 ７，１７…ゲート電極 ８，１８…エミッタ電極 ９，１９…コレクタ電極
Claims (15)
- 【請求項１】 第１導電型低不純物濃度のドリフト層を
形成する第１導電型低不純物濃度の基板を用い、該基板
の第１主面側に形成された素子活性領域及びその第１電
極と、前記基板の第２主面の最表側に形成された第２導
電型高不純物濃度層及びその第２電極と、前記ドリフト
層と前記第２導電型高不純物濃度層とに挟まれた第１導
電型高不純物濃度のバッファ層とを備えた半導体装置の
製造方法において、 前記基板の前記第１主面側に前記素子活性領域及び前記
第１電極を形成し、前記基板の前記第２主面側を所定の
厚さまで削り落とし、しかる後、前記第２主面からプロ
トン照射を行い、アニール処理を施して前記バッファ層
を形成する工程と、前記第２主面からアクセプター不純
物イオンの粒子線照射を行い、アニール処理を施して前
記第２導電型高不純物濃度層を形成する工程と、を有し
て成ることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１において、前記バッファ層形成
工程の前記アニール処理は前記第２導電型高不純物濃度
層形成工程の前記アニール処理を援用して成ることを特
徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は請求項２において、前記プ
ロトン照射の照射エネルギーは、１ＭｅＶ以下であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 第１導電型低不純物濃度のドリフト層を
形成する第１導電型低不純物濃度の基板を用い、該基板
の第１主面側に形成された素子活性領域及びその第１電
極と、前記基板の第２主面の最表側に形成された第２導
電型高不純物濃度層及びその第２電極と、前記ドリフト
層と前記第２導電型高不純物濃度層とに挟まれた第１導
電型高不純物濃度のバッファ層とを備えた半導体装置の
製造方法において、 前記基板の前記第１主面側に前記素子活性領域及び前記
第１電極を形成し、前記基板の前記第２主面側を所定の
厚さまで削り落とし、しかる後、前記第２主面から酸素
イオンの粒子線照射を行い、アニール処理を施して前記
バッファ層を形成する工程と、前記第２主面からアクセ
プター不純物イオンの粒子線照射を行い、アニール処理
を施して前記第２導電型高不純物濃度層を形成する工程
と、を有して成ることを特徴とする半導体装置の製造方
法。 - 【請求項５】 請求項４において、前記バッファ層形成
工程の前記アニール処理は前記第２導電型高不純物濃度
層形成工程の前記アニール処理を援用して成ることを特
徴とする半導体装置の製造方法。 - 【請求項６】 請求項１乃至請求項５のいずれか一項に
おいて、前記バッファ層形成工程の前記アニール処理の
温度は、300℃以上かつ500℃以下であることを特徴とす
る半導体装置の製造方法。 - 【請求項７】 第１導電型低不純物濃度のドリフト層を
形成する第１導電型低不純物濃度の基板を用い、該基板
の第１主面側に形成された素子活性領域及びその第１電
極と、前記基板の第２主面の最表側に形成された第２導
電型高不純物濃度層及びその第２電極と、前記ドリフト
層と前記第２導電型高不純物濃度層とに挟まれた第１導
電型高不純物濃度のバッファ層とを備えた半導体装置の
製造方法において、 前記基板の前記第１主面側に前記素子活性領域及び前記
第１電極を形成し、前記基板の前記第２主面側を所定の
厚さまで削り落とし、しかる後、前記第２主面からドナ
ー不純物イオンの粒子線照射を行い、前記第１主面を冷
却しながら前記第２主面に対しエネルギー照射するアニ
ール処理を施して前記バッファ層を形成する工程と、前
記第２主面からアクセプター不純物イオンの粒子線照射
を行い、アニール処理を施して前記第２導電型高不純物
濃度層を形成する工程と、を有して成ることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 請求項７において、前記第２導電型高不
純物濃度層形成工程の前記アニール処理は前記バッファ
層形成工程の前記アニール処理を援用して成ることを特
徴とする半導体装置の製造方法。 - 【請求項９】 請求項７又は請求項８において、前記ド
ナー不純物イオンは、燐又は砒素イオンであることを特
徴とする半導体装置の製造方法。 - 【請求項１０】 請求項９において、前記燐又は砒素イ
オンの照射エネルギーは、１ＭｅＶ以下であることを特
徴とする半導体装置の製造方法。 - 【請求項１１】 請求項９又は請求項１０において、前
記燐又は砒素のドーズ量は、１×1012cm-2以上かつ１×
1015cm-2以下であることを特徴とする半導体装置の製造
方法。 - 【請求項１２】 請求項１乃至請求項１１のいずれか一
項において、前記アクセプター不純物イオンは、硼素イ
オンであることを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２において、前記硼素イオン
の照射エネルギーは、１ＭｅＶ以下であることを特徴と
する半導体装置の製造方法。 - 【請求項１４】 請求項１２又は請求項１３において、
前記硼素のドーズ量は、１×1012cm-2以上かつ１×1015
cm-2以下であることを特徴とする半導体装置の製造方
法。 - 【請求項１５】 第１導電型低不純物濃度の基板を用
い、該基板の第１主面側に形成された素子活性領域及び
その第１電極と、前記基板の第２主面の最表側に形成さ
れた高不純物濃度層及びその第２電極とを備えた半導体
装置の製造方法において、 前記基板の前記第１主面側に前記素子活性領域及び前記
第１電極を形成し、前記基板の前記第２主面側を所定の
厚さまで削り落とし、しかる後、前記第２主面から第１
又は第２導電型不純物イオンの粒子線照射を行い、前記
第１主面を冷却しながら前記第２主面に対しエネルギー
照射するアニール処理を施して前記高不純物濃度層を形
成する工程を有して成ることを特徴とする半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34238299A JP3684962B2 (ja) | 1999-12-01 | 1999-12-01 | 半導体装置の製造方法 |
| DE10055446A DE10055446B4 (de) | 1999-11-26 | 2000-11-09 | Halbleiterbauelement und Verfahren zu seiner Herstellung |
| US09/722,927 US6610572B1 (en) | 1999-11-26 | 2000-11-27 | Semiconductor device and method for manufacturing the same |
| US10/461,094 US6759301B2 (en) | 1999-11-26 | 2003-06-13 | Semiconductor device and method for manufacturing the same |
| US10/461,065 US6762097B2 (en) | 1999-11-26 | 2003-06-13 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34238299A JP3684962B2 (ja) | 1999-12-01 | 1999-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160559A true JP2001160559A (ja) | 2001-06-12 |
| JP3684962B2 JP3684962B2 (ja) | 2005-08-17 |
Family
ID=18353303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34238299A Expired - Lifetime JP3684962B2 (ja) | 1999-11-26 | 1999-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3684962B2 (ja) |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482681B1 (en) * | 2000-05-05 | 2002-11-19 | International Rectifier Corporation | Hydrogen implant for buffer zone of punch-through non epi IGBT |
| JP2003051597A (ja) * | 2001-08-08 | 2003-02-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2004103763A (ja) * | 2002-09-09 | 2004-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2007266233A (ja) * | 2006-03-28 | 2007-10-11 | Toyota Central Res & Dev Lab Inc | 電力用半導体装置及びその製造方法 |
| JP2007273647A (ja) * | 2006-03-30 | 2007-10-18 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法 |
| JP2008004867A (ja) * | 2006-06-26 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
| JP2008085050A (ja) * | 2006-09-27 | 2008-04-10 | Renesas Technology Corp | 半導体装置の製造方法 |
| EP1918980A2 (en) | 2006-11-02 | 2008-05-07 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2009021285A (ja) * | 2007-07-10 | 2009-01-29 | Mitsubishi Electric Corp | 電力用半導体装置とその製造方法 |
| JP2009513024A (ja) * | 2005-10-24 | 2009-03-26 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 電荷補償構造を有するパワー半導体素子及びその製造方法 |
| JP2009099705A (ja) * | 2007-10-16 | 2009-05-07 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2009224794A (ja) * | 2002-02-20 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2010153929A (ja) * | 2010-04-05 | 2010-07-08 | Fuji Electric Systems Co Ltd | 半導体素子の製造方法および半導体素子の製造装置 |
| WO2010082476A1 (ja) * | 2009-01-16 | 2010-07-22 | 昭和電工株式会社 | 半導体素子の製造方法及び半導体素子、並びに半導体装置 |
| JP2011054618A (ja) * | 2009-08-31 | 2011-03-17 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法および半導体装置 |
| JP2011066443A (ja) * | 2010-11-26 | 2011-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2012009603A (ja) * | 2010-06-24 | 2012-01-12 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US8263450B2 (en) | 2005-10-25 | 2012-09-11 | Infineon Technologies Ag | Power semiconductor component with charge compensation structure and method for the fabrication thereof |
| DE102012217562A1 (de) | 2011-09-28 | 2013-03-28 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung und verfahren zu deren herstellung |
| JP2013138172A (ja) * | 2011-11-30 | 2013-07-11 | Denso Corp | 半導体装置 |
| WO2013108911A1 (ja) | 2012-01-19 | 2013-07-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| WO2013141181A1 (ja) | 2012-03-23 | 2013-09-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2014056881A (ja) * | 2012-09-11 | 2014-03-27 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2016015513A (ja) * | 2012-03-30 | 2016-01-28 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2017183749A (ja) * | 2012-03-30 | 2017-10-05 | 富士電機株式会社 | 半導体装置の製造方法 |
| US9941362B2 (en) | 2014-11-17 | 2018-04-10 | Fuji Electric Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
| US10312331B2 (en) | 2014-10-03 | 2019-06-04 | Fuji Electric Co., Ltd. | Semiconductor device, and method of manufacturing semiconductor device |
| US10418441B2 (en) | 2013-12-16 | 2019-09-17 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| DE112018003666T5 (de) | 2017-07-19 | 2020-05-07 | Mitsubishi Electric Corporation | Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5365009B2 (ja) | 2008-01-23 | 2013-12-11 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| WO2021186944A1 (ja) | 2020-03-17 | 2021-09-23 | 信越半導体株式会社 | シリコン単結晶基板中のドナー濃度の制御方法 |
| JP7264100B2 (ja) | 2020-04-02 | 2023-04-25 | 信越半導体株式会社 | シリコン単結晶基板中のドナー濃度の制御方法 |
-
1999
- 1999-12-01 JP JP34238299A patent/JP3684962B2/ja not_active Expired - Lifetime
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482681B1 (en) * | 2000-05-05 | 2002-11-19 | International Rectifier Corporation | Hydrogen implant for buffer zone of punch-through non epi IGBT |
| JP2003051597A (ja) * | 2001-08-08 | 2003-02-21 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| JP2009224794A (ja) * | 2002-02-20 | 2009-10-01 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2004103763A (ja) * | 2002-09-09 | 2004-04-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2009513024A (ja) * | 2005-10-24 | 2009-03-26 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 電荷補償構造を有するパワー半導体素子及びその製造方法 |
| US8263450B2 (en) | 2005-10-25 | 2012-09-11 | Infineon Technologies Ag | Power semiconductor component with charge compensation structure and method for the fabrication thereof |
| JP2007266233A (ja) * | 2006-03-28 | 2007-10-11 | Toyota Central Res & Dev Lab Inc | 電力用半導体装置及びその製造方法 |
| JP2007273647A (ja) * | 2006-03-30 | 2007-10-18 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法 |
| JP2008004867A (ja) * | 2006-06-26 | 2008-01-10 | Denso Corp | 半導体装置の製造方法 |
| JP2008085050A (ja) * | 2006-09-27 | 2008-04-10 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2008117881A (ja) * | 2006-11-02 | 2008-05-22 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7659576B2 (en) | 2006-11-02 | 2010-02-09 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| EP1918980A2 (en) | 2006-11-02 | 2008-05-07 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2009021285A (ja) * | 2007-07-10 | 2009-01-29 | Mitsubishi Electric Corp | 電力用半導体装置とその製造方法 |
| JP2009099705A (ja) * | 2007-10-16 | 2009-05-07 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2010186991A (ja) * | 2009-01-16 | 2010-08-26 | Showa Denko Kk | 半導体素子の製造方法及び半導体素子、並びに半導体装置 |
| WO2010082476A1 (ja) * | 2009-01-16 | 2010-07-22 | 昭和電工株式会社 | 半導体素子の製造方法及び半導体素子、並びに半導体装置 |
| EP2388804A1 (en) * | 2009-01-16 | 2011-11-23 | Showa Denko K.K. | Method for manufacturing semiconductor element, semiconductor element and semiconductor device |
| US8679882B2 (en) | 2009-01-16 | 2014-03-25 | Show A Denko K.K. | Method of manufacturing semiconductor device, semiconductor device, and semiconductor apparatus |
| EP2388804A4 (en) * | 2009-01-16 | 2013-06-12 | Showa Denko Kk | METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT, SEMICONDUCTOR COMPONENT AND SEMICONDUCTOR DEVICE |
| JP2011054618A (ja) * | 2009-08-31 | 2011-03-17 | Fuji Electric Systems Co Ltd | 半導体装置の製造方法および半導体装置 |
| JP2010153929A (ja) * | 2010-04-05 | 2010-07-08 | Fuji Electric Systems Co Ltd | 半導体素子の製造方法および半導体素子の製造装置 |
| JP2012009603A (ja) * | 2010-06-24 | 2012-01-12 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US9418852B2 (en) | 2010-06-24 | 2016-08-16 | Fuji Electric Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2011066443A (ja) * | 2010-11-26 | 2011-03-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| DE102012217562A1 (de) | 2011-09-28 | 2013-03-28 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung und verfahren zu deren herstellung |
| JP2013074181A (ja) * | 2011-09-28 | 2013-04-22 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2013138172A (ja) * | 2011-11-30 | 2013-07-11 | Denso Corp | 半導体装置 |
| US9842918B2 (en) | 2012-01-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method for producing the same |
| WO2013108911A1 (ja) | 2012-01-19 | 2013-07-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| US9520475B2 (en) | 2012-01-19 | 2016-12-13 | Fuji Electric Co., Ltd. | Semiconductor device and method for producing the same |
| US10128360B2 (en) | 2012-01-19 | 2018-11-13 | Fuji Electric Co., Ltd. | Semiconductor device and method for producing the same |
| WO2013141181A1 (ja) | 2012-03-23 | 2013-09-26 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US11152224B2 (en) | 2012-03-23 | 2021-10-19 | Fuji Electric Co., Ltd. | Semiconductor device with field stop layer and semiconductor device manufacturing method thereof |
| JP2016015513A (ja) * | 2012-03-30 | 2016-01-28 | 富士電機株式会社 | 半導体装置の製造方法 |
| US10050106B2 (en) | 2012-03-30 | 2018-08-14 | Fuji Electric Co., Ltd. | Manufacturing method for semiconductor device |
| JP2017183749A (ja) * | 2012-03-30 | 2017-10-05 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2014056881A (ja) * | 2012-09-11 | 2014-03-27 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| US10418441B2 (en) | 2013-12-16 | 2019-09-17 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the semiconductor device |
| US10312331B2 (en) | 2014-10-03 | 2019-06-04 | Fuji Electric Co., Ltd. | Semiconductor device, and method of manufacturing semiconductor device |
| US10923570B2 (en) | 2014-10-03 | 2021-02-16 | Fuji Electric Co., Ltd. | Manufacturing method for controlling carrier lifetimes in semiconductor substrates that includes injection and annealing |
| US11646350B2 (en) | 2014-10-03 | 2023-05-09 | Fuji Electric Co., Ltd. | Semiconductor device, and method of manufacturing semiconductor device |
| US9941362B2 (en) | 2014-11-17 | 2018-04-10 | Fuji Electric Co., Ltd. | Method of manufacturing silicon carbide semiconductor device |
| DE112018003666T5 (de) | 2017-07-19 | 2020-05-07 | Mitsubishi Electric Corporation | Verfahren zur herstellung eines halbleiterbauelements und halbleiterbauelement |
| US11676996B2 (en) | 2017-07-19 | 2023-06-13 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device, and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3684962B2 (ja) | 2005-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3684962B2 (ja) | 半導体装置の製造方法 | |
| US10629678B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US6610572B1 (en) | Semiconductor device and method for manufacturing the same | |
| JP4967200B2 (ja) | 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ | |
| JP5641055B2 (ja) | 半導体装置およびその製造方法 | |
| JP5754545B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4746927B2 (ja) | 半導体装置の製造方法 | |
| US20080246055A1 (en) | Semiconductor component including a monocrystalline semiconductor body and method | |
| US7569431B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0669509A (ja) | 伝導度変調型半導体装置及びその製造方法 | |
| JP2013102111A (ja) | 半導体装置およびその製造方法 | |
| JP5326217B2 (ja) | 半導体装置およびその製造方法 | |
| JP4862207B2 (ja) | 半導体装置の製造方法 | |
| JP2007227982A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
| WO2021005903A1 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| JP5028749B2 (ja) | 半導体装置の製造方法 | |
| JP2006237553A (ja) | 半導体装置およびその製造方法 | |
| JP4573490B2 (ja) | 逆阻止型ｉｇｂｔおよびその製造方法 | |
| JP2004186620A (ja) | 半導体装置の製造方法 | |
| JP5333241B2 (ja) | 半導体装置の製造方法 | |
| JP2006190730A (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 | |
| JP2002353454A (ja) | 半導体装置およびその製造方法 | |
| JP5707765B2 (ja) | 半導体装置の製造方法 | |
| JP2018011030A (ja) | 逆阻止ｍｏｓ型半導体装置および逆阻止ｍｏｓ型半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040210 |
|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20040312 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050425 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050510 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050523 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3684962 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080610 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090610 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100610 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110610 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120610 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130610 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |