JPH0669509A - 伝導度変調型半導体装置及びその製造方法 - Google Patents
伝導度変調型半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 オン電圧とタ−ンオフ時間のトレ−ドオフを
改善でき安定した素子特性が得られる新規なアノ−ド構
造を有する高耐圧の伝導変調型半導体装置およびその製
造方法を提供する。 【構成】 Ｎ型シリコン半導体基板１をドレイン領域１
２とし、その表面にアノ−ド領域１１を気相成長させ
る。さらにこのアノ−ド領域１１に高濃度の多結晶シリ
コンからなるＰ＋アノ−ド領域２１を形成する。アノ−
ド電極１９は、この領域２１上に形成される。ドレイン
領域でのキャリアライフタイムが長くてもキャリアの注
入量を少なく抑えることができる。またアノ−ド領域と
アノ−ド電極とのコンタクトを良好にすることができ
る。
改善でき安定した素子特性が得られる新規なアノ−ド構
造を有する高耐圧の伝導変調型半導体装置およびその製
造方法を提供する。 【構成】 Ｎ型シリコン半導体基板１をドレイン領域１
２とし、その表面にアノ−ド領域１１を気相成長させ
る。さらにこのアノ−ド領域１１に高濃度の多結晶シリ
コンからなるＰ＋アノ−ド領域２１を形成する。アノ−
ド電極１９は、この領域２１上に形成される。ドレイン
領域でのキャリアライフタイムが長くてもキャリアの注
入量を少なく抑えることができる。またアノ−ド領域と
アノ−ド電極とのコンタクトを良好にすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体装置に係
り、とくに１２００Ｖ以上の高耐圧ＩＧＢＴ（Insulate
d Gate Bipolar Transistor ）に関するものである。
り、とくに１２００Ｖ以上の高耐圧ＩＧＢＴ（Insulate
d Gate Bipolar Transistor ）に関するものである。
【０００２】
【従来の技術】ＩＧＢＴは、図１２に代表されるユニッ
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポーラトランジスタ構造部
を有する複合構造ととらえることができる。この構造及
び基本動作は、特開昭５７−１２０３６９に詳述されて
いる。この図を参照し、シリコンウェーハに形成された
ＮチャネルＩＧＢＴを例にしてその構造及び動作を説明
する。このウェーハに含まれるシリコン半導体基板１
は、厚さ約１５０μｍ、不純物濃度約１０20ｃｍ-3のＰ
＋アノード領域１１からなり、その第１の主面上にＮ−
ドレイン領域１２が形成された半導体層２が積層されて
いる。このＮ−ドレイン領域１２中には、１対のＰ型ベ
ース領域１３が、さらに、このＰ型ベース領域１３中に
は、Ｎ＋ソース領域１４が通常の不純物拡散法により形
成されている。
トセル断面構造を有するトランジスタであり、上部にＭ
ＯＳＦＥＴ構造、下部にバイポーラトランジスタ構造部
を有する複合構造ととらえることができる。この構造及
び基本動作は、特開昭５７−１２０３６９に詳述されて
いる。この図を参照し、シリコンウェーハに形成された
ＮチャネルＩＧＢＴを例にしてその構造及び動作を説明
する。このウェーハに含まれるシリコン半導体基板１
は、厚さ約１５０μｍ、不純物濃度約１０20ｃｍ-3のＰ
＋アノード領域１１からなり、その第１の主面上にＮ−
ドレイン領域１２が形成された半導体層２が積層されて
いる。このＮ−ドレイン領域１２中には、１対のＰ型ベ
ース領域１３が、さらに、このＰ型ベース領域１３中に
は、Ｎ＋ソース領域１４が通常の不純物拡散法により形
成されている。
【０００３】このドレイン領域が形成された半導体層２
の表面には、薄いゲ−ト酸化膜１５を介してポリシリコ
ンゲ−ト１６が設けられている。ソース領域１４とベー
ス領域１３とをこの半導体層２の表面で短絡するように
金属ソース電極１７が設けられ、ポリシリコンゲ−ト１
６に接続して金属ゲ−ト電極１８が形成され、Ｐ＋アノ
ード領域１１に接続して、半導体基板１の第２の主面上
に金属アノード電極１９が設けられている。また、Ｐ＋
アノード領域１１とＮ−ドレイン領域１２の間にＮ＋バ
ッファ層を設けた構造も一般に使われている。これは、
アノ−ド領域からの正孔の流入を抑えると共に半導体層
２の表面から拡がる空乏層を抑える事もでき、このバッ
ファ層によってＮ−ドレイン領域１２は薄くすることが
できる。
の表面には、薄いゲ−ト酸化膜１５を介してポリシリコ
ンゲ−ト１６が設けられている。ソース領域１４とベー
ス領域１３とをこの半導体層２の表面で短絡するように
金属ソース電極１７が設けられ、ポリシリコンゲ−ト１
６に接続して金属ゲ−ト電極１８が形成され、Ｐ＋アノ
ード領域１１に接続して、半導体基板１の第２の主面上
に金属アノード電極１９が設けられている。また、Ｐ＋
アノード領域１１とＮ−ドレイン領域１２の間にＮ＋バ
ッファ層を設けた構造も一般に使われている。これは、
アノ−ド領域からの正孔の流入を抑えると共に半導体層
２の表面から拡がる空乏層を抑える事もでき、このバッ
ファ層によってＮ−ドレイン領域１２は薄くすることが
できる。
【０００４】次に、ＮチャネルＩＧＢＴの一般的な製造
方法について説明すると、Ｐ＋半導体基板１にＮ−ドレ
イン領域１２（または、Ｎ＋バッファ層に続いてＮ−ド
レイン領域１２）気相成長させて、Ｐ＋−Ｎ−（また
は、Ｐ＋−Ｎ＋−Ｎ−）ウェ−ハを形成する。その後前
述したように、Ｎ−ドレイン領域１２中にＰ型ベース領
域を選択的に形成し、このＰ型ベース領域中に２つのＮ
型ソース領域１４を形成していわゆる２重拡散型にす
る。前記Ｐ型ベース領域１３及びＮ型ソース領域１４
は、その端部をＮ−ドレイン領域１２の表面に露出する
が、各端部は、絶縁膜２２で被覆され、この絶縁膜２２
内の各ベース領域１３間の領域上にゲ−ト酸化膜１５を
介してポリシリコンゲ−ト１６を形成する。このポリシ
リコンゲ−ト１６上の絶縁膜２２を部分的に除去してで
きる前記ポリシリコンゲ−ト１６の露出部にアルミニウ
ムなどを堆積して金属ゲ−ト電極１８を形成する。ま
た、選択的に被覆した前記絶縁膜２２間に露出した前記
Ｐ型ベース領域１３及びＮ型ソース領域１４には、金属
ソース電極１７が形成される。アノ−ド領域１１となる
Ｐ＋半導体基板１の第２の主面には、金属アノード電極
９が形成される。
方法について説明すると、Ｐ＋半導体基板１にＮ−ドレ
イン領域１２（または、Ｎ＋バッファ層に続いてＮ−ド
レイン領域１２）気相成長させて、Ｐ＋−Ｎ−（また
は、Ｐ＋−Ｎ＋−Ｎ−）ウェ−ハを形成する。その後前
述したように、Ｎ−ドレイン領域１２中にＰ型ベース領
域を選択的に形成し、このＰ型ベース領域中に２つのＮ
型ソース領域１４を形成していわゆる２重拡散型にす
る。前記Ｐ型ベース領域１３及びＮ型ソース領域１４
は、その端部をＮ−ドレイン領域１２の表面に露出する
が、各端部は、絶縁膜２２で被覆され、この絶縁膜２２
内の各ベース領域１３間の領域上にゲ−ト酸化膜１５を
介してポリシリコンゲ−ト１６を形成する。このポリシ
リコンゲ−ト１６上の絶縁膜２２を部分的に除去してで
きる前記ポリシリコンゲ−ト１６の露出部にアルミニウ
ムなどを堆積して金属ゲ−ト電極１８を形成する。ま
た、選択的に被覆した前記絶縁膜２２間に露出した前記
Ｐ型ベース領域１３及びＮ型ソース領域１４には、金属
ソース電極１７が形成される。アノ−ド領域１１となる
Ｐ＋半導体基板１の第２の主面には、金属アノード電極
９が形成される。
【０００５】このように形成した半導体装置は、ソース
電極１７を接地し、アノード電極１９に正電圧が印加さ
れた状態で、ゲ−ト１６を負電位に保てば、半導体装置
は、阻止状態になる。ゲ−ト１６に正電圧を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰベース領域１３の表
面に反転チャネル領域が形成され、ソース領域１４から
チャネルを通してドレイン領域１２の表面部分に電子が
流入し、電子の蓄積層が形成される。電子はさらにソー
ス−アノード間に印加されている電圧によってドレイン
領域１２中をアノード電極１９側へ走行していき、Ｐ＋
アノード領域１１とＮ−ドレイン領域１２もしくはＮ＋
バッファ層の間を順バイアス状態に至らしめる。これに
よりＰ＋アノード領域１１からＮ−ドレイン領域１２へ
正孔の注入が生じ、Ｎ−ドレイン領域１２中の伝導度が
変調されると共に素子は通電状態となる。この状態でゲ
−ト電極１８を零もしくは負電位に戻せばチャネルが閉
じ、該素子は再び阻止状態に戻る。
電極１７を接地し、アノード電極１９に正電圧が印加さ
れた状態で、ゲ−ト１６を負電位に保てば、半導体装置
は、阻止状態になる。ゲ−ト１６に正電圧を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰベース領域１３の表
面に反転チャネル領域が形成され、ソース領域１４から
チャネルを通してドレイン領域１２の表面部分に電子が
流入し、電子の蓄積層が形成される。電子はさらにソー
ス−アノード間に印加されている電圧によってドレイン
領域１２中をアノード電極１９側へ走行していき、Ｐ＋
アノード領域１１とＮ−ドレイン領域１２もしくはＮ＋
バッファ層の間を順バイアス状態に至らしめる。これに
よりＰ＋アノード領域１１からＮ−ドレイン領域１２へ
正孔の注入が生じ、Ｎ−ドレイン領域１２中の伝導度が
変調されると共に素子は通電状態となる。この状態でゲ
−ト電極１８を零もしくは負電位に戻せばチャネルが閉
じ、該素子は再び阻止状態に戻る。
【０００６】一般のＭＯＳＦＥＴではドレイン領域に電
子しか注入されないため、このドレイン領域の濃度が低
い場合や、ドレイン領域が厚い場合には、ドレイン領域
が電子の流れにとって、極めて大きい抵抗となり、これ
がＭＯＳＦＥＴのオン抵抗最大成分であった。一方、Ｉ
ＧＢＴでは、前記ドレイン領域が伝導度変調を受けるの
でその抵抗成分は極めて小さくなり、このドレイン領域
の濃度が低くかつこの領域が厚い場合でもオン抵抗の小
さい半導体装置となる。
子しか注入されないため、このドレイン領域の濃度が低
い場合や、ドレイン領域が厚い場合には、ドレイン領域
が電子の流れにとって、極めて大きい抵抗となり、これ
がＭＯＳＦＥＴのオン抵抗最大成分であった。一方、Ｉ
ＧＢＴでは、前記ドレイン領域が伝導度変調を受けるの
でその抵抗成分は極めて小さくなり、このドレイン領域
の濃度が低くかつこの領域が厚い場合でもオン抵抗の小
さい半導体装置となる。
【０００７】
【発明が解決しようとする課題】前記ＩＧＢＴはアノー
ド領域からドレイン領域中に注入した少数キャリア（正
孔）の一部は過剰少数キャリアとしてドレイン領域中に
蓄積されてしまう。従って、このＩＧＢＴをオフするた
めにゲート印加電圧を零にしてチャネルを閉じて電子の
流れを止めても蓄積された少数キャリア（正孔）が排出
されるまで、このＩＧＢＴはオフ状態にならない。さら
に、このＩＧＢＴではオフ時にドレイン領域に存在する
電子がアノード領域を通過する際にアノード領域から新
たな正孔の注入を誘起し、結果的にはターンオフ時間が
極めて長くなる。そのため、ＩＧＢＴでは一般的なＭＯ
ＳＦＥＴと比べて約１０倍の電流を流すことができる
が、ターンオフ時間は、逆に１０倍以上長くなる欠点を
持っている。このようなＩＧＢＴをインバータ等のスイ
ッチング用途へ応用する場合、長いターンオフ時間は、
スイッチング周波数を高められないためその応用範囲が
極めて限られてくる。
ド領域からドレイン領域中に注入した少数キャリア（正
孔）の一部は過剰少数キャリアとしてドレイン領域中に
蓄積されてしまう。従って、このＩＧＢＴをオフするた
めにゲート印加電圧を零にしてチャネルを閉じて電子の
流れを止めても蓄積された少数キャリア（正孔）が排出
されるまで、このＩＧＢＴはオフ状態にならない。さら
に、このＩＧＢＴではオフ時にドレイン領域に存在する
電子がアノード領域を通過する際にアノード領域から新
たな正孔の注入を誘起し、結果的にはターンオフ時間が
極めて長くなる。そのため、ＩＧＢＴでは一般的なＭＯ
ＳＦＥＴと比べて約１０倍の電流を流すことができる
が、ターンオフ時間は、逆に１０倍以上長くなる欠点を
持っている。このようなＩＧＢＴをインバータ等のスイ
ッチング用途へ応用する場合、長いターンオフ時間は、
スイッチング周波数を高められないためその応用範囲が
極めて限られてくる。
【０００８】前記ＩＧＢＴのターンオフ時間を改善する
方法としてキャリアライフタイムを短くする手法が提案
されている。例えばＡｕ、Ｐｔ等の重金属拡散法、もし
くは中性子線、ガンマ線、電子線などの放射線などを照
射する方法を使用してキャリアライフタイムを小さくで
きる。しかし、ターンオフ時間は改善されるが、同時に
伝導度変調度合いをも低下させる結果となり、このＩＧ
ＢＴの最大の利点である低オン抵抗特性が悪化する。ま
た、別の方法としてアノードからの正孔注入を抑えるた
め、Ｐ＋アノード領域の不純物濃度を下げたり、Ｎ＋バ
ッファ層の不純物濃度を上げるなどの手法も考えられ
る。しかし、Ｐ＋アノード領域の不純物濃度を下げると
金属電極との接続抵抗が大きくなり、ばらつきも大きく
なるため、この抵抗が素子のオン抵抗を悪化させてしま
う。
方法としてキャリアライフタイムを短くする手法が提案
されている。例えばＡｕ、Ｐｔ等の重金属拡散法、もし
くは中性子線、ガンマ線、電子線などの放射線などを照
射する方法を使用してキャリアライフタイムを小さくで
きる。しかし、ターンオフ時間は改善されるが、同時に
伝導度変調度合いをも低下させる結果となり、このＩＧ
ＢＴの最大の利点である低オン抵抗特性が悪化する。ま
た、別の方法としてアノードからの正孔注入を抑えるた
め、Ｐ＋アノード領域の不純物濃度を下げたり、Ｎ＋バ
ッファ層の不純物濃度を上げるなどの手法も考えられ
る。しかし、Ｐ＋アノード領域の不純物濃度を下げると
金属電極との接続抵抗が大きくなり、ばらつきも大きく
なるため、この抵抗が素子のオン抵抗を悪化させてしま
う。
【０００９】また、Ｎ＋バッファ層については、現状の
気相成長法では不純物濃度を上げると制御性が下がり、
安定したバッファ層が形成されない。すなわち、ＩＧＢ
Ｔ製造工程での熱履歴でＮ−ドレイン層に拡散し、最終
的には不純物濃度が下がり、バッファ層が厚くなって期
待される効果は得られなくなる。さらに、１２００Ｖ以
上の高耐圧になると非常に低不純物濃度（約５×１０13
／ｃｍ-3）で厚い（１００μｍ以上）Ｎ−ドレイン領域
が必要となり、現状の気相成長法では安定的に製造する
ことは難しい。この様に、Ｎ−ドレイン領域がまた、低
濃度のＮ−半導体基板の一方の主面に、二重拡散型ＤＭ
ＯＳ構造を形成し、もう一方の主面に、Ｐ＋アノード領
域をイオン注入で形成する構造が、特開平２−７５６９
号公報に開示されているが、このような構造ではＰ＋ア
ノード領域が１μｍ程度の非常に浅い接合になるため、
表面状態の影響を受け易くなり、安定した素子特性を得
ることができない。本発明は、オン電圧とタ−ンオフ時
間のトレ−ドオフを改善でき安定した素子特性が得られ
る新規なアノ−ド構造を有する高耐圧半導体装置を提供
する事を目的としている。
気相成長法では不純物濃度を上げると制御性が下がり、
安定したバッファ層が形成されない。すなわち、ＩＧＢ
Ｔ製造工程での熱履歴でＮ−ドレイン層に拡散し、最終
的には不純物濃度が下がり、バッファ層が厚くなって期
待される効果は得られなくなる。さらに、１２００Ｖ以
上の高耐圧になると非常に低不純物濃度（約５×１０13
／ｃｍ-3）で厚い（１００μｍ以上）Ｎ−ドレイン領域
が必要となり、現状の気相成長法では安定的に製造する
ことは難しい。この様に、Ｎ−ドレイン領域がまた、低
濃度のＮ−半導体基板の一方の主面に、二重拡散型ＤＭ
ＯＳ構造を形成し、もう一方の主面に、Ｐ＋アノード領
域をイオン注入で形成する構造が、特開平２−７５６９
号公報に開示されているが、このような構造ではＰ＋ア
ノード領域が１μｍ程度の非常に浅い接合になるため、
表面状態の影響を受け易くなり、安定した素子特性を得
ることができない。本発明は、オン電圧とタ−ンオフ時
間のトレ−ドオフを改善でき安定した素子特性が得られ
る新規なアノ−ド構造を有する高耐圧半導体装置を提供
する事を目的としている。
【００１０】
【課題を解決するための手段】低不純物濃度のドレイン
領域上の低不純物濃度のアノ−ド領域上に高不純物濃度
の多結晶シリコン層を成長させ、これを高不純物濃度の
アノ−ド領域とすることを特徴としている。すなわち、
本発明の伝導変調型半導体装置は、半導体基板と、前記
半導体基板に形成された第１導電型のドレイン領域と、
前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型のベ−ス領域と、前記
ベ−ス領域内に形成され、前記半導体基板の前記第１の
主面に露出している第１導電型のソ−ス領域と、前記半
導体基板の前記第１の主面上に前記ソ−ス領域と前記ド
レイン領域に跨がり、前記ベ−ス領域上に形成されたゲ
−ト絶縁膜と、前記ゲ−ト絶縁膜の上に形成されたゲ−
トと、前記ソ−ス領域及び前記ベ−ス領域上に跨がって
形成され、このソ−ス領域とベ−ス領域とを短絡するソ
−ス電極と、前記半導体基板の第２の主面に形成され、
前記ドレイン領域と接している第２導電型の低不純物濃
度アノ−ド領域と、前記低不純物濃度アノ−ド領域上に
形成された高不純物濃度の多結晶シリコンからなる第２
導電型の高不純物濃度アノ−ド領域と、前記高不純物濃
度アノ−ド領域上に形成されたアノ−ド電極とを備えて
いることを第１の特徴としている。
領域上の低不純物濃度のアノ−ド領域上に高不純物濃度
の多結晶シリコン層を成長させ、これを高不純物濃度の
アノ−ド領域とすることを特徴としている。すなわち、
本発明の伝導変調型半導体装置は、半導体基板と、前記
半導体基板に形成された第１導電型のドレイン領域と、
前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型のベ−ス領域と、前記
ベ−ス領域内に形成され、前記半導体基板の前記第１の
主面に露出している第１導電型のソ−ス領域と、前記半
導体基板の前記第１の主面上に前記ソ−ス領域と前記ド
レイン領域に跨がり、前記ベ−ス領域上に形成されたゲ
−ト絶縁膜と、前記ゲ−ト絶縁膜の上に形成されたゲ−
トと、前記ソ−ス領域及び前記ベ−ス領域上に跨がって
形成され、このソ−ス領域とベ−ス領域とを短絡するソ
−ス電極と、前記半導体基板の第２の主面に形成され、
前記ドレイン領域と接している第２導電型の低不純物濃
度アノ−ド領域と、前記低不純物濃度アノ−ド領域上に
形成された高不純物濃度の多結晶シリコンからなる第２
導電型の高不純物濃度アノ−ド領域と、前記高不純物濃
度アノ−ド領域上に形成されたアノ−ド電極とを備えて
いることを第１の特徴としている。
【００１１】また、半導体基板と、前記半導体基板に形
成された第１導電型のドレイン領域と、前記ドレイン領
域内に形成され、前記半導体基板の第１の主面に露出し
ている第２導電型のベ−ス領域と、前記ベ−ス領域内に
形成され、前記半導体基板の前記第１の主面に露出して
いる第１導電型のソ−ス領域と、前記半導体基板の前記
第１の主面上に前記ソ−ス領域と前記ドレイン領域に跨
がり、前記ベ−ス領域上に形成されたゲ−ト絶縁膜と、
前記ゲ−ト絶縁膜上に形成されたゲ−トと、前記ソ−ス
領域及び前記ベ−ス領域上に跨がって形成され、このソ
−ス領域とベ−ス領域とを短絡するソ−ス電極と、前記
半導体基板の第２の主面に露出し、前記ドレイン領域内
に形成された複数の領域からなる第２導電型の低不純物
濃度アノ−ド領域と、前記低不純物濃度アノ−ド領域上
に形成された高不純物濃度の多結晶シリコンからなる第
２導電型の高不純物濃度アノ−ド領域と、前記高不純物
濃度アノ−ド領域上に形成されたアノ−ド電極とを備え
ていることを第２の特徴としている。前記ドレイン領域
と前記低不純物濃度アノ−ド領域の間には、第１導電型
のバッファ層を形成することができる。前記低不純物濃
度アノ−ド領域の不純物濃度は、１×１０16〜１×１０
18ｃｍ-3の範囲にすることが適当である。
成された第１導電型のドレイン領域と、前記ドレイン領
域内に形成され、前記半導体基板の第１の主面に露出し
ている第２導電型のベ−ス領域と、前記ベ−ス領域内に
形成され、前記半導体基板の前記第１の主面に露出して
いる第１導電型のソ−ス領域と、前記半導体基板の前記
第１の主面上に前記ソ−ス領域と前記ドレイン領域に跨
がり、前記ベ−ス領域上に形成されたゲ−ト絶縁膜と、
前記ゲ−ト絶縁膜上に形成されたゲ−トと、前記ソ−ス
領域及び前記ベ−ス領域上に跨がって形成され、このソ
−ス領域とベ−ス領域とを短絡するソ−ス電極と、前記
半導体基板の第２の主面に露出し、前記ドレイン領域内
に形成された複数の領域からなる第２導電型の低不純物
濃度アノ−ド領域と、前記低不純物濃度アノ−ド領域上
に形成された高不純物濃度の多結晶シリコンからなる第
２導電型の高不純物濃度アノ−ド領域と、前記高不純物
濃度アノ−ド領域上に形成されたアノ−ド電極とを備え
ていることを第２の特徴としている。前記ドレイン領域
と前記低不純物濃度アノ−ド領域の間には、第１導電型
のバッファ層を形成することができる。前記低不純物濃
度アノ−ド領域の不純物濃度は、１×１０16〜１×１０
18ｃｍ-3の範囲にすることが適当である。
【００１２】また、前記低不純物濃度アノ−ド領域の不
純物濃度を下げることによって、そのタ−ンオフタイム
を短くし、この不純物濃度を上げることによってそのオ
ン電圧を下げることを特徴とする。さらに、前記低不純
物濃度アノ−ド領域の前記高不純物濃度アノ−ド領域に
対する面積比を大きくする事によって、そのタ−ンオフ
タイムを短くし、この面積比を小さくすることによって
そのオン電圧を下げることを特徴とする。本発明の伝導
度変調型半導体装置の製造方法は、第１導電型のドレイ
ン領域となる半導体基板内に、この半導体基板の第１の
主面に露出している第２導電型のベ−ス領域を形成する
工程と、前記ベ−ス領域内に、前記半導体基板の第１の
主面に露出している第１導電型のソ−ス領域を形成する
工程と、前記半導体基板の第１の主面上に、前記ソ−ス
領域と前記ドレイン領域に跨がり、前記ベ−ス領域の上
にゲ−ト絶縁膜を形成する工程と、前記ゲ−ト領域の上
に、前記ソ−ス領域と前記ドレイン領域に跨がり、前記
ベ−ス領域の上にゲ−トを形成する工程と、前記半導体
基板の第２の主面に第２導電型の低不純物濃度アノ−ド
領域を気相成長により形成する工程と、前記低不純物濃
度アノ−ド領域の上に多結晶シリコンからなる高不純物
濃度アノ−ド領域を形成する工程とを備えていることを
第１の特徴としている。
純物濃度を下げることによって、そのタ−ンオフタイム
を短くし、この不純物濃度を上げることによってそのオ
ン電圧を下げることを特徴とする。さらに、前記低不純
物濃度アノ−ド領域の前記高不純物濃度アノ−ド領域に
対する面積比を大きくする事によって、そのタ−ンオフ
タイムを短くし、この面積比を小さくすることによって
そのオン電圧を下げることを特徴とする。本発明の伝導
度変調型半導体装置の製造方法は、第１導電型のドレイ
ン領域となる半導体基板内に、この半導体基板の第１の
主面に露出している第２導電型のベ−ス領域を形成する
工程と、前記ベ−ス領域内に、前記半導体基板の第１の
主面に露出している第１導電型のソ−ス領域を形成する
工程と、前記半導体基板の第１の主面上に、前記ソ−ス
領域と前記ドレイン領域に跨がり、前記ベ−ス領域の上
にゲ−ト絶縁膜を形成する工程と、前記ゲ−ト領域の上
に、前記ソ−ス領域と前記ドレイン領域に跨がり、前記
ベ−ス領域の上にゲ−トを形成する工程と、前記半導体
基板の第２の主面に第２導電型の低不純物濃度アノ−ド
領域を気相成長により形成する工程と、前記低不純物濃
度アノ−ド領域の上に多結晶シリコンからなる高不純物
濃度アノ−ド領域を形成する工程とを備えていることを
第１の特徴としている。
【００１３】また、第１導電型のドレイン領域となる半
導体基板内にこの半導体基板の第１の主面に露出してい
る第２導電型のベ−ス領域を形成する工程と、前記ベ−
ス領域内に前記半導体基板の第１の主面に露出している
第１導電型のソ−ス領域を形成する工程と、前記半導体
基板の第１の主面上に、前記ソ−ス領域と前記ドレイン
領域に跨がり、前記ベ−ス領域の上にゲ−ト絶縁膜を形
成する工程と、前記ゲ−ト領域の上に、前記ソ−ス領域
と前記ドレイン領域に跨がり、前記ベ−ス領域の上にゲ
−トを形成する工程と、前記半導体基板の第２の主面に
不純物を拡散して、前記ドレイン領域上に第２導電型の
低不純物濃度アノ−ド領域を形成する工程と、前記低不
純物濃度アノ−ド領域の上に多結晶シリコンからなる高
不純物濃度アノ−ド領域を形成する工程とを備えている
ことを第２の特徴としている。
導体基板内にこの半導体基板の第１の主面に露出してい
る第２導電型のベ−ス領域を形成する工程と、前記ベ−
ス領域内に前記半導体基板の第１の主面に露出している
第１導電型のソ−ス領域を形成する工程と、前記半導体
基板の第１の主面上に、前記ソ−ス領域と前記ドレイン
領域に跨がり、前記ベ−ス領域の上にゲ−ト絶縁膜を形
成する工程と、前記ゲ−ト領域の上に、前記ソ−ス領域
と前記ドレイン領域に跨がり、前記ベ−ス領域の上にゲ
−トを形成する工程と、前記半導体基板の第２の主面に
不純物を拡散して、前記ドレイン領域上に第２導電型の
低不純物濃度アノ−ド領域を形成する工程と、前記低不
純物濃度アノ−ド領域の上に多結晶シリコンからなる高
不純物濃度アノ−ド領域を形成する工程とを備えている
ことを第２の特徴としている。
【００１４】
【作用】ＩＧＢＴが形成されたウェーハの一方の主面の
低不純物濃度アノード領域上に高濃度の不純物をドーピ
ングした多結晶シリコンの高不純物濃度アノード領域を
形成することにより、アノード領域からドレイン領域へ
の正孔の注入量を適正化し、ライフタイムコントロール
が不要で、かつ、金属アノ−ド電極との接合抵抗が小さ
く、低オン電圧と高速スイッチング特性が安定的に実現
できる。
低不純物濃度アノード領域上に高濃度の不純物をドーピ
ングした多結晶シリコンの高不純物濃度アノード領域を
形成することにより、アノード領域からドレイン領域へ
の正孔の注入量を適正化し、ライフタイムコントロール
が不要で、かつ、金属アノ−ド電極との接合抵抗が小さ
く、低オン電圧と高速スイッチング特性が安定的に実現
できる。
【００１５】
【実施例】図１乃至図４を参照して本発明の第１の実施
例のＮチャネル型ＩＧＢＴを説明する。図１は、ＩＧＢ
Ｔの１素子を示す断面図であり、図２及び図３は、その
製造工程断面図、図４は、その平面図である。ウェーハ
は、Ｎ−シリコン半導体基板１からなるＮ−ドレイン領
域１２と気相成長法により形成した半導体層２からなる
Ｐ−アノ−ド領域１１とから構成されている。ウェーハ
の厚さは、２５０〜３００μｍ程度であり、そのうち、
Ｐ−アノ−ド領域１１は約１０μｍ以下の厚さがある。
Ｎ−ドレイン領域１２中には、前記半導体基板１の第１
の主面（ウェーハの第１の主面でもある）に隣接して１
対のＰ型ベ−ス領域１３が形成され、さらに、このＰ型
ベ−ス領域１３中には、やはり前記第１の主面に隣接し
てＮ＋ソ−ス領域１４が、周知の不純物拡散領域により
形成されている。この第１の主面上には、薄いゲ−ト酸
化膜１５を介して多結晶シリコンのゲ−ト１６が配設さ
れている。この多結晶シリコンゲ−ト１６は、１対のソ
−ス領域１４とベ−ス領域１３との間を跨ぐように配置
されている。多結晶シリコンゲ−ト１６に接続して金属
ゲ−ト電極１８が形成され、ソ−ス領域１４とベ−ス領
域１３とを短絡するように金属ソ−ス電極１７が前記第
１の主面上に設けられている。
例のＮチャネル型ＩＧＢＴを説明する。図１は、ＩＧＢ
Ｔの１素子を示す断面図であり、図２及び図３は、その
製造工程断面図、図４は、その平面図である。ウェーハ
は、Ｎ−シリコン半導体基板１からなるＮ−ドレイン領
域１２と気相成長法により形成した半導体層２からなる
Ｐ−アノ−ド領域１１とから構成されている。ウェーハ
の厚さは、２５０〜３００μｍ程度であり、そのうち、
Ｐ−アノ−ド領域１１は約１０μｍ以下の厚さがある。
Ｎ−ドレイン領域１２中には、前記半導体基板１の第１
の主面（ウェーハの第１の主面でもある）に隣接して１
対のＰ型ベ−ス領域１３が形成され、さらに、このＰ型
ベ−ス領域１３中には、やはり前記第１の主面に隣接し
てＮ＋ソ−ス領域１４が、周知の不純物拡散領域により
形成されている。この第１の主面上には、薄いゲ−ト酸
化膜１５を介して多結晶シリコンのゲ−ト１６が配設さ
れている。この多結晶シリコンゲ−ト１６は、１対のソ
−ス領域１４とベ−ス領域１３との間を跨ぐように配置
されている。多結晶シリコンゲ−ト１６に接続して金属
ゲ−ト電極１８が形成され、ソ−ス領域１４とベ−ス領
域１３とを短絡するように金属ソ−ス電極１７が前記第
１の主面上に設けられている。
【００１６】前記第１の主面上のゲ−ト酸化膜１５は、
ＳｉＯ2 などの絶縁膜２２によって被覆されている。一
方、半導体基板１の第２の主面上には、不純物濃度が１
×１０16〜１×１０18ｃｍ-3程度のＰ−アノ−ド領域１
１の気相成長層が形成されている。そして、この気相成
長層の表面に本発明の特徴であるＰ型不純物が高濃度に
ド−プされた多結晶シリコンのＰ＋アノ−ド領域２１が
形成されている。このＰ＋アノ−ド領域２１の不純物濃
度は、大体１×１０18〜１×１０20ｃｍ-3の範囲にあ
り、その厚さは、１μｍ程度以下で良く、０．１〜１．
０μｍ程度が最も適当である。Ｎ−ドレイン領域１２の
不純物濃度は、１×１０13〜１×１０14ｃｍ-3程度であ
る。Ｐ＋アノ−ド領域２１の上にアルミニウムなどの金
属アノ−ド電極１９が形成される。このように、Ｐ型ア
ノ−ド領域１１の不純物濃度を可能な限り低くしてお
き、その表面に高不純物濃度の多結晶シリコン層からな
るＰ＋アノ−ド領域２１を形成することにより、金属ア
ノ−ド電極１９とのコンタクトを良好にすることができ
る。また結晶性がないので正孔（ホ−ル）の発生が少な
く、したがって、Ｎ−ドレイン領域１２への正孔供給が
過剰になることはない。さらに、多結晶シリコンは、不
純物を高濃度にド−プすることができるので、オン抵抗
を小さくするなどその特性を自由に調整をすることがで
きる。
ＳｉＯ2 などの絶縁膜２２によって被覆されている。一
方、半導体基板１の第２の主面上には、不純物濃度が１
×１０16〜１×１０18ｃｍ-3程度のＰ−アノ−ド領域１
１の気相成長層が形成されている。そして、この気相成
長層の表面に本発明の特徴であるＰ型不純物が高濃度に
ド−プされた多結晶シリコンのＰ＋アノ−ド領域２１が
形成されている。このＰ＋アノ−ド領域２１の不純物濃
度は、大体１×１０18〜１×１０20ｃｍ-3の範囲にあ
り、その厚さは、１μｍ程度以下で良く、０．１〜１．
０μｍ程度が最も適当である。Ｎ−ドレイン領域１２の
不純物濃度は、１×１０13〜１×１０14ｃｍ-3程度であ
る。Ｐ＋アノ−ド領域２１の上にアルミニウムなどの金
属アノ−ド電極１９が形成される。このように、Ｐ型ア
ノ−ド領域１１の不純物濃度を可能な限り低くしてお
き、その表面に高不純物濃度の多結晶シリコン層からな
るＰ＋アノ−ド領域２１を形成することにより、金属ア
ノ−ド電極１９とのコンタクトを良好にすることができ
る。また結晶性がないので正孔（ホ−ル）の発生が少な
く、したがって、Ｎ−ドレイン領域１２への正孔供給が
過剰になることはない。さらに、多結晶シリコンは、不
純物を高濃度にド−プすることができるので、オン抵抗
を小さくするなどその特性を自由に調整をすることがで
きる。
【００１７】Ｎ−ドレイン領域１２のキャリアライフタ
イムが長いままでも、正孔の注入量を少なく抑えられる
ために良好な高速スイッチング特性が得られる。Ｎ−ド
レイン領域１２でのキャリアライフタイムが長く、再結
合中心が少ないためにＰ−アノ−ド領域１１から注入さ
れた正孔は効率良く導電度変調に寄与するためにオン電
圧も低くなり、低オン電圧特性と高速スイッチング特性
を兼ね備えたＩＧＢＴを提供する事ができる。図４は、
図１の電極部分を省略した平面図（この図のＥ−Ｅ′部
の断面が図１である）であるが、前記ＩＧＢＴを構成す
る複数の素子が形成されたウェーハの一部が示されてい
る。ウェーハは、このＩＧＢＴが形成されたチップ毎に
分離切断されて製品化される。このチップを適宜組合わ
せて、例えば、インバ−タを形成する。図の点線で示さ
れる範囲Ｄは、このこれら素子の１素子分を表わしてい
る。すなわち、１つのゲ−ト１６に２つの素子が形成さ
れている。複数のゲ−ト１６は、１つに接続され、その
接続配線は、絶縁膜を介して半導体基板１の上に形成さ
れ、ベ−ス領域１３とソ−ス領域１４とを短絡して形成
された金属ソ−ス電極も、図示はしないが、各素子に共
通に絶縁膜を介して半導体基板１の上に形成されてい
る。
イムが長いままでも、正孔の注入量を少なく抑えられる
ために良好な高速スイッチング特性が得られる。Ｎ−ド
レイン領域１２でのキャリアライフタイムが長く、再結
合中心が少ないためにＰ−アノ−ド領域１１から注入さ
れた正孔は効率良く導電度変調に寄与するためにオン電
圧も低くなり、低オン電圧特性と高速スイッチング特性
を兼ね備えたＩＧＢＴを提供する事ができる。図４は、
図１の電極部分を省略した平面図（この図のＥ−Ｅ′部
の断面が図１である）であるが、前記ＩＧＢＴを構成す
る複数の素子が形成されたウェーハの一部が示されてい
る。ウェーハは、このＩＧＢＴが形成されたチップ毎に
分離切断されて製品化される。このチップを適宜組合わ
せて、例えば、インバ−タを形成する。図の点線で示さ
れる範囲Ｄは、このこれら素子の１素子分を表わしてい
る。すなわち、１つのゲ−ト１６に２つの素子が形成さ
れている。複数のゲ−ト１６は、１つに接続され、その
接続配線は、絶縁膜を介して半導体基板１の上に形成さ
れ、ベ−ス領域１３とソ−ス領域１４とを短絡して形成
された金属ソ−ス電極も、図示はしないが、各素子に共
通に絶縁膜を介して半導体基板１の上に形成されてい
る。
【００１８】このソ−ス電極は、これら素子の上に絶縁
膜を介して形成されている。ソ−ス電極は、素子部の大
半を占め、前記接続配線は、全ゲ−トの内の幾つかのゲ
−トをまとめ、これを１つの配線とし、これらを幾つか
形成してなるので、この接続配線が素子部上に占める割
合は、前記ソ−ス電極よりかなり小さい。ついで、図２
及び図３を参照して第１の実施例の製造方法を説明す
る。まず、リン等のＮ型不純物をドープしたＮ−シリコ
ン半導体基板１の第２の主面４に１×１０16〜１×１０
18ｃｍ-3程度の比較的低濃度のボロンをドーピングした
Ｐ−アノード領域１１となる半導体層２を気相成長法に
より約１０μｍ堆積する。次にＮ−ドレイン領域１２と
なる半導体基板１の厚さを調整するために、半導体基板
１の第１の主面３を鏡面研磨して半導体基板１と気相成
長法による半導体層２とから構成されるウェ−ハを形成
する。その後、前記第１の主面３のＮ−ドレイン領域１
２上全面にシリコン酸化膜１５を形成し、この酸化膜１
５上に多結晶シリコン膜１６を形成する。これらの酸化
膜１５、多結晶シリコン膜１６をパターニングして、ゲ
ート酸化膜１５、ゲ−ト１６を形成し、このゲ−ト１６
をマスクにして、ボロン等のＰ型不純物を、例えは、イ
オン注入法によりド−プし、拡散することによって前記
第１の主面に露出するＰ型ベース領域１３を選択的に形
成する。
膜を介して形成されている。ソ−ス電極は、素子部の大
半を占め、前記接続配線は、全ゲ−トの内の幾つかのゲ
−トをまとめ、これを１つの配線とし、これらを幾つか
形成してなるので、この接続配線が素子部上に占める割
合は、前記ソ−ス電極よりかなり小さい。ついで、図２
及び図３を参照して第１の実施例の製造方法を説明す
る。まず、リン等のＮ型不純物をドープしたＮ−シリコ
ン半導体基板１の第２の主面４に１×１０16〜１×１０
18ｃｍ-3程度の比較的低濃度のボロンをドーピングした
Ｐ−アノード領域１１となる半導体層２を気相成長法に
より約１０μｍ堆積する。次にＮ−ドレイン領域１２と
なる半導体基板１の厚さを調整するために、半導体基板
１の第１の主面３を鏡面研磨して半導体基板１と気相成
長法による半導体層２とから構成されるウェ−ハを形成
する。その後、前記第１の主面３のＮ−ドレイン領域１
２上全面にシリコン酸化膜１５を形成し、この酸化膜１
５上に多結晶シリコン膜１６を形成する。これらの酸化
膜１５、多結晶シリコン膜１６をパターニングして、ゲ
ート酸化膜１５、ゲ−ト１６を形成し、このゲ−ト１６
をマスクにして、ボロン等のＰ型不純物を、例えは、イ
オン注入法によりド−プし、拡散することによって前記
第１の主面に露出するＰ型ベース領域１３を選択的に形
成する。
【００１９】ベ−ス領域１３は、ゲ−ト１６の両端に向
い合うように１対形成され、その間の領域の上にゲ−ト
１６が配置されることになる。さらに、Ｐ型ベース領域
１３内にゲ−ト１６や選択的に形成した、例えば、レジ
ストや熱酸化膜などの絶縁膜をマスクにして砒素、リン
等のＮ型不純物を、例えば、イオン注入によってド−プ
し、拡散して前記第１の主面に露出するＮ型ソース領域
１４を形成する。このＮ型ソ−ス領域１４は、ゲ−ト１
６の両端に向い合うように前記ベ−ス領域内に１対形成
され、その間の領域の上にゲ−ト１６が配置されること
になる。次に、半導体基板１の第１の主面３の全面及び
第２の主面４上に形成された半導体層２の露出面の全面
に、例えば、シリコン酸化膜などからなる絶縁膜２２、
２３を形成する。その後、半導体層２のＰ型アノード領
域１１側の絶縁膜２３を除去し、ボロン等のＰ型不純物
を１×１０18〜１×１０20ｃｍ-3程度にドーピングした
多結晶シリコンからなるＰ＋アノード領域２１を低濃度
のＰ−アノード領域１１上に気相成長法などにより形成
する。次に、反対側の前記第１の主面の絶縁膜２２を選
択的に除去して、Ｐ型ベ−ス領域１３、Ｎ型ソ−ス領域
１４、ゲ−ト１６を部分的に露出する。そして、Ａｌ等
の金属を全面に形成した後パターニングし、ゲート電極
１８及びソ−ス電極１７を形成する。
い合うように１対形成され、その間の領域の上にゲ−ト
１６が配置されることになる。さらに、Ｐ型ベース領域
１３内にゲ−ト１６や選択的に形成した、例えば、レジ
ストや熱酸化膜などの絶縁膜をマスクにして砒素、リン
等のＮ型不純物を、例えば、イオン注入によってド−プ
し、拡散して前記第１の主面に露出するＮ型ソース領域
１４を形成する。このＮ型ソ−ス領域１４は、ゲ−ト１
６の両端に向い合うように前記ベ−ス領域内に１対形成
され、その間の領域の上にゲ−ト１６が配置されること
になる。次に、半導体基板１の第１の主面３の全面及び
第２の主面４上に形成された半導体層２の露出面の全面
に、例えば、シリコン酸化膜などからなる絶縁膜２２、
２３を形成する。その後、半導体層２のＰ型アノード領
域１１側の絶縁膜２３を除去し、ボロン等のＰ型不純物
を１×１０18〜１×１０20ｃｍ-3程度にドーピングした
多結晶シリコンからなるＰ＋アノード領域２１を低濃度
のＰ−アノード領域１１上に気相成長法などにより形成
する。次に、反対側の前記第１の主面の絶縁膜２２を選
択的に除去して、Ｐ型ベ−ス領域１３、Ｎ型ソ−ス領域
１４、ゲ−ト１６を部分的に露出する。そして、Ａｌ等
の金属を全面に形成した後パターニングし、ゲート電極
１８及びソ−ス電極１７を形成する。
【００２０】また、アノード領域側にはＡｕ等の金属膜
を形成し、これをアノード電極１９とする。この後、所
定の大きさに分離切断されてチップが完成する。このチ
ップには、前述した素子が複数形成されているものであ
り、同じ形状の素子が繰り返し形成されている。図１に
は、４素子が形成されている。多数の素子を同時に形成
するには、図４に示すように、Ｎ−ドレイン領域１１
に、複数のＰ型ベ−ス領域１３を形成する。ついで、各
Ｐ型ベ−ス領域１３には、それぞれ１対のＮ＋ソ−ス領
域１４が形成される。そして、隣接する２つのベ−ス領
域１３間の領域上にゲ−ト１６を形成する。ゲ−ト１６
は、この領域は勿論、前記隣接する２つのベ−ス領域１
３の互いに向い合う端部やこの２つのベ−ス領域のそれ
ぞれに形成されたソ−ス領域１４の互いに向い合う端部
を被覆している。ゲ−ト１６は、全ての隣接するベ−ス
領域１３間の上に形成しているが、各ゲ−ト１６は、他
の領域へ延在しており、そこで１つに結合している。
を形成し、これをアノード電極１９とする。この後、所
定の大きさに分離切断されてチップが完成する。このチ
ップには、前述した素子が複数形成されているものであ
り、同じ形状の素子が繰り返し形成されている。図１に
は、４素子が形成されている。多数の素子を同時に形成
するには、図４に示すように、Ｎ−ドレイン領域１１
に、複数のＰ型ベ−ス領域１３を形成する。ついで、各
Ｐ型ベ−ス領域１３には、それぞれ１対のＮ＋ソ−ス領
域１４が形成される。そして、隣接する２つのベ−ス領
域１３間の領域上にゲ−ト１６を形成する。ゲ−ト１６
は、この領域は勿論、前記隣接する２つのベ−ス領域１
３の互いに向い合う端部やこの２つのベ−ス領域のそれ
ぞれに形成されたソ−ス領域１４の互いに向い合う端部
を被覆している。ゲ−ト１６は、全ての隣接するベ−ス
領域１３間の上に形成しているが、各ゲ−ト１６は、他
の領域へ延在しており、そこで１つに結合している。
【００２１】以上のように、従来は、ドレイン領域を気
相成長で形成していたので、現在の気相成長法では量産
が不可能なほど低い不純物濃度であり、また、厚くもあ
るドレイン領域を有する高耐圧ＩＧＢＴを形成すること
は不可能であった。本発明では、この実施例で説明した
ように、ドレイン領域をシリコン単結晶より切り出した
半導体基板で形成するので、不純物濃度や各領域の厚さ
を自由に設計でき、１７００Ｖに達する高耐圧のものが
得られる。さらに、ウェ−ハコストも気相成長法では成
長させる厚さに比例して上昇するが、本発明では、あま
り厚くする必要のないアノ−ド領域に気相成長法を適用
するために、例えば、ドレイン領域に１００μｍ程度の
厚さが必要な１２００Ｖ系では、従来に比べて２分の１
以下のコストで実現できる。
相成長で形成していたので、現在の気相成長法では量産
が不可能なほど低い不純物濃度であり、また、厚くもあ
るドレイン領域を有する高耐圧ＩＧＢＴを形成すること
は不可能であった。本発明では、この実施例で説明した
ように、ドレイン領域をシリコン単結晶より切り出した
半導体基板で形成するので、不純物濃度や各領域の厚さ
を自由に設計でき、１７００Ｖに達する高耐圧のものが
得られる。さらに、ウェ−ハコストも気相成長法では成
長させる厚さに比例して上昇するが、本発明では、あま
り厚くする必要のないアノ−ド領域に気相成長法を適用
するために、例えば、ドレイン領域に１００μｍ程度の
厚さが必要な１２００Ｖ系では、従来に比べて２分の１
以下のコストで実現できる。
【００２２】次に、図５及び図６を参照して第２の実施
例を説明する。図５は、この実施例の製造工程断面図で
あり、図６は、その完成された断面図である。ウェーハ
は、Ｎ−シリコン半導体基板１からなるＮ−ドレイン領
域１２と気相成長法により形成した半導体層２からなる
Ｐ−アノ−ド領域１１とから構成されている。Ｐ−アノ
−ド領域１１は、複数の島状に形成されている。Ｐ−ア
ノ−ド領域１１は約１０μｍ以下の厚さがある。Ｎ−ド
レイン領域１２中には、前記半導体基板１の第１の主面
に隣接して１対のＰ型ベ−ス領域１３が形成されさら
に、このＰ型ベ−ス領域１３中には、やはり前記第１の
主面に隣接してＮ＋ソ−ス領域１４が形成されている。
この第１の主面上には、薄いゲ−ト酸化膜１５を介して
多結晶シリコンのゲ−ト１６が配設されている。この多
結晶シリコンゲ−ト１６は、１対のＮ型ソ−ス領域１４
とＰ型ベ−ス領域１３との間を跨ぐように配置されてい
る。多結晶シリコンゲ−ト１６に接続して金属ゲ−ト電
極１８が形成され、Ｎ型ソ−ス領域１４とＰ型ベ−ス領
域１３とを短絡するように金属ソ−ス電極１７が前記第
１の主面上に設けられている。前記第１の主面上のゲ−
ト酸化膜１５は、絶縁膜２２によって被覆されている。
Ｐ−アノ−ド領域１１及びＮ−ドレイン領域１２の表面
に、本発明の特徴であるＰ型不純物が高濃度にド−プさ
れた多結晶シリコンのＰ＋アノ−ド領域２１が形成され
ている。
例を説明する。図５は、この実施例の製造工程断面図で
あり、図６は、その完成された断面図である。ウェーハ
は、Ｎ−シリコン半導体基板１からなるＮ−ドレイン領
域１２と気相成長法により形成した半導体層２からなる
Ｐ−アノ−ド領域１１とから構成されている。Ｐ−アノ
−ド領域１１は、複数の島状に形成されている。Ｐ−ア
ノ−ド領域１１は約１０μｍ以下の厚さがある。Ｎ−ド
レイン領域１２中には、前記半導体基板１の第１の主面
に隣接して１対のＰ型ベ−ス領域１３が形成されさら
に、このＰ型ベ−ス領域１３中には、やはり前記第１の
主面に隣接してＮ＋ソ−ス領域１４が形成されている。
この第１の主面上には、薄いゲ−ト酸化膜１５を介して
多結晶シリコンのゲ−ト１６が配設されている。この多
結晶シリコンゲ−ト１６は、１対のＮ型ソ−ス領域１４
とＰ型ベ−ス領域１３との間を跨ぐように配置されてい
る。多結晶シリコンゲ−ト１６に接続して金属ゲ−ト電
極１８が形成され、Ｎ型ソ−ス領域１４とＰ型ベ−ス領
域１３とを短絡するように金属ソ−ス電極１７が前記第
１の主面上に設けられている。前記第１の主面上のゲ−
ト酸化膜１５は、絶縁膜２２によって被覆されている。
Ｐ−アノ−ド領域１１及びＮ−ドレイン領域１２の表面
に、本発明の特徴であるＰ型不純物が高濃度にド−プさ
れた多結晶シリコンのＰ＋アノ−ド領域２１が形成され
ている。
【００２３】前述のように、Ｐ型アノ−ド領域１１は、
島状に形成されているので、Ｎ−ドレイン領域１２は、
部分的にＰ＋アノ−ド領域２１に接している。Ｐ＋アノ
−ド領域２１の上にアルミニウムなどの金属アノ−ド電
極１９が形成される。このように、島状に形成されたＰ
−アノ−ド領域１１の不純物濃度を可能な限り低くして
おき、その表面に高不純物濃度の多結晶シリコン層から
なるＰ＋アノ−ド領域２１を形成することにより、金属
アノ−ド電極１９とのコンタクトを良好にすることがで
きる。この実施例のようにＰ−アノ−ド領域１１が島状
に形成されている場合は、不純物量が少ないので、正孔
の供給量は少なくすることができ、この領域の形状を変
えることによって正孔の供給量を調整することができ
る。
島状に形成されているので、Ｎ−ドレイン領域１２は、
部分的にＰ＋アノ−ド領域２１に接している。Ｐ＋アノ
−ド領域２１の上にアルミニウムなどの金属アノ−ド電
極１９が形成される。このように、島状に形成されたＰ
−アノ−ド領域１１の不純物濃度を可能な限り低くして
おき、その表面に高不純物濃度の多結晶シリコン層から
なるＰ＋アノ−ド領域２１を形成することにより、金属
アノ−ド電極１９とのコンタクトを良好にすることがで
きる。この実施例のようにＰ−アノ−ド領域１１が島状
に形成されている場合は、不純物量が少ないので、正孔
の供給量は少なくすることができ、この領域の形状を変
えることによって正孔の供給量を調整することができ
る。
【００２４】次に、第２の実施例の製造方法を説明す
る。まず、Ｎ−シリコン半導体基板１の第２の主面４
に、例えば、シリコン酸化膜などの絶縁膜２３を形成
し、これをマスクパタ−ンを用いて選択的にエッチング
除去する。この選択的にエッチングされた絶縁膜２３を
マスクとして、ボロンをイオン注入してＰ−領域２４を
島状に形成する。この島状部分を熱処理してこの注入さ
れたイオンを熱により拡散して約１０μｍ厚のＰ−アノ
−ド領域１１を形成する。その後、第１の主面３のＮ−
ドレイン領域１２上全面にシリコン酸化膜１５を形成
し、この酸化膜１５上に多結晶シリコン膜１６を形成す
る。これらの酸化膜１５、多結晶シリコン膜１６をパタ
ーニングしてゲート酸化膜１５、ゲ−ト１６を形成す
る。そして、ボロン等のＰ型不純物をＮ−ドレイン領域
１２に拡散することによって前記第１の主面に露出する
Ｐ型ベース領域１３を選択的に形成する。Ｐ型ベ−ス領
域１３は、ゲ−ト１６の両端に向い合うように１対形成
され、その間の領域の上にゲ−ト１６が配置されること
になる。さらに、Ｐ型ベース領域１３内に、砒素、リン
等のＮ型不純物をＮ−ドレイン領域１２に拡散して前記
第１の主面に露出するＮ型ソース領域１４を形成する。
る。まず、Ｎ−シリコン半導体基板１の第２の主面４
に、例えば、シリコン酸化膜などの絶縁膜２３を形成
し、これをマスクパタ−ンを用いて選択的にエッチング
除去する。この選択的にエッチングされた絶縁膜２３を
マスクとして、ボロンをイオン注入してＰ−領域２４を
島状に形成する。この島状部分を熱処理してこの注入さ
れたイオンを熱により拡散して約１０μｍ厚のＰ−アノ
−ド領域１１を形成する。その後、第１の主面３のＮ−
ドレイン領域１２上全面にシリコン酸化膜１５を形成
し、この酸化膜１５上に多結晶シリコン膜１６を形成す
る。これらの酸化膜１５、多結晶シリコン膜１６をパタ
ーニングしてゲート酸化膜１５、ゲ−ト１６を形成す
る。そして、ボロン等のＰ型不純物をＮ−ドレイン領域
１２に拡散することによって前記第１の主面に露出する
Ｐ型ベース領域１３を選択的に形成する。Ｐ型ベ−ス領
域１３は、ゲ−ト１６の両端に向い合うように１対形成
され、その間の領域の上にゲ−ト１６が配置されること
になる。さらに、Ｐ型ベース領域１３内に、砒素、リン
等のＮ型不純物をＮ−ドレイン領域１２に拡散して前記
第１の主面に露出するＮ型ソース領域１４を形成する。
【００２５】このＮ型ソ−ス領域１４は、ゲ−ト１６の
両端に向い合うように前記Ｐ型ベ−ス領域内に１対形成
され、その間の領域の上にゲ−ト１６が配置されること
になる。次に、半導体基板１の第１の主面の全面に絶縁
膜２２を形成する。その後、アノード領域側の絶縁膜２
３を除去し、ボロン等のＰ型不純物を１×１０18〜１×
１０20ｃｍ-3程度にドーピングした多結晶シリコンから
なるＰ＋アノード領域２１を気相成長法などにより形成
する。次に、反対側の前記第１の主面の絶縁膜２２を選
択的に除去して、Ｐ型ベ−ス領域１３、Ｎ型ソ−ス領域
１４、ゲ−ト１６を部分的に露出する。そして、Ａｌ等
の金属を全面に形成した後パターニングし、ゲート電極
１８及びソ−ス電極１７を形成する。また、アノード領
域側にはＡｕ等のアノード電極１９を形成する。この
後、所定の大きさに分離切断されてチップが完成する。
両端に向い合うように前記Ｐ型ベ−ス領域内に１対形成
され、その間の領域の上にゲ−ト１６が配置されること
になる。次に、半導体基板１の第１の主面の全面に絶縁
膜２２を形成する。その後、アノード領域側の絶縁膜２
３を除去し、ボロン等のＰ型不純物を１×１０18〜１×
１０20ｃｍ-3程度にドーピングした多結晶シリコンから
なるＰ＋アノード領域２１を気相成長法などにより形成
する。次に、反対側の前記第１の主面の絶縁膜２２を選
択的に除去して、Ｐ型ベ−ス領域１３、Ｎ型ソ−ス領域
１４、ゲ−ト１６を部分的に露出する。そして、Ａｌ等
の金属を全面に形成した後パターニングし、ゲート電極
１８及びソ−ス電極１７を形成する。また、アノード領
域側にはＡｕ等のアノード電極１９を形成する。この
後、所定の大きさに分離切断されてチップが完成する。
【００２６】次に、図７を参照して第３の実施例を説明
する。この実施例は、ＩＧＢＴの製造方法に特徴があ
る。まず、Ｎ−シリコン半導体基板１の第２の主面から
その内部に、例えば、ボロンをイオン注入し、約１１０
０℃で１０時間程度熱拡散処理して、前記第２の主面か
らの深さが約１０μｍで不純物濃度が１×１０16ｃｍ-3
程度のＰ−アノ−ド領域１１を形成する。他の領域は、
Ｎ−ドレイン領域１２として用いられる。この第２の主
面の上に、さらに、約１μｍの高濃度に不純物をド−プ
した多結晶シリコン膜を堆積し、これをＰ＋アノード領
域２１とする。Ｎ−ドレイン領域１２には、半導体基板
１の第１の主面に隣接して、Ｐ型ベ−ス領域１３及びＮ
＋ソ−ス領域１４が形成されており、その第１の主面上
には、ゲ−ト酸化膜１５を介して多結晶シリコンゲ−ト
１６が形成されている。この実施例では、気相成長を利
用しないので、１２００Ｖ以上の高耐圧ＩＧＢＴを容易
にしかも安定的に製造することができる。前記Ｐ＋アノ
ード領域２１の上には、例えば、Ａｕなどからなるアノ
ード電極１９を形成する。
する。この実施例は、ＩＧＢＴの製造方法に特徴があ
る。まず、Ｎ−シリコン半導体基板１の第２の主面から
その内部に、例えば、ボロンをイオン注入し、約１１０
０℃で１０時間程度熱拡散処理して、前記第２の主面か
らの深さが約１０μｍで不純物濃度が１×１０16ｃｍ-3
程度のＰ−アノ−ド領域１１を形成する。他の領域は、
Ｎ−ドレイン領域１２として用いられる。この第２の主
面の上に、さらに、約１μｍの高濃度に不純物をド−プ
した多結晶シリコン膜を堆積し、これをＰ＋アノード領
域２１とする。Ｎ−ドレイン領域１２には、半導体基板
１の第１の主面に隣接して、Ｐ型ベ−ス領域１３及びＮ
＋ソ−ス領域１４が形成されており、その第１の主面上
には、ゲ−ト酸化膜１５を介して多結晶シリコンゲ−ト
１６が形成されている。この実施例では、気相成長を利
用しないので、１２００Ｖ以上の高耐圧ＩＧＢＴを容易
にしかも安定的に製造することができる。前記Ｐ＋アノ
ード領域２１の上には、例えば、Ａｕなどからなるアノ
ード電極１９を形成する。
【００２７】次ぎに、図８を参照して第４の実施例を説
明する。図は、半導体基板の断面図を示している。この
実施例では、Ｎ−シリコン半導体基板２４とＰ−シリコ
ン半導体基板２５とを張合わせることによって、上はを
形成することに特徴がある。Ｎ−シリコン半導体基板２
４とＰ−シリコン半導体基板２５の向い合ういずれか１
つの面もしくは両方の面を鏡面研磨して鏡面を形成す
る。両半導体基板の鏡面同志を重ね合わせ、約１１００
℃で約１時間熱処理して両者を接合する。この接合によ
り両者の結晶格子は、ほぼ一致する。Ｎ−半導体基板２
４を約２００〜２５０μｍになるまで鏡面研磨してＮ−
ドレイン領域１２を形成し、続いて、Ｐ−半導体基板２
５を鏡面研磨して厚さ１０μｍ程度のＰ−アノード領域
１１を形成する。ＩＧＢＴとしての他の構成要素は、前
述した実施例と同じである。気相成長法を用いないの
で、製造工程が簡単になる上、各領域の不純物濃度の調
整は容易になる。
明する。図は、半導体基板の断面図を示している。この
実施例では、Ｎ−シリコン半導体基板２４とＰ−シリコ
ン半導体基板２５とを張合わせることによって、上はを
形成することに特徴がある。Ｎ−シリコン半導体基板２
４とＰ−シリコン半導体基板２５の向い合ういずれか１
つの面もしくは両方の面を鏡面研磨して鏡面を形成す
る。両半導体基板の鏡面同志を重ね合わせ、約１１００
℃で約１時間熱処理して両者を接合する。この接合によ
り両者の結晶格子は、ほぼ一致する。Ｎ−半導体基板２
４を約２００〜２５０μｍになるまで鏡面研磨してＮ−
ドレイン領域１２を形成し、続いて、Ｐ−半導体基板２
５を鏡面研磨して厚さ１０μｍ程度のＰ−アノード領域
１１を形成する。ＩＧＢＴとしての他の構成要素は、前
述した実施例と同じである。気相成長法を用いないの
で、製造工程が簡単になる上、各領域の不純物濃度の調
整は容易になる。
【００２８】次ぎに、図９を参照して第５の実施例を説
明する。図は、Ｎ−ドレイン領域１２と、Ｐ−アノード
領域１１との間にＮ＋バッファ層２０が形成されている
ＩＧＢＴを部分的に示す断面図である。Ｎ−ドレイン領
域１２は、Ｎ−シリコン半導体基板１に形成されてい
る。そして、Ｎ＋バッファ層２０およびＰ−アノード領
域１１は、気相成長法により、順次Ｎ−ドレイン領域１
２上に形成される。Ｎ＋バッファ層２０は、アノ−ド領
域からの正孔の流入を抑えると共にＮ−ドレイン領域１
２の表面から拡がる空乏層を抑えることができるので、
Ｎ−ドレイン領域１２を薄くする事ができ、タ−ンオフ
時間が改善される。また、Ｐ−アノード領域１１の不純
物濃度を多少上げても素子の特性には格別の変化は認め
られないので、製造上でも有利になる。このＮ＋バッフ
ァ層２０は、この実施例では、気相成長法を用いたが、
他の方法でも形成することができる。例えば、Ｎ−シリ
コン半導体基板１のＰ型ベ−ス領域１３やＮ＋ソ−ス領
域１４が形成されていない方の主面に不純物をイオン注
入し、その後、熱処理を行ってＮ＋バッファ層２０を形
成する。
明する。図は、Ｎ−ドレイン領域１２と、Ｐ−アノード
領域１１との間にＮ＋バッファ層２０が形成されている
ＩＧＢＴを部分的に示す断面図である。Ｎ−ドレイン領
域１２は、Ｎ−シリコン半導体基板１に形成されてい
る。そして、Ｎ＋バッファ層２０およびＰ−アノード領
域１１は、気相成長法により、順次Ｎ−ドレイン領域１
２上に形成される。Ｎ＋バッファ層２０は、アノ−ド領
域からの正孔の流入を抑えると共にＮ−ドレイン領域１
２の表面から拡がる空乏層を抑えることができるので、
Ｎ−ドレイン領域１２を薄くする事ができ、タ−ンオフ
時間が改善される。また、Ｐ−アノード領域１１の不純
物濃度を多少上げても素子の特性には格別の変化は認め
られないので、製造上でも有利になる。このＮ＋バッフ
ァ層２０は、この実施例では、気相成長法を用いたが、
他の方法でも形成することができる。例えば、Ｎ−シリ
コン半導体基板１のＰ型ベ−ス領域１３やＮ＋ソ−ス領
域１４が形成されていない方の主面に不純物をイオン注
入し、その後、熱処理を行ってＮ＋バッファ層２０を形
成する。
【００２９】次ぎに、図１０を参照して本発明における
Ｐ−アノード領域１１の不純物濃度の影響に付いて説明
する。図は、図１に示すＩＧＢＴ素子のＰ−アノード領
域１１の不純物濃度を変化させたときのオン電圧とタ−
ンオフタイムとの関係を示す特性図である。縦軸にゲ−
ト電圧が１５Ｖの場合のオン電圧（Ｖ）をとり、横軸に
タ−ンオフタイム（μｓ）をとる。図のように、Ｐ−ア
ノード領域１１の不純物濃度を５×１０15〜５×１０18
ｃｍ-3の範囲で変化させる。この不純物濃度が下がると
タ−ンオフタイムは早くなるが、オン電圧は高くなる。
逆に不純物濃度が上がるとオン電圧は下がるが、タ−ン
オフタイムは長くなってしまう。通常のインバ−タの使
用周波数は、数ｋ〜数１０ｋＨｚであり、素子の発熱を
抑えるために、タ−ンオフタイムは、１μｓ以下である
ことが求められる。オン電圧も４Ｖ以下が望ましい。し
たがって、Ｐ−アノード領域１１の不純物濃度は、１×
１０16〜１×１０17ｃｍ-3程度が適当である。この範囲
で不純物濃度を適宜変えることによりオン電圧とタ−ン
オフタイムをコントロ−ルすることができる。
Ｐ−アノード領域１１の不純物濃度の影響に付いて説明
する。図は、図１に示すＩＧＢＴ素子のＰ−アノード領
域１１の不純物濃度を変化させたときのオン電圧とタ−
ンオフタイムとの関係を示す特性図である。縦軸にゲ−
ト電圧が１５Ｖの場合のオン電圧（Ｖ）をとり、横軸に
タ−ンオフタイム（μｓ）をとる。図のように、Ｐ−ア
ノード領域１１の不純物濃度を５×１０15〜５×１０18
ｃｍ-3の範囲で変化させる。この不純物濃度が下がると
タ−ンオフタイムは早くなるが、オン電圧は高くなる。
逆に不純物濃度が上がるとオン電圧は下がるが、タ−ン
オフタイムは長くなってしまう。通常のインバ−タの使
用周波数は、数ｋ〜数１０ｋＨｚであり、素子の発熱を
抑えるために、タ−ンオフタイムは、１μｓ以下である
ことが求められる。オン電圧も４Ｖ以下が望ましい。し
たがって、Ｐ−アノード領域１１の不純物濃度は、１×
１０16〜１×１０17ｃｍ-3程度が適当である。この範囲
で不純物濃度を適宜変えることによりオン電圧とタ−ン
オフタイムをコントロ−ルすることができる。
【００３０】次ぎに、図１１を参照して本発明における
Ｐ＋アノード領域２１の影響について説明する。図は、
図１及び図６に示すＩＧＢＴ素子のＰ＋アノード領域２
１とＰ−アノード領域１１との面積比を変化させたとき
のオン電圧とタ−ンオフタイムとの関係を示す特性図で
ある。ここで、Ｐ＋アノ−ド領域２１は、全く形成しな
いか、もしくは、チップ全面に形成している。縦軸にゲ
−ト電圧が１５Ｖの場合のオン電圧（Ｖ）をとり、横軸
にタ−ンオフタイム（μｓ）をとる。図において、本発
明の特性曲線中のＡ点は、Ｐ＋アノード領域２１が無く
Ｐ−アノード領域１１がＮ−ドレイン領域全面に形成さ
れている場合、すなわち、Ｐ＋アノード領域／Ｐ−アノ
ード領域の面積比が０／１の場合、Ｂ点は、Ｐ＋アノー
ド領域２１とＰ−アノード領域１１との面積比が等しい
場合（１／１）、すなわち両アノード領域１１、２１が
Ｎ−ドレイン領域１２全面に積層している場合、そして
Ｃ点は、Ｐ−アノード領域１１が無い場合、すなわち、
Ｐ＋アノード領域２１／Ｐ−アノード領域１１の面積比
が１／０で、Ｐ＋アノード領域２１がＮ−ドレイン領域
全面に形成されている場合の特性をそれぞれ示してい
る。
Ｐ＋アノード領域２１の影響について説明する。図は、
図１及び図６に示すＩＧＢＴ素子のＰ＋アノード領域２
１とＰ−アノード領域１１との面積比を変化させたとき
のオン電圧とタ−ンオフタイムとの関係を示す特性図で
ある。ここで、Ｐ＋アノ−ド領域２１は、全く形成しな
いか、もしくは、チップ全面に形成している。縦軸にゲ
−ト電圧が１５Ｖの場合のオン電圧（Ｖ）をとり、横軸
にタ−ンオフタイム（μｓ）をとる。図において、本発
明の特性曲線中のＡ点は、Ｐ＋アノード領域２１が無く
Ｐ−アノード領域１１がＮ−ドレイン領域全面に形成さ
れている場合、すなわち、Ｐ＋アノード領域／Ｐ−アノ
ード領域の面積比が０／１の場合、Ｂ点は、Ｐ＋アノー
ド領域２１とＰ−アノード領域１１との面積比が等しい
場合（１／１）、すなわち両アノード領域１１、２１が
Ｎ−ドレイン領域１２全面に積層している場合、そして
Ｃ点は、Ｐ−アノード領域１１が無い場合、すなわち、
Ｐ＋アノード領域２１／Ｐ−アノード領域１１の面積比
が１／０で、Ｐ＋アノード領域２１がＮ−ドレイン領域
全面に形成されている場合の特性をそれぞれ示してい
る。
【００３１】このときのＰ−アノード領域１１の不純物
濃度は、約５×１０16ｃｍ-3に一定にしている。Ｐ＋ア
ノード領域２１が少ないと、オン電圧は高くなり、特性
のばらつきも大きくなる。逆にＰ＋アノード領域のみに
なると、オン電圧は、低くなるが、タ−ンオフタイム
は、長くなって、高周波対応ができなくなる０．４μｓ
程度になる。したがって、オン電圧が低く、タ−ンオフ
タイムを０．４μｓより短くするには、Ｐ＋アノード領
域２１／Ｐ−アノード領域１１の面積比を大体１／１よ
り小さくすれば良い。以上、前述の実施例では、Ｎチャ
ネルＩＧＢＴについて説明したが、本発明では、Ｐチャ
ネルＩＧＢＴを用いることもできる。ウェーハのコスト
は、気相成長法で成長させる厚さに比例して上昇する
が、本発明では、あまり気相成長法による半導体層を厚
くする必要がないために、１００μｍの厚さが必要な１
２００Ｖ系では２分の１以下のコストで実現する。本発
明に用いるアノード電極１９の材料は、Ｔｉ、Ａｌ、Ａ
ｕ、Ｐｔ、Ｗ、Ｍｏなどを用いる。Ａｌなどを電極に用
いる場合は、電極を熱処理して安定化する必要がある。
また、ゲ−ト材料は、多結晶シリコンに限らず、シリサ
イドでも良いし、ポリサイドでも良い。
濃度は、約５×１０16ｃｍ-3に一定にしている。Ｐ＋ア
ノード領域２１が少ないと、オン電圧は高くなり、特性
のばらつきも大きくなる。逆にＰ＋アノード領域のみに
なると、オン電圧は、低くなるが、タ−ンオフタイム
は、長くなって、高周波対応ができなくなる０．４μｓ
程度になる。したがって、オン電圧が低く、タ−ンオフ
タイムを０．４μｓより短くするには、Ｐ＋アノード領
域２１／Ｐ−アノード領域１１の面積比を大体１／１よ
り小さくすれば良い。以上、前述の実施例では、Ｎチャ
ネルＩＧＢＴについて説明したが、本発明では、Ｐチャ
ネルＩＧＢＴを用いることもできる。ウェーハのコスト
は、気相成長法で成長させる厚さに比例して上昇する
が、本発明では、あまり気相成長法による半導体層を厚
くする必要がないために、１００μｍの厚さが必要な１
２００Ｖ系では２分の１以下のコストで実現する。本発
明に用いるアノード電極１９の材料は、Ｔｉ、Ａｌ、Ａ
ｕ、Ｐｔ、Ｗ、Ｍｏなどを用いる。Ａｌなどを電極に用
いる場合は、電極を熱処理して安定化する必要がある。
また、ゲ−ト材料は、多結晶シリコンに限らず、シリサ
イドでも良いし、ポリサイドでも良い。
【００３２】
【発明の効果】本発明は、低不純物濃度アノード領域の
濃度を低くし、表面に不純物を高濃度にド−プした多結
晶シリコンの高不純物濃度アノード領域を形成すること
で、金属アノード電極との良好な接合を得ることができ
る。また、低不純物濃度ドレイン領域のキャリアライフ
タイムが長いままでも、前記多結晶シリコンからの正孔
の注入は殆ど起こらないため、正孔の注入量は少なく抑
えられ、良好な高速スイッチング特性を得られる。さら
に、低不純物濃度ドレイン領域のキャリアライフタイム
が長く、再結合中心が少ないため、アノード領域から注
入された正孔は効率よく、伝導度変調に寄与するため
に、オン電圧も低くなり、低オン電圧特性と高速スイッ
チング特性を兼ね備えたＩＧＢＴを提供することができ
る。また、現状の気相成長法では量産不可能な低濃度で
厚いドレイン領域が必要な高耐圧のＩＧＢＴについて
は、ドレイン領域をシリコン単結晶より切り出したウェ
ーハで形成するため、濃度や厚さが自由に設計でき、さ
らに、製造が容易であり、その結果低コストでＩＧＢＴ
が形成できる。
濃度を低くし、表面に不純物を高濃度にド−プした多結
晶シリコンの高不純物濃度アノード領域を形成すること
で、金属アノード電極との良好な接合を得ることができ
る。また、低不純物濃度ドレイン領域のキャリアライフ
タイムが長いままでも、前記多結晶シリコンからの正孔
の注入は殆ど起こらないため、正孔の注入量は少なく抑
えられ、良好な高速スイッチング特性を得られる。さら
に、低不純物濃度ドレイン領域のキャリアライフタイム
が長く、再結合中心が少ないため、アノード領域から注
入された正孔は効率よく、伝導度変調に寄与するため
に、オン電圧も低くなり、低オン電圧特性と高速スイッ
チング特性を兼ね備えたＩＧＢＴを提供することができ
る。また、現状の気相成長法では量産不可能な低濃度で
厚いドレイン領域が必要な高耐圧のＩＧＢＴについて
は、ドレイン領域をシリコン単結晶より切り出したウェ
ーハで形成するため、濃度や厚さが自由に設計でき、さ
らに、製造が容易であり、その結果低コストでＩＧＢＴ
が形成できる。
【図１】本発明の第１の実施例のＩＧＢＴの断面図。
【図２】第１の実施例のＩＧＢＴの製造工程断面図。
【図３】第１の実施例のＩＧＢＴの製造工程断面図。
【図４】第１の実施例のＩＧＢＴの平面図。
【図５】第２の実施例のＩＧＢＴの製造工程断面図。
【図６】第２の実施例のＩＧＢＴの断面図。
【図７】第３の実施例のＩＧＢＴの断面図。
【図８】第４の実施例のＩＧＢＴの製造工程断面図。
【図９】第５の実施例のＩＧＢＴの断面図。
【図１０】本発明のＩＧＢＴのオン電圧とスイッチング
タイムのＰ−アノード領域の不純物濃度を変化させたと
きのトレードオフ曲線と従来例のＩＧＢＴのオン電圧と
スイッチングタイムのトレードオフ曲線を示す特性図。
タイムのＰ−アノード領域の不純物濃度を変化させたと
きのトレードオフ曲線と従来例のＩＧＢＴのオン電圧と
スイッチングタイムのトレードオフ曲線を示す特性図。
【図１１】本発明のＩＧＢＴのＰ−アノード領域を部分
的に形成した場合にその面積を変化させたときのオン電
圧とスイッチングタイムのトレードオフ曲線及び従来例
のＩＧＢＴのオン電圧とスイッチングタイムのトレード
オフ曲線を示す特性図。
的に形成した場合にその面積を変化させたときのオン電
圧とスイッチングタイムのトレードオフ曲線及び従来例
のＩＧＢＴのオン電圧とスイッチングタイムのトレード
オフ曲線を示す特性図。
【図１２】従来例のＩＧＢＴの断面図。
１ 半導体基板 ２ 半導体層 ３ 半導体基板の第１の主面 ４ 半導体基板の第２の主面 １１ Ｐ−アノード領域 １２ Ｎ−ドレイン領域 １３ Ｐ型ベース領域 １４ Ｎ＋ソース領域 １５ ゲート酸化膜 １６ 多結晶シリコンゲ−ト １７ 金属ソース電極 １８ 金属ゲート電極 １９ 金属アノード電極 ２０ Ｎ＋バッファ層 ２１ 多結晶シリコンＰ＋アノード領域 ２２、２３ 絶縁膜 ２４ Ｎ−半導体基板 ２５ Ｐ−半導体基板
Claims (8)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された第１導電型のドレイン領域
と、 前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型のベ−ス領域と、 前記ベ−ス領域内に形成され、前記半導体基板の前記第
１の主面に露出している第１導電型のソ−ス領域と、 前記半導体基板の前記第１の主面上に前記ソ−ス領域と
前記ドレイン領域に跨がり、前記ベ−ス領域上に形成さ
れたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜の上に形成されたゲ−トと、 前記ソ−ス領域及び前記ベ−ス領域上に跨がって形成さ
れ、このソ−ス領域とベ−ス領域とを短絡するソ−ス電
極と、 前記半導体基板の第２の主面上に形成され、前記ドレイ
ン領域と接している第２導電型の低不純物濃度アノ−ド
領域と、 前記低不純物濃度アノ−ド領域上に形成された多結晶シ
リコンからなる第２導電型の高不純物濃度アノ−ド領域
と、 前記高不純物濃度アノ−ド領域上に形成されたアノ−ド
電極とを備えていることを特徴とする伝導度変調型半導
体装置。 - 【請求項２】 半導体基板と、 前記半導体基板に形成された第１導電型のドレイン領域
と、 前記ドレイン領域内に形成され、前記半導体基板の第１
の主面に露出している第２導電型のベ−ス領域と、 前記ベ−ス領域内に形成され、前記半導体基板の前記第
１の主面に露出している第１導電型のソ−ス領域と、 前記半導体基板の前記第１の主面上に前記ソ−ス領域と
前記ドレイン領域に跨がり、前記ベ−ス領域上に形成さ
れたゲ−ト絶縁膜と、 前記ゲ−ト絶縁膜の上に形成されたゲ−トと、 前記ソ−ス領域及び前記ベ−ス領域上に跨がって形成さ
れ、このソ−ス領域とベ−ス領域とを短絡するソ−ス電
極と、 前記半導体基板の第２の主面に露出し、前記ドレイン領
域内に形成された複数の領域からなる第２導電型の低不
純物濃度アノ−ド領域と、 前記低不純物濃度アノ−ド領域上に形成された多結晶シ
リコンからなる第２導電型の高不純物濃度アノ−ド領域
と、 前記高不純物濃度アノ−ド領域上に形成されたアノ−ド
電極とを備えていることを特徴とする伝導度変調型半導
体装置。 - 【請求項３】 前記ドレイン領域と前記低不純物濃度ア
ノ−ド領域の間には第１導電型のバッファ層が形成され
ている事を特徴とする請求項１又は請求項２に記載の伝
導度変調型半導体装置。 - 【請求項４】 前記低不純物濃度アノ−ド領域の不純物
濃度は、１×１０16〜１×１０18ｃｍ-3の範囲にあるこ
とを特徴とする請求項１又は請求項２に記載の伝導度変
調型半導体装置。 - 【請求項５】 前記低不純物濃度アノ−ド領域の不純物
濃度を下げることによって、そのタ−ンオフタイムを短
くし、この不純物濃度を上げることによってそのオン電
圧を下げることを特徴とする請求項１乃至請求項４のい
ずれかに記載の伝導度変調型半導体装置。 - 【請求項６】 前記低不純物濃度アノ−ド領域の前記高
不純物濃度アノ−ド領域に対する面積比を大きくする事
によって、そのタ−ンオフタイムを短くし、この面積比
を小さくすることによってそのオン電圧を下げることを
特徴とする請求項１乃至請求項４のいずれかに記載の伝
導度変調型半導体装置。 - 【請求項７】 第１導電型のドレイン領域となる半導体
基板内に、この半導体基板の第１の主面に露出している
第２導電型のベ−ス領域を形成する工程と、 前記ベ−ス領域内に、前記半導体基板の第１の主面に露
出している第１導電型のソ−ス領域を形成する工程と、 前記半導体基板の第１の主面上において、前記ソ−ス領
域と前記ドレイン領域に跨がり、かつ、前記ベ−ス領域
の上にゲ−ト絶縁膜を形成する工程と、 前記ソ−ス領域と前記ドレイン領域に跨がり、前記ベ−
ス領域上に、前記ゲ−ト絶縁膜を介してゲ−トを形成す
る工程と、 前記半導体基板の第２の主面に第２導電型の低不純物濃
度アノ−ド領域を気相成長により形成する工程と、 前記低不純物濃度アノ−ド領域上に多結晶シリコンから
なる高不純物濃度アノ−ド領域を形成する工程とを備え
ていることを特徴とする伝導度変調型半導体装置の製造
方法。 - 【請求項８】 第１導電型のドレイン領域となる半導体
基板内に、この半導体基板の第１の主面に露出している
第２導電型のベ−ス領域を形成する工程と、 前記ベ−ス領域内に、前記半導体基板の第１の主面に露
出している第１導電型のソ−ス領域を形成する工程と、 前記半導体基板の第１の主面上において、前記ソ−ス領
域と前記ドレイン領域に跨がり、前記ベ−ス領域上にゲ
−ト絶縁膜を形成する工程と、 前記ソ−ス領域と前記ドレイン領域に跨がり、前記ベ−
ス領域上に、前記ゲ−ト絶縁膜を介してゲ−トを形成す
る工程と、 前記半導体基板の第２の主面に不純物を拡散して、前記
ドレイン領域上に第２導電型の低不純物濃度アノ−ド領
域を形成する工程と、 前記低不純物濃度アノ−ド領域の上に多結晶シリコンか
らなる高不純物濃度アノ−ド領域を形成する工程とを備
えていることを特徴とする伝導度変調型半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238931A JP2984478B2 (ja) | 1992-08-15 | 1992-08-15 | 伝導度変調型半導体装置及びその製造方法 |
| US08/105,630 US5444271A (en) | 1992-08-15 | 1993-08-13 | Conductivity-modulated semiconductor device with high breakdown voltage |
| KR1019930015759A KR0134794B1 (ko) | 1992-08-15 | 1993-08-14 | 전도도 변조형 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238931A JP2984478B2 (ja) | 1992-08-15 | 1992-08-15 | 伝導度変調型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669509A true JPH0669509A (ja) | 1994-03-11 |
| JP2984478B2 JP2984478B2 (ja) | 1999-11-29 |
Family
ID=17037412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238931A Expired - Fee Related JP2984478B2 (ja) | 1992-08-15 | 1992-08-15 | 伝導度変調型半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5444271A (ja) |
| JP (1) | JP2984478B2 (ja) |
| KR (1) | KR0134794B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981983A (en) * | 1996-09-18 | 1999-11-09 | Kabushiki Kaisha Toshiba | High voltage semiconductor device |
| JP2006324431A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| US7250639B1 (en) | 2001-07-17 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US7271040B2 (en) | 2000-05-15 | 2007-09-18 | Kabushiki Kaisha Toshiba | Electrode contact section of semiconductor device |
| US7304356B2 (en) | 2005-05-13 | 2007-12-04 | Sanken Electric Co., Ltd. | IGBT or like semiconductor device of high voltage-withstanding capability |
| JP2012033782A (ja) * | 2010-07-30 | 2012-02-16 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法及びｉｇｂｔ |
| US10134886B2 (en) | 2016-03-16 | 2018-11-20 | Semiconductor Components Industries, Llc | Insulated gate bipolar device and manufacturing method thereof |
| US10205010B2 (en) | 2015-08-18 | 2019-02-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696054B1 (en) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
| DE69434268T2 (de) * | 1994-07-14 | 2006-01-12 | Stmicroelectronics S.R.L., Agrate Brianza | Intergrierte Struktur einer Hochgeschwindigkeits-MOS-Technologe-Leistungsvorrichtung und zugehöriges Herstellungsverfahren |
| US5869847A (en) * | 1995-07-19 | 1999-02-09 | The Hong Kong University Of Science & Technology | Thin film transistor |
| DE69631524T2 (de) | 1996-07-05 | 2004-10-07 | St Microelectronics Srl | Asymmetrische MOS-Technologie-Leistungsanordnung |
| DE19731495C2 (de) | 1997-07-22 | 1999-05-20 | Siemens Ag | Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung |
| US8314002B2 (en) * | 2000-05-05 | 2012-11-20 | International Rectifier Corporation | Semiconductor device having increased switching speed |
| JP3906076B2 (ja) * | 2001-01-31 | 2007-04-18 | 株式会社東芝 | 半導体装置 |
| DE10117483A1 (de) * | 2001-04-07 | 2002-10-17 | Bosch Gmbh Robert | Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren |
| SG155907A1 (en) * | 2006-03-10 | 2009-10-29 | Chartered Semiconductor Mfg | Integrated circuit system with double doped drain transistor |
| CN101877359A (zh) * | 2009-04-29 | 2010-11-03 | 商海涵 | 一种绝缘栅双极晶体管及其制造方法 |
| US10164043B2 (en) | 2012-01-11 | 2018-12-25 | Infineon Technologies Ag | Semiconductor diode and method for forming a semiconductor diode |
| US8803225B2 (en) * | 2012-01-12 | 2014-08-12 | Tsinghua University | Tunneling field effect transistor having a lightly doped buried layer |
| JP6467882B2 (ja) | 2014-11-13 | 2019-02-13 | 富士電機株式会社 | 半導体装置、および、半導体装置の製造方法 |
| CN107004723B (zh) | 2015-06-17 | 2021-03-09 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE8107136L (sv) * | 1980-12-02 | 1982-06-03 | Gen Electric | Styrelektrodforsedd likriktaranordning |
| EP0313000B1 (de) * | 1987-10-21 | 1998-05-06 | Siemens Aktiengesellschaft | Verfahren zum Herstellen eines Bipolartransistors mit isolierter Gateelektrode |
| JP2594296B2 (ja) * | 1987-11-30 | 1997-03-26 | 富士電機株式会社 | 絶縁ゲート電界効果トランジスタ |
| CA1295053C (en) * | 1987-12-08 | 1992-01-28 | Jack S.T. Huang | Bilateral switching device |
| EP0330122B1 (de) * | 1988-02-24 | 1995-10-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Bipolartransistors |
| JPH0691263B2 (ja) * | 1988-10-19 | 1994-11-14 | 株式会社東芝 | 半導体装置の製造方法 |
| US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH03261179A (ja) * | 1990-03-09 | 1991-11-21 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP2504609B2 (ja) * | 1990-07-10 | 1996-06-05 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-08-15 JP JP4238931A patent/JP2984478B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-13 US US08/105,630 patent/US5444271A/en not_active Expired - Lifetime
- 1993-08-14 KR KR1019930015759A patent/KR0134794B1/ko not_active IP Right Cessation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981983A (en) * | 1996-09-18 | 1999-11-09 | Kabushiki Kaisha Toshiba | High voltage semiconductor device |
| US7271040B2 (en) | 2000-05-15 | 2007-09-18 | Kabushiki Kaisha Toshiba | Electrode contact section of semiconductor device |
| US7250639B1 (en) | 2001-07-17 | 2007-07-31 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| DE10226908B4 (de) * | 2001-07-17 | 2014-03-13 | Mitsubishi Denki K.K. | Isolierschicht-Bipolartransistor |
| US7304356B2 (en) | 2005-05-13 | 2007-12-04 | Sanken Electric Co., Ltd. | IGBT or like semiconductor device of high voltage-withstanding capability |
| JP2006324431A (ja) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2012033782A (ja) * | 2010-07-30 | 2012-02-16 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法及びｉｇｂｔ |
| US10205010B2 (en) | 2015-08-18 | 2019-02-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10134886B2 (en) | 2016-03-16 | 2018-11-20 | Semiconductor Components Industries, Llc | Insulated gate bipolar device and manufacturing method thereof |
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| Publication number | Publication date |
|---|---|
| JP2984478B2 (ja) | 1999-11-29 |
| US5444271A (en) | 1995-08-22 |
| KR940004848A (ko) | 1994-03-16 |
| KR0134794B1 (ko) | 1998-04-20 |
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