JP6467882B2 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置、および、半導体装置の製造方法に関する。
パワー半導体装置の一つとしてＩＧＢＴが知られている（例えば、特許文献１から３参照）。
特許文献１ 特開平６−６９５０９号公報
特許文献２ 特開２００２−３０５３０５号公報
特許文献３ 特開２００６−３２４４３１号公報
ＩＧＢＴにおいては、逆バイアス印加時に、ｎ型ドリフト領域と、裏面側のｐ型コレクタ領域によるｐｎ接合に強い電界がかかる。そのため、ｐｎ接合部分に欠陥が存在すると、逆耐圧が低下してしまう。
本発明の第１の態様においては、表面側にＭＯＳゲート構造が形成された第１導電型のベース層と、ベース層の裏面側に形成された第２導電型の第１コレクタ層と、第１コレクタ層の裏面側にベース層と同一の材料で形成され、第１コレクタ層よりも薄く、第１コレクタ層よりも不純物濃度が高い第２導電型の第２コレクタ層と、第２コレクタ層の裏面側に形成されたコレクタ電極と、ベース層の表面側においてＭＯＳゲート構造を囲み、かつ、ベース層の表面から第１コレクタ層の表面まで形成された第２導電型の分離層とを備える半導体装置を提供する。
第１コレクタ層において少なくとも分離層と隣接する領域は、ベース層の表面側から拡散した不純物と、ベース層の裏面側から拡散した不純物を含んでよい。第１コレクタ層において分離層と隣接する領域の不純物濃度は、同一の深さ位置において、分離層と隣接しない第１コレクタ層の領域の不純物濃度よりも高くてよい。
第１導電型のベース基板の表面側における分離層に対応する領域に選択的に第２導電型に対応する不純物を注入し、かつ、ベース基板の裏面側に第２導電型に対応する不純物を注入してから、ベース基板の表面側および裏面側から注入した不純物を同時に拡散処理することで、ベース層、第１コレクタ層および分離層を形成してよい。拡散処理した後に、第１コレクタ層の裏面を研削して予め定められた厚みの第１コレクタ層を形成してよい。
半導体装置は、パンチスルー型であってよい。第１コレクタ層はベース層の裏面に接して形成されてよい。また、第１コレクタ層の裏面の不純物濃度は、分離層の表面の不純物濃度より低くてよい。また、第１コレクタ層の分離層と隣接する領域の、深さ方向における不純物濃度の分布は極小値を有してよい。
半導体装置は、表面側にＭＯＳゲート構造が形成された第１導電型のベース層と、ベース層の裏面側に形成された第２導電型の第１コレクタ層と、ベース層の表面側においてＭＯＳゲート構造を囲み、かつ、ベース層の表面から第１コレクタ層の表面まで形成された第２導電型の分離層とを備え、第１コレクタ層において少なくとも分離層と隣接する領域は、ベース層の表面側から拡散した不純物と、ベース層の裏面側から拡散した不純物を含む態様であってもよい。
本発明の第２の態様においては、半導体装置の製造方法であって、第１導電型のベース基板の表面側の予め定められた領域に対して選択的に、第２導電型に対応する不純物を注入し、かつ、ベース基板の裏面側に第２導電型に対応する不純物を注入する注入工程と、ベース基板の表面側および裏面側の不純物を同時に拡散処理することで、第１導電型のベース層と、ベース層の裏面側に形成された第２導電型の第１コレクタ層と、ベース層の表面から第１コレクタ層の表面まで形成された第２導電型の分離層とを形成する拡散工程と、ベース層の表面側において分離層に囲まれた領域にＭＯＳゲート構造を形成するＭＯＳ形成工程と、第１コレクタ層の裏面側に第２導電型に対応する不純物を注入することで、ベース層と同一の材料で第１コレクタ層よりも薄く形成され、第１コレクタ層よりも不純物濃度が高い第２導電型の第２コレクタ層を形成する第２コレクタ層形成工程と、第２コレクタ層の裏面側にコレクタ電極を形成するコレクタ電極形成工程とを備える製造方法を提供する。
拡散工程の後に、第１コレクタ層の裏面を研削して、第１コレクタ層の厚みを調整する研削工程を更に備えてよい。研削工程を、ＭＯＳ形成工程の後であり、かつ、コレクタ電極形成工程の前に行ってよい。注入工程において、ベース基板の裏面側から注入する不純物の単位面積あたりの濃度は、ベース基板の表面側から注入する不純物の単位面積あたりの濃度よりも低くてよい。
研削工程において、第１コレクタ層の分離層と隣接する領域が裏面に露出するまで第１コレクタ層を研削してよい。拡散工程において、ＭＯＳゲート構造に含まれる金属電極が溶融する温度以上で、不純物を拡散してよい。拡散工程において、ベース基板の表面側から注入した不純物が拡散する領域と、ベース基板の裏面側から注入した不純物が拡散する領域とが重なるまでベース基板をアニールしてよい。
半導体装置の製造方法は、第１導電型のベース基板の表面側の予め定められた領域に対して選択的に、第２導電型に対応する不純物を注入し、かつ、ベース基板の裏面側に第２導電型に対応する不純物を注入する注入工程と、ベース基板の表面側および裏面側の不純物を同時に拡散処理することで、第１導電型のベース層と、ベース層の裏面側に形成された第２導電型の第１コレクタ層と、ベース層の表面から第１コレクタ層の表面まで形成された第２導電型の分離層とを形成する拡散工程とを備える態様であってもよい。
本発明の第３の態様においては、第１の態様にかかる半導体装置と、半導体装置と並列に接続されたダイオードとを備えるモジュールを提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の構成例を示す図である。 アロイスパイク７２の一例を示す図である。 半導体装置１００の製造工程の一例を示す図である。 半導体装置１００の製造工程の続きを示す図である。 逆漏れ電流のヒストグラムの比較例を示す図である。 逆漏れ電流のヒストグラムの一例を示す図である。 ベース層４０および研削前の第１コレクタ層５０における不純物濃度の分布を説明する図である。 研削後の第１コレクタ層５０における不純物の濃度分布の一例を示す図である。 モジュール２００の断面図を示す。 モジュール２００の等価回路を示す図である。 逆阻止ＩＧＢＴを双方向スイッチ３００とした回路図である。 マルチレベルインバータの１アームの回路を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、半導体装置１００の構成例を示す図である。図１は、半導体装置１００の断面を示している。半導体装置１００は、表面側にＭＯＳゲート構造を有し、裏面側にｐｎ接合を有するＩＧＢＴである。本例の半導体装置１００は、ＭＯＳゲート構造２０、耐圧構造部１０、分離層３０、ベース層４０、第１コレクタ層５０、第２コレクタ層６０およびコレクタ電極７０を備える。
ベース層４０は、表面側にＭＯＳゲート構造２０が形成された第１導電型の半導体層である。本例のベース層４０は、ｎ−型シリコン層である。半導体装置１００がノンパンチスルー型の場合、ベース層４０は、表面側のｐ領域とのｐｎ接合における空乏層が、第１コレクタ層５０に達しない程度の厚みを有する。
ＭＯＳゲート構造２０は、エミッタ電極２１、絶縁膜２２、ゲート電極２４、第２導電型領域２６および第１導電型領域２８を有する。本例において第１導電型領域２８は、ベース層４０の表面側に形成されたｎ＋型領域である。また、第２導電型領域２６は、第１導電型領域２８を囲んで、第１導電型領域２８とベース層４０とを分離するように形成されたｐ型領域である。ゲート電極２４に所定の電圧が印加されると、ゲート電極２４の直下における第２導電型領域２６にチャネルが形成され、第１導電型領域２８とベース層４０とが導通する。これにより、ＭＯＳゲート構造２０はＭＯＳＦＥＴとして動作する。
第１コレクタ層５０は、第２導電型を有しており、ベース層４０の裏面側に形成される。ベース層４０の裏面とは、ＭＯＳゲート構造２０が形成された表面と対向する面を指す。本例の第１コレクタ層５０は、ｐ−型シリコン層である。第１コレクタ層５０は、ベース層４０の裏面に接して形成されてよい。
第２コレクタ層６０は、第２導電型を有しており、第１コレクタ層５０の裏面側に形成される。第１コレクタ層５０の裏面とは、ベース層４０に接する面と対向する面を指す。第２コレクタ層６０は、積層方向における厚みが、第１コレクタ層５０よりも薄く、且つ、第１コレクタ層５０よりも不純物濃度が高い。本例の第２コレクタ層６０は、ｐ＋型シリコン層である。なお、ベース層４０、第１コレクタ層５０および第２コレクタ層６０は、同一の材料（本例ではシリコン）で形成される。
コレクタ電極７０は、第２コレクタ層６０の裏面側に形成される。第２コレクタ層６０の裏面とは、第１コレクタ層５０と接する面と対向する面を指す。コレクタ電極７０は、例えばアルミニウムを、第２コレクタ層６０の裏面側に蒸着またはスパッタすることで形成される。
分離層３０は、第２導電型を有しており、ベース層４０の表面から第１コレクタ層５０の表面（つまり、ベース層４０の裏面）まで形成される。本例の分離層３０はｐ＋型である。また、分離層３０は、ベース層４０の表面側においてＭＯＳゲート構造２０を囲むように設けられる。例えば分離層３０は、半導体装置１００の側面に形成される。半導体装置１００の側面とは、半導体装置１００がウエハから切り出されたときに形成されるダイシング面であってよい。これにより、半導体装置１００の側面に第１導電型のベース層４０が露出して、空乏層が半導体装置１００の側面に露出することを防ぐことができ、逆耐圧を確保することができる。なお、第１コレクタ層５０は、分離層３０と隣接する領域４８を有する。分離層３０と隣接する領域４８は、分離層３０を形成すべくベース層４０の表面側から注入され拡散された不純物と、第１コレクタ層５０を形成すべくベース層４０の裏面側から注入され拡散された不純物の両方が存在する領域を指す。
耐圧構造部１０は、ベース層４０の表面側において、ＭＯＳゲート構造２０と分離層３０との間に設けられる。耐圧構造部１０は、１以上の領域１８、１以上の電極１４、１以上の絶縁膜１６および保護膜１２を有する。領域１８は、ベース層４０に形成された第２導電型の領域である。領域１８とベース層４０との間に形成された空乏層が、ＭＯＳゲート構造２０の第２導電型領域２６とベース層４０との間の空乏層と結合する。これにより、空乏層の端部をＭＯＳゲート構造２０の外側の耐圧構造部１０に配置することができ、ＭＯＳゲート構造２０の耐圧を保持させることができる。電極１４は、絶縁膜１６で覆われていない領域１８に接続される。電極１４に電圧を印加することで、領域１８とベース層４０との間における空乏層の幅を調整することができる。また、電極１４は、分離層３０に対しても設けられてよい。
通常、ノンパンチスルー型のＩＧＢＴにおいては、ＦＺ結晶から形成したｎ−型基板を研削した後、基板の裏面側にボロンイオンを注入してレーザアニール等を行うことで、ｐ型コレクタ層を形成する。一般に、ｐ型コレクタ層は非常に薄く形成されている。例えば、レーザアニールにおいて波長が５３２ｎｍのレーザを用いた場合、ｐ型コレクタ層の厚さは０．２５μｍ程度である。そして、ｐ型コレクタ層の裏面側にコレクタ電極を形成する。
上述したように、通常のコレクタ層は非常に薄いので、ウエハプロセスまたはモジュール組立工程中に、コレクタ層の裏面側にキズが生じたり、コレクタ電極からのアロイスパイクが発生すると、キズまたはスパイク等がコレクタ層を容易に貫通してしまう。スパイク等がコレクタ層を貫通してｐｎ接合に達すると、逆漏れ電流が増大してしまう。
これに対して半導体装置１００は、第２コレクタ層６０の表面側に、第２コレクタ層６０よりも厚い第１コレクタ層５０を設けている。これにより、第２コレクタ層６０が１μｍ以下の薄さであっても、キズまたはスパイク等が、第１コレクタ層５０とベース層４０のｐｎ接合部に達することを防ぐことができる。従って、逆漏れ電流を低減し、逆耐圧を向上させることができる。一例として、半導体装置１００は、マトリクスコンバータ等の逆耐圧が要求される用途に用いることができる。また、第２コレクタ層６０を高濃度とすることで、コレクタ電極７０との接触抵抗を下げることができる。また、第１コレクタ層５０を低濃度とすることで、ターンオフ時のテール電流を低減させ、半導体装置のターンオフ期間を低減することができる。
図２は、アロイスパイク７２の一例を示す図である。図２は、コレクタ電極７０、第２コレクタ層６０および第１コレクタ層５０の断面を示している。アロイスパイク７２は、コレクタ電極７０の金属が、第２コレクタ層６０および第１コレクタ層５０の半導体と合金化して、コレクタ層の内部にスパイク状に侵入して形成される。上述したように、厚い第１コレクタ層５０を設けることで、アロイスパイク７２がｐｎ接合部分に達することを防ぐことができる。アロイスパイク７２またはキズの深さは１μｍ程度であるので、第１コレクタ層５０および第２コレクタ層６０の厚みの和は２μｍ以上であることが好ましい。
なお、本例の半導体装置１００における第１コレクタ層５０および第２コレクタ層６０は、ベース基板の裏面側に不純物を注入および拡散することで形成される。厚い第１コレクタ層５０を形成する場合、高温かつ長時間のアニールが必要になる。長時間のアニールは、製造効率を低下させるので好ましくない。従って、第１コレクタ層５０を効率よく形成することが好ましい。
図３は、半導体装置１００の製造工程の一例を示す図である。図３は、各部材の断面を示している。まず、第１導電型のベース基板４２を準備する。ベース基板４２は、フローティングゾーン法により製造されたＦＺ結晶から切り出された基板であってよい。
次に、基板研削工程によって、ベース基板４２を所定の厚みに研削する。本例では、５００μｍのベース基板４２を、３００μｍに研削している。研削後の厚みは、半導体装置１００が有するべき耐圧に応じて定めてよい。例えば、耐圧クラスが６００Ｖでは２８０μｍ、１２００Ｖでは３８０μｍ程度にベース基板４２を研削する。
次に、不純物注入工程において、ベース基板４２に不純物を注入する。ベース基板４２の裏面に所定のパターンのマスク酸化膜を形成して、マスク酸化膜で覆われていないベース基板４２の裏面側に不純物を注入してよい。また、ベース基板４２の裏面側全体に第２導電型に対応する不純物を注入してもよい。ベース基板４２の裏面側に不純物を注入する場合に、表面側を保護するためにベース基板４２の表面側にレジストを塗布してもよい。本例において不純物はボロンイオンまたはアルミニウムイオン等である。本例ではベース基板４２の裏面側には、５Ｅ１５ｃｍ−２程度の濃度の不純物を注入する。ベース基板４２の裏面側には、１×１０１５ｃｍ−２から５×１０１５ｃｍ−２程度のドーズ量の不純物を注入してよい。
また、ベース基板４２に所定のパターンのマスク酸化膜を形成して、分離層３０に対応するベース基板４２の表面を露出させる。そして、露出したベース基板４２の表面に第２導電型に対応する不純物を選択的に注入する。不純物は、例えばダイシングラインに沿って所定の領域を囲むように注入される。ベース基板４２の表面側には、５Ｅ１５ｃｍ−２程度の濃度の不純物を注入する。ベース基板４２の表面側には、１×１０１５ｃｍ−２から５×１０１５ｃｍ−２程度のドーズ量の不純物を注入してよい。なお、不純物を注入する順番は、ベース基板４２の表面側が先であってもよいし、表面側と裏面側で同時に注入してもよい。図３では、不純物が注入される範囲を矢印で示している。
次に、不純物拡散工程において、ベース基板４２の表面側および裏面側に注入された不純物を同時に拡散処理する。不純物拡散工程においては、ベース基板４２をアニールすることで不純物を拡散してよい。本例では、ベース基板４２を例えば１３００℃で１００時間アニールする。アニールの温度と時間は、形成すべき分離層３０の厚み、注入した不純物の濃度等に応じて調整することができる。これにより、第１導電型のベース層４０と、ベース層４０の裏面側に形成された第２導電型の第１コレクタ層５０と、ベース層４０の表面から第１コレクタ層５０の表面まで形成された第２導電型の分離層３０とを形成する。なお、ベース層４０の表面側に保護用のレジストを塗布した場合、アニールの前にレジストを除去する。
不純物拡散工程では、少なくとも分離層３０および第１コレクタ層５０が接続されるまで不純物を拡散させる。第１コレクタ層５０の一部の領域には、ベース基板４２の表面側から注入され拡散した不純物と、ベース基板４２の裏面側から注入され拡散した不純物との両方が存在してよい。本例では、第１コレクタ層５０の分離層３０と隣接する領域４８にベース基板４２の表面側から注入された不純物と、ベース基板４２の裏面側から注入された不純物の両方が存在する。
本例では、ベース基板４２の表面側から注入した不純物の単位面積当たりの濃度と、裏面側から注入した不純物の単位面積当たりの濃度はほぼ等しいとする。また、ベース基板４２の表面側から注入した不純物が裏面側に拡散する速度と、裏面側から注入した不純物が表面側に拡散する速度とがほぼ等しいとすると、本例では、ベース基板４２の表面側から注入した不純物が１５０μｍの深さまで拡散したときに、ベース基板４２の裏面側から注入した不純物も１５０μｍの深さまで拡散して、分離層３０と第１コレクタ層５０とが接続される。なお、本明細書においては、第１コレクタ層５０の表面の位置を、ベース基板４２の裏面側から注入して拡散した不純物の濃度が所定の値（例えば実質的に零）になる位置とする。
図３の例においては、ベース基板４２の表面側および裏面側から注入した不純物が、それぞれ深さ方向に２００μｍ拡散するまでアニールしている。この結果、第１コレクタ層５０の厚みは２００μｍとなり、領域４８、ベース層４０および分離層３０の厚みは１００μｍとなる。なお、第１コレクタ層５０の分離層３０に隣接する領域４８には、ベース基板４２の裏面側から注入して拡散した不純物に加え、ベース基板４２の表面側から注入して拡散した不純物が存在する。
図４は、半導体装置１００の製造工程の続きを示す図である。図３に示した不純物拡散工程の後、ＭＯＳ形成工程において、ベース層４０の表面側において分離層３０に囲まれた領域にＭＯＳゲート構造２０を形成する。次に、第１コレクタ層研削工程において、第１コレクタ層５０の裏面を研削して、第１コレクタ層５０の厚みを調整する。研削後の第１コレクタ層５０の厚みは、半導体装置１００に要求される耐圧クラスに応じて決定されてよい。例えば耐圧クラス６００Ｖでは、ベース層４０および第１コレクタ層５０の厚みの和が１００μｍ程度であり、耐圧クラス１２００Ｖでは、ベース層４０および第１コレクタ層５０の厚みの和が２００μｍ程度である。ベース基板４２および第１コレクタ層５０の研削は、例えば機械的研削、または、化学的エッチング等の技術を用いることができる。なお、本明細書においては、研削前後の第１コレクタ層５０を、研削前の第１コレクタ層５０、および、研削後の第１コレクタ層５０と称する場合がある。第１コレクタ層研削工程では、少なくとも領域４８が第１コレクタ層５０の裏面に露出するまで第１コレクタ層５０を研削してよい。
次に、第２コレクタ層形成工程において、研削後の第１コレクタ層５０の裏面側に第２導電型に対応する不純物を注入する。また、注入された不純物は、第１コレクタ層５０の裏面側をレーザアニールすること等により活性化される。これにより、第１コレクタ層５０よりも薄く、且つ、不純物濃度が高い第２コレクタ層６０を形成する。
次に、コレクタ電極形成工程において、第２コレクタ層６０の裏面側にコレクタ電極７０を形成する。例えばアルミニウム等の金属を、第２コレクタ層６０の裏面側にスパッタまたは蒸着して、コレクタ電極を形成する。
本例では、十分な厚さの第１コレクタ層５０を設けたので、キズまたはアロイスパイクに対する耐性が向上した。研削後の第１コレクタ層５０は、２μｍ以上の厚さを有してよい。また一例として、２００μｍ程度の研削前の第１コレクタ層５０から所定の厚み分を研削して、２０μｍ程度の研削後の第１コレクタ層５０が形成される。このため、研削前の第１コレクタ層５０の厚みに数％程度の誤差が生じると、研削後の第１コレクタ層５０の厚みを十分確保できない場合がある。このため、研削後の第１コレクタ層５０は、例えば２０μｍ以上の厚みを設計値として形成されることが好ましい。これにより、研削前の第１コレクタ層５０の厚みに誤差が生じても、十分な厚みの研削後の第１コレクタ層５０を形成することができる。
また本例では、分離層３０用の不純物を拡散する時に、第１コレクタ層５０用の不純物も同時に拡散する。このため、厚い第１コレクタ層５０を形成する場合であっても、高温アニール処理の時間が長くならない。また、研削前の第１コレクタ層５０を、ＭＯＳゲート構造２０よりも先に形成するので、ＭＯＳゲート構造２０を高温アニール処理に曝さずにすむ。このため、例えばＭＯＳゲート構造２０に含まれる金属電極が溶融する温度以上、例えばアルミニウムの金属電極が溶融する５００℃以上で、第１コレクタ層５０用の不純物を拡散させることができる。また、分離層３０と同程度以上の厚みの研削前の第１コレクタ層５０が形成されるので、多様な厚みの研削後の第１コレクタ層５０を容易に形成することができる。
また本例では、第１コレクタ層研削工程を、ＭＯＳ形成工程の後であり、かつ、コレクタ電極形成工程の前に行っている。これにより、ＭＯＳ形成工程を、研削前の厚い基板で処理することができ、ＭＯＳ形成工程において基板が割れる等の不具合を低減できる。ただし、ＭＯＳ形成工程で用いる処理装置が、研削後の薄い基板を扱うことができる場合には、ＭＯＳ形成工程の前に第１コレクタ層形成工程を行ってもよい。
また本例においては、不純物注入工程において、ベース基板４２の裏面側から注入する不純物の単位面積あたりの濃度と、ベース基板４２の表面側から注入する不純物の単位面積あたりの濃度とが等しいとしたが、他の例においては、ベース基板４２の裏面側から注入する不純物の単位面積あたりの濃度は、ベース基板４２の表面側から注入する不純物の単位面積あたりの濃度よりも低くてもよい。ベース基板４２の裏面側から注入する不純物の濃度を低くすることで、分離層３０と同時に形成する第１コレクタ層５０の厚みを薄くして、第１コレクタ層５０を研削する量を減らすことができる。
製造された半導体装置１００において、分離層３０の表面近傍における不純物濃度は、１×１０１７ｃｍ−３から５×１０１８ｃｍ−３程度であってよい。また、分離層３０の裏面近傍における不純物濃度は、２×１０１４ｃｍ−３から２×１０１５ｃｍ−３程度であってよい。また、分離層３０との境界近傍における第１コレクタ層５０の不純物濃度は、２×１０１４ｃｍ−３から２×１０１５ｃｍ−３程度であってよい。また、第１コレクタ層５０の裏面において、分離層３０と隣接しない領域における不純物濃度は、２×１０１４ｃｍ−３から２×１０１５ｃｍ−３程度であってよい。また、第２コレクタ層６０の不純物濃度は、１×１０１７ｃｍ−３から５×１０１８ｃｍ−３程度であってよい。
図５Ａは、逆漏れ電流のヒストグラムの比較例を示す図である。本例の半導体装置は、第１コレクタ層５０を設けずに、０．２５μｍのコレクタ層を有する。図５Ｂは、逆漏れ電流のヒストグラムの一例を示す図である。本例の半導体装置１００は、０．２５μｍの第２コレクタ層６０と、０．３μｍの第１コレクタ層５０を有する。なお、図５Ａおよび図５Ｂの半導体装置の耐圧クラスは７００Ｖである。図５Ａおよび図５Ｂに示すように、第２コレクタ層６０よりも厚い第１コレクタ層５０を設けることで、逆漏れ電流が大きい素子の数が減少する。
図６は、ベース層４０および研削前の第１コレクタ層５０における不純物濃度の分布を説明する図である。図６の左側は、ベース層４０および研削前の第１コレクタ層５０の断面図を示す。また、図６の右側は、左側図のＡ−Ａ線における、ベース層４０および研削前の第１コレクタ層５０の深さ方向における不純物濃度の分布例を示す。当該不純物濃度の分布は、不純物拡散工程が終了した後の分布である。Ａ−Ａ線は、ベース層４０の表面において、分離層３０の内周および外周の略中央に位置する。本例では、ベース層４０の厚みを１００μｍとし、研削前の第１コレクタ層５０の厚みを２００μｍとする。また、ベース基板４２の表面側および裏面側から注入する不純物の単位面積あたりの濃度および拡散速度を略同一とする。
また、図６の右側において、曲線４４はベース基板４２の表面側から注入、拡散した不純物の濃度分布を示しており、曲線４６はベース基板４２の裏面側から注入、拡散した不純物の濃度分布を示している。本例では、曲線４４および曲線４６はガウス分布を示している。上述したように、不純物拡散工程では、ベース基板４２の表面側から注入した不純物が拡散する領域と、ベース基板４２の裏面側から注入した不純物が拡散する領域とが重なるまで、ベース基板４２をアニールする。図６の例では、ベース層４０の表面を深さ０として深さ１００μｍから２００μｍまでの領域４８において、ベース基板４２の表面側および裏面側から注入されて拡散した両方の不純物が存在する。領域４８における不純物の濃度分布は、曲線４４および曲線４６を加算した分布となる。
図７は、研削後の第１コレクタ層５０における不純物の濃度分布の一例を示す図である。本例の研削後の第１コレクタ層５０の厚みは２０μｍである。図７に示した曲線Ａは、図６のＡ−Ａ線における不純物濃度分布を示し、曲線Ｂは、図６のＢ−Ｂ線における不純物濃度分布を示す。曲線Ａは、深さ方向において分離層３０と重なる第１コレクタ層５０の領域４８に対応し、曲線Ｂは、深さ方向において分離層３０と重ならない第１コレクタ層５０の領域に対応する。
図７の曲線Ａは、深さ位置１００μｍから１２０μｍにおける、ベース基板４２の表面側からの不純物に対応する曲線４４、および、裏面側からの不純物に対応する曲線４６の和に相当する。つまり、分離層３０と隣接する領域４８は、ベース基板４２の表面側から拡散した不純物と、ベース基板４２の裏面側から拡散した不純物とを含む。
第１コレクタ層５０の所定の領域に、ベース基板４２の表面側から拡散した不純物と、ベース基板４２の裏面側から拡散した不純物の両方が含まれているか否かは、不純物濃度分布から判別することができる。例えば、分離層３０における不純物濃度分布をガウス分布で近似し、当該ガウス分布を第１コレクタ層５０の領域内部まで外挿する。このとき、第１コレクタ層５０の所定の領域における実際の不純物濃度分布（例えば曲線Ａ）が、当該ガウス分布（例えば曲線４４）よりも大きくなっていれば、当該領域には、ベース基板４２の表面側からの不純物に加え、ベース基板４２の裏面側からの不純物（例えば曲線４６）が含まれていることが推測される。特に第１コレクタ層５０の表面からの位置が深くなるにつれて、実際の不純物濃度分布（曲線Ａ）と、上述したガウス分布（例えば曲線４４）との差異が大きくなっている場合、当該領域には、ベース基板４２の裏面側からの不純物が含まれていることが推測される。
より具体的には、曲線Ａが、上述したガウス分布（例えば曲線４４）に、第１コレクタ層５０の裏面側に頂点を有する所定のガウス分布（例えば曲線４６）のテール部分が加算された形状になっている場合、当該領域には、ベース基板４２の裏面側からの不純物が含まれていることが推測される。第１コレクタ層５０の分離層３０と隣接する領域４８について、ベース基板４２の表面および裏面の両側から不純物を拡散させることで、当該領域の不純物分布をより均一にすることができる。なお、半導体の深さ方向の不純物濃度は、例えば二次イオン質量分析法、核反応法、または、化学分析法等により測定することができる。
また、図７に示すように、第１コレクタ層５０において分離層３０と隣接する領域４８の不純物濃度（例えば曲線Ａ）は、同一の深さ位置において、分離層３０と隣接しない第１コレクタ層５０の領域の不純物濃度（例えば曲線Ｂ）よりも高い。分離層３０と隣接しない位置の第１コレクタ層５０の不純物濃度を低くできるので、ターンオフ時間を短くすることができる。
また、ベース基板４２の表面側および裏面側から同一濃度の不純物を注入した場合、不純物拡散後の分離層３０の表面における不純物濃度と、研削前の第１コレクタ層５０の裏面の不純物濃度とは略等しい。ただし、第１コレクタ層５０は所望の厚みに研削されるので、研削後の第１コレクタ層５０の裏面の不純物濃度は、分離層３０の表面における不純物濃度よりも低くなる。
また、図６および図７に示すように、研削前の第１コレクタ層５０の不純物濃度の分布は極小値を有する。研削後の第１コレクタ層５０の厚みが所定以上の場合、研削後の第１コレクタ層５０の不純物濃度の分布にも当該極小値が含まれる。このため、研削後の第１コレクタ層５０を厚くした場合であっても、分離層３０に隣接する領域４８の不純物濃度の分布を均一にすることができる。
なお、図１から図７に関連して説明した半導体装置１００において、第１導電型はｎ型であり、第２導電型はｐ型である。他の例では、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
図８Ａおよび図８Ｂは、半導体装置１００を内蔵したモジュール２００の一例を示す図である。図８Ａはモジュール２００の断面図を示し、図８Ｂはモジュール２００の等価回路を示す図である。
図８Ａに示すように、本例のモジュール２００は、図１から図７に関連して説明した半導体装置１００、ダイオード８０、絶縁基板１３０および放熱板１１０を備える。また、モジュール２００は、これらの構成を収容する樹脂等で形成された絶縁性の筐体を有してよい。放熱板１１０は、絶縁基板１３０よりも熱伝導率の高い金属等で形成される。放熱板１１０は、筐体の裏面全体に形成されてよい。
絶縁基板１３０は、樹脂等の絶縁材料で形成され、表面側に導電パターンが形成される。絶縁基板１３０の裏面側は、放熱板１１０の表面に接合材１２０で固定される。半導体装置１００およびダイオード８０のそれぞれは、いずれかの電極が絶縁基板１３０の導電パターン上に接続されるように載置される。また、半導体装置１００およびダイオード８０の電極のうち、絶縁基板１３０上の導電パターンと接触しない電極は、ボンディングワイヤ１５０等により、他の電極等に電気的に接続される。
本例では、ダイオード８０のカソード８４が、絶縁基板１３０上の導電パターンを介して、半導体装置１００のコレクタ電極に接続される。また、ダイオード８０のアノード８２が、ボンディングワイヤ１５０を介して、半導体装置１００のエミッタ電極２１に電気的に接続される。半導体装置１００のゲート電極２４は、ボンディングワイヤ１５０を介して、絶縁基板１３０上の電極１４０に電気的に接続される。電極１４０は、筐体の外部に露出した外部端子に電気的に接続される。また、半導体装置１００のエミッタ電極２１およびコレクタ電極も、ボンディングワイヤ１５０等により、外部端子に電気的に接続される。
本例のダイオード８０は、いわゆるＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）として機能するが、ダイオード８０の機能はこれに限定されない。また、モジュール２００は、複数組の半導体装置１００およびダイオード８０を一つの筐体内に備えてよい。
図９は逆阻止ＩＧＢＴを双方向スイッチ３００とした一例を示す回路図である。図１０はマルチレベルインバータの１アームの回路の一例を示す図である。
図１に示した分離層３０を有する半導体装置１００は、逆耐圧を有するので、逆阻止ＩＧＢＴとして用いられる。この逆阻止ＩＧＢＴは、ＩＧＢＴ１Ａのコレクタからエミッタに対してアノードからカソードとなる寄生ダイオード２Ａを直列に接続した直列回路と等価な回路となる。そして、図９に示すように寄生ダイオード２Ａを直列に有するＩＧＢＴ１Ａと寄生ダイオード２Ｂを直列に有するＩＧＢＴ１Ｂを逆並列に接続することにより、双方向スイッチ３００を構成することができる。
図８Ｂに示した半導体装置１００にダイオード８０を並列接続した回路を２つ直列に接続し、その直列に接続した接続点に図９の双方向スイッチ３００を接続することで、図１０に示すマルチレベルインバータの１アームの回路を構成することができる。２つの直流電源が直列に接続され、正極電位をＰ、負極電位をＮ、中点電位をＭとする。
図１０において、ダイオード８０Ａが逆並列接続されたＩＧＢＴ１００Ａと、ダイオード８０Ｂが逆並列接続されたＩＧＢＴ１００Ｂとを直列接続したＵ相用直列回路４００を構成する。Ｕ相用直列回路４００の直列接続点Ｕと２つの直流電源間の接続点Ｍには図９で説明した双方向スイッチ３００がＵ相用双方向スイッチとして接続される。このＵ相用直列回路４００と双方向スイッチ３００とからなる回路と同じ構成で、Ｖ相用回路とＷ相用回路を設けることで３相ブリッジインバータが構成される。また、直列接続点Ｕ、Ｖ、Ｗは負荷である電動機に接続される。
この回路構成とすることで、電動機に印加される電位は、Ｐ電位、Ｎ電位、及びＭ電位を出力することが可能となるため、３レベル出力のインバータとなる。この３レベルの方式は２レベルタイプのインバータに対して、高調波成分が少ないことや、スイッチ素子のスイッチング損失が低減できることから、高効率システムの構築が可能となる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。なお、「表面側に形成」のように記載した場合、表面上に形成されている形態と、表面との間に所定の部材を介在して形成されている形態の両方を含みうる。
１・・・ＩＧＢＴ、２・・・寄生ダイオード、１０・・・耐圧構造部、１２・・・保護膜、１４・・・電極、１６・・・絶縁膜、１８・・・領域、２０・・・ＭＯＳゲート構造、２１・・・エミッタ電極、２２・・・絶縁膜、２４・・・ゲート電極、２６・・・第２導電型領域、２８・・・第１導電型領域、３０・・・分離層、４０・・・ベース層、４２・・・ベース基板、４４・・・曲線、４６・・・曲線、４８・・・領域、５０・・・第１コレクタ層、６０・・・第２コレクタ層、７０・・・コレクタ電極、７２・・・アロイスパイク、８０・・・ダイオード、８２・・・アノード、８４・・・カソード、１００・・・半導体装置、１１０・・・放熱板、１２０・・・接合材、１３０・・・絶縁基板、１４０・・・電極、１５０・・・ボンディングワイヤ、２００・・・モジュール、３００・・・双方向スイッチ、４００・・・Ｕ相用直列回路

Claims (7)

  1. 表面側にＭＯＳゲート構造が形成された第１導電型のベース層と、
    前記ベース層の裏面側に形成された第２導電型の第１コレクタ層と、
    前記第１コレクタ層の裏面側に前記ベース層と同一の材料で形成され、前記第１コレクタ層よりも薄く、前記第１コレクタ層よりも不純物濃度が高い前記第２導電型の第２コレクタ層と、
    前記第２コレクタ層の裏面側に形成されたコレクタ電極と、
    前記ベース層の表面において前記ＭＯＳゲート構造を囲み、かつ、前記ベース層の表面から前記第１コレクタ層の表面まで形成された前記第２導電型の分離層と
    を備え、
    前記第１コレクタ層は、前記分離層に隣接して前記ベース層の表面側から拡散した不純物を含む領域を有しており、
    前記領域は前記第２コレクタ層とも接する、
    半導体装置。
  2. 前記第１コレクタ層において、前記領域の不純物濃度は、同一の深さ位置において、前記領域ではない部分の前記第１コレクタ層の不純物濃度よりも高い
    請求項１に記載の半導体装置。
  3. 前記第１コレクタ層は、不純物濃度が２×１０ １４ ｃｍ −３ から２×１０ １５ ｃｍ −３ の領域を有し、前記第２コレクタ層の不純物濃度は、１×１０ １７ ｃｍ −３ から５×１０ １８ ｃｍ −３ である、請求項１または２に記載の半導体装置。
  4. 半導体装置の製造方法であって、
    第１導電型のベース基板の表面側に対して選択的に、第２導電型に対応する不純物を注入し、かつ、前記ベース基板の裏面側に前記第２導電型に対応する不純物を注入する注入工程と、
    前記ベース基板の表面側および裏面側の不純物を同時に拡散処理することで、前記第１導電型のベース層と、前記ベース層の裏面側に形成された前記第２導電型の第１コレクタ層と、前記ベース層の表面から前記第１コレクタ層の表面まで形成された前記第２導電型の分離層とを形成する拡散工程と、
    前記ベース層の表面側において前記分離層に囲まれた第１領域にＭＯＳゲート構造を形成するＭＯＳ形成工程と、
    前記第１コレクタ層の裏面側に前記第２導電型に対応する不純物を注入することで、前記ベース層と同一の材料で前記第１コレクタ層よりも薄く形成され、前記第１コレクタ層よりも不純物濃度が高い前記第２導電型の第２コレクタ層を形成する第２コレクタ層形成工程と、
    前記第２コレクタ層の裏面側にコレクタ電極を形成するコレクタ電極形成工程と
    を備え、
    前記第１コレクタ層は、前記分離層を形成すべく前記ベース基板の表面側から拡散した不純物が存在する第２領域を含むように形成されており、
    前記拡散工程の後であって前記第２コレクタ層形成工程より前に、前記第１コレクタ層の裏面に前記第２領域が露出するように前記第１コレクタ層の裏面を研削する研削工程を備える製造方法。
  5. 前記研削工程を、前記ＭＯＳ形成工程の後であり、かつ、前記コレクタ電極形成工程の前に行う
    請求項４に記載の製造方法。
  6. 前記注入工程において、前記ベース基板の裏面側から注入する不純物の単位面積あたりの濃度は、前記ベース基板の表面側から注入する不純物の単位面積あたりの濃度よりも低い、請求項４に記載の製造方法。
  7. 前記第１コレクタ層は、不純物濃度が２×１０ １４ ｃｍ −３ から２×１０ １５ ｃｍ −３ の領域を有し、前記第２コレクタ層の不純物濃度は、１×１０ １７ ｃｍ −３ から５×１０ １８ ｃｍ −３ である、請求項４から６のいずれか一項に記載の製造方法。
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