JP2018067570A - 半導体装置 - Google Patents

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Abstract

【課題】ＩＧＢＴと、当該ＩＧＢＴを保護するためのダイオードと、を備えた半導体装置において、耐圧を維持するとともに、コストを低減させることができる半導体装置を提供すること。【解決手段】活性領域４１において、半導体基板１のおもて面側にＩＧＢＴ１０のＭＯＳゲートが設けられている。エッジ終端領域４２において、半導体基板１のおもて面上にフィールド酸化膜３１を介してツェナーダイオード２０が設けられている。半導体基板１は、ｎ-型の出発ウエハ１の一方の主面の表面層にボロンを拡散させて形成したｐ+型拡散層２を備えた拡散ウエハを切断して個片化した半導体チップである。ＩＧＢＴ１０の最外ｐ+型領域６ａは、フィールド酸化膜３１を挟んで深さ方向にツェナーダイオード２０に対向する。ｐ+型拡散層２の厚さは１００μｍ以上である。ｎ-型ドリフト領域３の厚さは１００μｍ以上である。半導体基板１の厚さは２００μｍ以上である。【選択図】図１

Description

この発明は、半導体装置に関する。
自動車などに用いられるエンジンの燃料室内に導入される混合気を着火して燃焼させる内燃機関用点火装置の構成部として、エンジンコントロールユニット（ＥＣＵ：Ｅｎｇｉｎｅ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）の信号に応じて、イグニッションコイルの一次側コイルに供給される低圧電流を制御する半導体装置（イグナイタ）がある。このイグナイタには、現在、ゲート制御の容易さからＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を用いることが主流となっている。
図１２は、一般的な内燃機関点火装置の回路構成を示す回路図である。図１３は、一般的なイグナイタの回路構成を示す回路図である。図１２に示す内燃機関点火装置１００は、イグナイタ１０１、イグニッションコイル１０２および点火プラグ１０３を備える。イグナイタ１０１は、イグニッションコイルの一次側コイルに流れる低圧電流を断続するスイッチであるＩＧＢＴ１１１と、このＩＧＢＴ１１１を制御する制御回路・保護回路１１２と、を備える。ＩＧＢＴ１１１は、ＥＣＵ１０４からの電気信号に応じて、バッテリー（１４Ｖ）からイグニッションコイル１０２の一次側コイルに流れる低圧電流を断続するスイッチである。
ＩＧＢＴ１１１のコレクタ端子Ｃ（イグナイタ１０１の高電位側端子）は、イグニッションコイル１０２の一次側コイルに接続されている。ＩＧＢＴ１１１のエミッタ端子Ｅ（イグナイタ１０１の低電位側端子）は、接地（グランド）されている。ＩＧＢＴ１１１のゲート端子Ｇは、ＥＣＵ１０４のゲート駆動回路に接続されている。イグニッションコイル１０２は、一次側コイルに供給された低圧電流を相互誘導作用により昇圧して、二次側コイルに巻き数比に応じた高圧電流を発生させる。イグニッションコイル１０２の二次側コイルには、点火プラグ１０３が接続されている。
この内燃機関点火装置１００では、ＥＣＵ１０４からのオン信号によりＩＧＢＴ１１１がオンすることで、バッテリーからイグニッションコイル１０２の一次側コイルに低圧電流が流れる。一方、ＥＣＵ１０４からのオフ信号によりＩＧＢＴ１１１がオフしてコレクタ端子Ｃの電位が上昇することで、イグニッションコイル１０２の一次側コイルに流れる電流が遮断され、当該一次コイルの電圧が上昇する。これにより、イグニッションコイル１０２の二次側コイルに高圧電流が発生し、点火プラグ１０３のギャップが放電されて、エンジンが点火される。
イグナイタ１０１の制御回路・保護回路１１２として、電流制限回路（不図示）や、過電流保護回路１１２ａ、過熱検出回路およびソフトオフ回路１１２ｂ、波形整形回路１１２ｃ、タイマー（不図示）、異常検出回路（不図示）などが知られている（図１３）。電流制限回路は、イグニッションコイル１０２の一次側コイルに流れる低圧電流が所定の電流値になるように、ＩＧＢＴ１１１のゲート電圧を制御する。過電流保護回路１１２ａは、ＩＧＢＴ１１１に過電流が流れる異常時に、ＥＣＵ１０４からの制御信号に依らずＩＧＢＴ１１１に流れる電流を瞬時に遮断する。
ソフトオフ回路は、エンジンの燃料室内で点火プラグ１０３のギャップによる放電が起きない程度に、イグニッションコイル１０２の二次側コイルで発生する高圧電流の上昇を抑える。波形整形回路１１２ｃは、ＩＧＢＴ１１１のコレクタ・ゲート間に印加される電圧を制限する。過熱検出回路は、半導体チップの温度を測定して、過熱などの異常を検出する。タイマーは、ＩＧＢＴ１１１のオン時間を測定する。異常検出回路は、ＩＧＢＴ１１１に流れる電流値や、ＩＧＢＴ１１１のコレクタ−エミッタ間に印加される電圧値を測定し、異常状態を検出する。
イグナイタ１０１の要部の断面構造について説明する。図１４は、従来のイグナイタの要部の構造を示す断面図である。図１４には、縦型のＩＧＢＴ１１１と、制御回路・保護回路１１２を構成する横型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）１１２ｄと、を示す。図１４に示すように、半導体基板（半導体チップ）１２０は、ＩＧＢＴ１１１のｐ+型コレクタ領域となるｐ+型出発基板１２１上にｎ+型バッファ領域１２２およびｎ-型ドリフト領域１２３となる各半導体層を順に積層してなる。
半導体基板１２０のおもて面の表面層に、ｐ型ベース領域１２４が選択的に設けられている。ｐ型ベース領域１２４の内部には、ｎ+型エミッタ領域１２５が選択的に設けられている。ｐ型ベース領域１２４を貫通してｎ-型ドリフト領域１２３に達するｐ+型領域１２６が設けられている。ｐ+型領域１２６は、ｐ+型コンタクト領域として機能する。ｐ型ベース領域１２４の、ｎ-型ドリフト領域１２３とｎ+型エミッタ領域１２５とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極１２７が設けられている。ｐ型ベース領域１２４、ｎ+型エミッタ領域１２５、ｐ+型領域１２６およびゲート電極１２７でＩＧＢＴ１１１のＭＯＳゲートが構成される。
ｐ型ベース領域１２４はＭＯＳＦＥＴ１１２ｄのバックゲートを兼ねており、ｐ型ベース領域１２４の内部には、ｎ+型ソース領域１２８およびｎ+型ドレイン領域１２９がそれぞれ選択的に設けられている。ｐ型ベース領域１２４の、ｎ+型ソース領域１２８とｎ+型ドレイン領域１２９とに挟まれた部分の表面上には、ゲート絶縁膜を介してゲート電極１３０が設けられている。ｐ型ベース領域１２４、ｎ+型ソース領域１２８、ｎ+型ドレイン領域１２９およびゲート電極１３０でＭＯＳＦＥＴ１１２ｄのＭＯＳゲートが構成される。符号１３１〜１３４は、それぞれエミッタ電極、コレクタ電極、ソース電極およびドレイン電極である。
自動車用のイグナイタに適用可能なＩＧＢＴとして、電流集中が大きいエミッタパッド周辺のセルだけを断続エミッタ構造とし、ラッチアップ耐量の低下の最も大きいエミッタパッド周辺に断続エミッタ構造を適用した装置が提案されている（例えば、下記特許文献１参照。）。断続エミッタ構造とは、プレーナゲート構造のＭＯＳゲートに沿った方向に、エミッタ領域を一定の間隔で周期的に設けた構造である。下記特許文献１では、ｐ+型コレクタ領域とｎ-型ドリフト領域とを隣接して設けた、いわゆるノンパンチスルー（ＮＰＴ：Ｎｏｎ Ｐａｎｃｈ Ｔｈｒｏｕｇｈ）型ＩＧＢＴについて開示されている。
また、自動車用のイグナイタに適用可能な別のＩＧＢＴとして、ＩＧＢＴのコレクタ−ゲート間にゲート側をアノード側とするように配置されたツェナーダイオードを備えた装置が提案されている（例えば、下記特許文献２（第０００４段落、図４）参照。）。下記特許文献２では、ＩＧＢＴがオンからオフに移る際にコレクタ側がエミッタ側（接地電位）に対して大幅に低電位になることで、ＩＧＢＴのコレクタ端子に発生する過大なサージ電圧をツェナーダイオードによってクランプすることで、サージ電圧からＩＧＢＴを保護している。
また、従来、イグナイタとして、ＩＧＢＴと制御回路・保護回路とを同一の半導体チップ上に配置したワンチップタイプや、ＩＧＢＴと制御回路・保護回路とがそれぞれ異なる半導体チップで構成されたマルチチップタイプが公知である。ＩＧＢＴと保護回路とを同一の半導体基板（半導体チップ）上に配置したワンチップタイプのイグナイタとして、ＩＧＢＴとツェナーダイオードとを同一の半導体基板に配置した装置が提案されている（例えば、下記特許文献３〜５参照。）。下記特許文献３〜５では、半導体基板上に、絶縁膜を介してツェナーダイオードが配置されている。
特開平１０−０９３０８４号公報 特開２００９−１３００９６号公報 特開平８−０８８３５４号公報 特許第５１９４３５９号公報 国際公開第２０１４／１４２３３１号 特開平３−０３８０３５号公報
ＩＧＢＴには、通常動作時のスイッチング機能や、コレクタ−エミッタ間の耐圧性能等に加えて、異常時にも壊れない破壊耐量が求められる。耐圧とは、素子破壊を起こさない限界の電圧である。異常時とは、コレクタ−エミッタ間に急峻なサージ電圧が発生する場合等である。イグナイタの場合、例えば、通常動作時の耐圧が５００Ｖでサージ印加時の耐圧が８００Ｖという場合がある。この通常動作時および異常時に要求される機能や性能を得るために、ｐ+型コレクタ領域となる出発ウエハ１４１上にｎ+型バッファ領域およびｎ-型ドリフト領域となる各半導体層１４２，１４３を順にエピタキシャル成長させたエピタキシャルウエハ１４０が用いられる（図８（ａ））。図８は、半導体ウエハの構造の一例を示す断面図である。
しかしながら、エピタキシャルウエハ１４０は、製造工程数が増えることから比較的高価である。このため、インバータ用途等では、上記エピタキシャルウエハ１４０に代えて、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ：浮遊帯）法により作製された安価なＦＺウエハ（不図示）が用いられている。ＦＺウエハはｎ型またはｐ型の単層で構成される。このため、イグナイタ用途において例えばｎ型のＦＺウエハを用いる場合、ＦＺウエハの裏面の表面層にイオン注入によりｐ+型コレクタ領域を形成する工程が必要となる。また、製品組み立て時、ＦＺウエハを切断して個片化した半導体チップを絶縁基板上の回路パターン（銅箔）に半田付けする際に、チップ側面（切断面）に半田が付着してしまう。
チップ側面は切断によるダメージにより耐圧が低くなっている。かつ、チップ側面に露出するｐ+型コレクタ領域とｎ-型ドリフト領域との間のｐｎ接合端部はＩＧＢＴに逆方向電圧がかかったときに主に電流が流れる部分であり、当該ｐｎ接合端部に半田が付着した場合、製品としての機能が失われ不良品となってしまう。ＦＺウエハの裏面にイオン注入により形成されるｐ+型コレクタ領域の厚さは数μｍであるため、チップ側面に露出するｐ+型コレクタ領域とｎ-型ドリフト領域との間のｐｎ接合端部に半田が付着しやすい。このため、製品組み立て時にチップ側面に半田が付着することにより生じる悪影響を回避する構造が必要となる。
この半田による悪影響を回避するための方法として、チップ側面に、チップおもて面から裏面に達するｐ型領域を形成することが挙げられるが、さらにチップ側面のｐ型領域を形成するためのイオン注入工程等が必要となる。このようにイグナイタ用途においてＦＺウエハを用いる場合、製造工程数が増えることでコストが増大し、安価なＦＺウエハを用いるメリットが薄れてしまう。この問題を解決するために、ｎ-型の出発ウエハ１５１の一方の主面の表面層に例えばボロン（Ｂ）を拡散させて形成したｐ+型拡散層１５２を備えた拡散ウエハ（ＤＷ：Ｄｉｆｆｕｓｅｄ Ｗａｆｅｒ）１５０を用いることが挙げられる（図８（ｂ））。
拡散ウエハ１５０では、ｐ+型コレクタ領域となるｐ+型拡散層１５２の厚さを１００μｍ程度確保することができるため、ＦＺウエハに比べてチップ側面に付着する半田による悪影響を回避することができる。また、拡散ウエハ１５０は、エピタキシャルウエハ１４０に比べて安価である。しかしながら、拡散ウエハ１５０には、拡散ウエハ１５０の作製中に２段の同導電型不純物濃度プロファイル（ｎ-型ドリフト領域およびｎ+型バッファ領域の不純物濃度プロファイル）を形成することができない。例えば、拡散ウエハの作製方法として、両主面に拡散層を形成したシリコン（Ｓｉ）ウエハの中央部を切断することで、一方の主面にのみ拡散層を備えた拡散ウエハを得る方法が提案されている（例えば、上記特許文献６参照。）。
したがって、イグナイタ用途において拡散ウエハ１５０を用いる場合、ｎ+型バッファ領域を設けない分、ｎ-型ドリフト領域１５３を厚くして耐圧を確保するか、拡散ウエハ１５０にイオン注入によりｎ+型バッファ領域を形成する必要がある。ｎ-型ドリフト領域１５３は、拡散ウエハ１５０の、ｐ+型拡散層１５２以外の部分である。拡散ウエハ１５０にｎ+型バッファ領域を形成する場合、製造工程数が増えることでコストが増大する。また、拡散ウエハ１５０のおもて面から数十μｍの深さ位置に高不純物濃度のｎ+型バッファ領域を形成することは困難である。このため、拡散ウエハ１５０を用いてＩＧＢＴ１１１やＭＯＳＦＥＴ１１２ｄ（図１４参照）等を作製するには、所定仕様を得るために工夫が必要となる。
また、拡散ウエハ１５０を用いた場合、ｐ+型コレクタ領域となるｐ+型拡散層１５２を製品時と同じ厚さで形成することが望ましいため、製造プロセス中にウエハ厚さを薄くするための裏面研削を行わない。このため、拡散ウエハ１５０の厚さは、製造プロセス開始時から製品厚さと同じ薄い状態であり、製造プロセス中にウエハの反りやウエハ搬送のウエハ割れ・欠け等が発生することを抑制するために例えば２００μｍ程度確保される。すなわち、拡散ウエハ１５０を用いた場合、ｎ-型ドリフト領域１５３の厚さは１００μｍ程度となる。しかしながら、ｎ-型ドリフト領域１５３の厚さを増やした場合、サージ電圧に対する耐量（以下、サージ耐量とする）が低下する。
ｎ-型ドリフト領域の厚さが増えることでサージ耐量が低下する点について、同一の半導体基板に、ＩＧＢＴと、当該ＩＧＢＴをサージ電圧から保護するツェナーダイオード（ＺＤ：Ｚｅｎｅｒ Ｄｉｏｄｅ）と、を配置した構成のイグナイタを例に説明する。図９は、従来のイグナイタの要部の構造の別の一例を示す断面図である。図９は、上記特許文献３，５の図１や、上記特許文献４の図５に相当する。図１０は、図９のツェナーダイオードの平面レイアウトを示す平面図である。平面レイアウトとは、半導体基板１２０のおもて面側から見た各部の平面形状および配置構成である。図９に示すイグナイタは、同一の半導体基板１２０に、ＩＧＢＴ１１１およびツェナーダイオード（図９にはＣＧＺＤと示す）１６０を備える。ＩＧＢＴ１１１の構成は、図１４と同様である。
ツェナーダイオード１６０は、ＩＧＢＴ１１１よりも外側（チップ端部側）において、半導体基板１２０のおもて面上にフィールド酸化膜１３５を介して設けられている。ツェナーダイオード１６０の内側（ＩＧＢＴ１１１側）端部１６０ａはＩＧＢＴ１１１のゲート端子Ｇに電気的に接続され、外側端部１６０ｂはＩＧＢＴ１１１のコレクタ電位のストッパー電極１３６に電気的に接続されている。ツェナーダイオード１６０の内側端部１６０ａは、最も外側に配置されるｐ+型領域１２６の外側端部（以下、最外ｐ+型領域１２６ａとする）とｎ-型ドリフト領域１２３との境界と略同じ位置に位置する（図１０）。符号１６１，１６２は、それぞれツェナーダイオード１６０を構成するｐ型ポリシリコン（ｐｏｌｙ−Ｓｉ）層およびｎ型ポリシリコン層である。
ツェナーダイオード１６０は、ＩＧＢＴ１１１のオフ時にＩＧＢＴ１１１のコレクタ端子Ｃにサージ電圧が発生したときに、ＩＧＢＴ１１１のコレクタからエミッタに向かって電流を流し、ＩＧＢＴ１１１を通電させることでサージ電圧から保護する。このような構成のイグナイタにおいて、ＩＧＢＴ１１１のオフ時にＩＧＢＴ１１１のコレクタ端子Ｃに、ツェナーダイオード１６０の動作よりも急峻な例えば静電気（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）などのサージ電圧が発生したとする。この場合、ＩＧＢＴ１１１が通電することで、ｐ+型領域１２６とｎ-型ドリフト領域１２３とで形成されるｐｎ接合からｎ-型ドリフト領域１２３に空乏層が広がる（後述する図１１参照）。このため、半導体基板１２０の構成の違いにより設計条件が異なってくる。
半導体基板１２０としてエピタキシャルウエハ１４０（図８（ａ）参照）を用いた場合、例えば、ｎ-型ドリフト領域１２３の比抵抗および厚さをそれぞれ２０Ω・ｃｍおよび５０μｍとすると、ｎ-型ドリフト領域１２３の耐圧は５００Ｖ程度である。この耐圧は、ｐ+型領域１２６とｎ-型ドリフト領域１２３との間のｐｎ接合からｎ-型ドリフト領域１２３に広がる空乏層がｎ+型バッファ領域１２２に達してパンチスルーしたときのコレクタ−エミッタ間電圧である。空乏層がｎ+型バッファ領域１２２に達すると、コレクタ側からエミッタ側へ向かってＩＧＢＴ１１１にサージ電流が流れるが、ｎ+型バッファ領域１２２の比抵抗および厚さを適宜設定することで所定のサージ耐量を確保可能である。
一方、半導体基板１２０として拡散ウエハ１５０（図８（ｂ）参照）を用いた場合、ｐ+型コレクタ領域１２１とｎ-型ドリフト領域１２３とが隣接するノンパンチスルー型となる。このため、ｐ+型領域１２６とｎ-型ドリフト領域１２３との間のｐｎ接合からｎ-型ドリフト領域１２３に広がる空乏層がｐ+型コレクタ領域１２１に達したときに、ｎ+型バッファ領域が存在する場合と比べて大きなサージ電流が流れ、ＩＧＢＴ１１１が破壊に至る虞がある。したがって、サージ電圧発生時に、基板おもて面側から広がる空乏層がｐ+型コレクタ領域１２１に達しないように、ｎ-型ドリフト領域１２３の比抵抗および厚さを設定する必要がある。また、上述したように製造プロセス中にウエハに反りや割れ、欠けが発生することを抑制するために、ｎ-型ドリフト領域１２３の厚さは厚く設定される。
例えば、ｎ-型ドリフト領域１２３の比抵抗および厚さをそれぞれ２０Ω・ｃｍおよび８０μｍとした場合、サージ電圧発生時におけるｎ-型ドリフト領域１２３の耐圧は８００Ｖとなる。すなわち、サージ電圧発生時にコレクタ−エミッタ間電圧が８００ＶになるまではＩＧＢＴ１１１が破壊に至らない構成となり、サージ耐量が向上する。しかしながら、ｎ-型ドリフト領域１２３の耐圧を高くした場合、ｎ-型ドリフト領域１２３の耐圧に合わせて、ツェナーダイオード１６０と半導体基板１２０との間の絶縁分離構造の絶縁破壊耐圧を高くする必要がある。この絶縁分離構造は、ツェナーダイオード１６０と半導体基板１２０との間に配置されるフィールド酸化膜１３５で構成される。フィールド酸化膜１３５の絶縁破壊耐圧は、フィールド酸化膜１３５の幅Ｌ１０１や厚さｔ１０１で決まる。
具体的には、フィールド酸化膜１３５の厚さｔ１０１は、信頼性（安全マージン）を考慮して、サージ電圧発生時にツェナーダイオード１６０と半導体基板１２０との間に発生する電位差に最低限耐え得る厚さ以上に設定される。図１１は、図９のツェナーダイオードと半導体基板との間の電位差分布を示す特性図である。符号１７１，１７２はそれぞれｎ-型ドリフト領域１２３およびツェナーダイオード１６０の電圧分布である。符号１７３は、ツェナーダイオード１６０と半導体基板１２０との間の電位差分布であり、フィールド酸化膜１３５の電圧分布に相当する。例えば、サージ電圧発生時にＩＧＢＴ１１１にかかるコレクタ−エミッタ間電圧が６００Ｖであるとする。
図１１に示すように、サージ電圧発生時、ｐ+型領域１２６とｎ-型ドリフト領域１２３との間のｐｎ接合から空乏層１７０が外側へ向かって広がる。このため、ｎ-型ドリフト領域１２３の電圧集中点（電圧分布１７１の最大値）は外側へ移動し、空乏層１７０の端部位置１７０ａとなる。具体的には、サージ電圧発生時、ｎ-型ドリフト領域１２３には、ＩＧＢＴ１１１のエミッタ電位（＝０Ｖ）の位置１２６ｂから外側へ向かって所定の傾きで直線的に高くなり、空乏層１７０の端部位置１７０ａで最大値６００Ｖを示し、かつチップ端部まで最大値を維持する分布１７１で電圧がかかる。ＩＧＢＴ１１１のエミッタ電位の位置１２６ｂは、最外ｐ+型領域１２６ａの外側端部位置である。
一方、ツェナーダイオード１６０は、内側端部１６０ａがＩＧＢＴ１１１のゲート電位であり、外側端部１６０ｂがＩＧＢＴ１１１のコレクタ電位（基板電位）である。このため、サージ電圧発生時、ツェナーダイオード１６０には、ツェナーダイオード１６０の内側端部１６０ａから外側へ向かって所定の傾きで直線的に高くなり、外側端部１６０ｂで最大値６００Ｖを示す分布１７２で電圧がかかる。このため、ｎ-型ドリフト領域１２３の電圧集中点（空乏層１７０の端部位置１７０ａ）に深さ方向に対向する部分１７２ｃにおいて、ツェナーダイオード１６０にかかる電圧は６００Ｖ未満（図１１では例えば２００Ｖとする）であり、ｎ-型ドリフト領域１２３との間に最大電位差ΔＶｍａｘ（＝６００Ｖ−２００Ｖ＝４００Ｖ）が生じる。
なお、ツェナーダイオード１６０は、最外ｐ+型領域１２６ａよりも外側で、深さ方向に最外ｐ+型領域１２６ａに対向しない位置に配置される。このため、ツェナーダイオード１６０の内側端部１６０ａは、最外ｐ+型領域１２６ａの外側端部とｎ-型ドリフト領域１２３との境界と同じ位置か（図１０参照）、当該境界よりも外側に位置する。すなわち、ツェナーダイオード１６０の電圧分布１７２が最小となる位置は、ｎ-型ドリフト領域１２３の電圧分布１７１が最小となる位置と同じか、ｎ-型ドリフト領域１２３の電圧分布１７１が最小となる位置よりも外側となる。図１１には、ツェナーダイオード１６０の電圧分布１７２が最小となる位置と、ｎ-型ドリフト領域１２３の電圧分布１７１が最小となる位置と、が同じ位置である場合を示す。
フィールド酸化膜１３５には、ツェナーダイオード１６０とｎ-型ドリフト領域１２３との間に生じる電位差ΔＶと同じ電位および分布１７３で電圧がかかる。具体的には、フィールド酸化膜１３５にかかる電圧は、ツェナーダイオード１６０の内側端部１６０ａと深さ方向に対向する位置１３５ａで最小値０Ｖである。フィールド酸化膜１３５にかかる電圧は、最小値０Ｖを示す位置１３５ａから外側へ向かって所定の傾きで直線的に高くなり、空乏層１７０の端部位置１７０ａに深さ方向に対向する位置１３５ｃで最大値（ΔＶｍａｘ＝４００Ｖ）を示す。かつ、フィールド酸化膜１３５にかかる電圧は、最大値４００Ｖを示す位置１３５ｃから外側へ向かって所定の傾きで直線的に低くなり、ツェナーダイオード１６０の外側端部１６０ｂと深さ方向に対向する位置１３５ｂ（チップ端部付近）で最小値０Ｖを示す。
すなわち、フィールド酸化膜１３５にかかる最大電圧はツェナーダイオード１６０とｎ-型ドリフト領域１２３との間の最大電位差ΔＶｍａｘであり、フィールド酸化膜１３５の電圧分布１７３は最大電圧を頂点とする略三角形状の分布となる。そして、上述したように半導体基板１２０として拡散ウエハ１５０（図８（ｂ）参照）を用いた場合、ｎ-型ドリフト領域１２３の厚さが増えることでｎ-型ドリフト領域１２３の耐圧が高くなるため、ツェナーダイオード１６０とｎ-型ドリフト領域１２３との間の最大電位差ΔＶｍａｘも高くなる虞がある。このため、ｎ-型ドリフト領域１２３の耐圧が高くなった分だけ、フィールド酸化膜１３５の厚さｔ１０１を厚くして、フィールド酸化膜１３５の耐圧を高くする必要がある。
例えば、フィールド酸化膜１３５は、４００ｎｍの厚さｔ１０１で４００Ｖのサージ電圧に耐え得るとする。この場合、ｎ-型ドリフト領域１２３の厚さが増えたことでフィールド酸化膜１３５にかかる最大電圧が６００Ｖになったとすると、フィールド酸化膜１３５の厚さｔ１０１は６００ｎｍ以上にする必要がある。このようにフィールド酸化膜１３５の厚さｔ１０１を増やすことで、フィールド酸化膜１３５の耐圧をある程度の範囲まで向上させることができる。しかしながら、製造工程数の増加や、フィールド酸化膜１３５の形成時間の増加、半導体ウエハが高温度に長時間さらされることによる良品率低下、半導体ウエハ表面の段差増大による縮小化への弊害など新たな問題が生じる。
このため、一般的には、ツェナーダイオード１６０のｐｎ接合長を長くしたり、ドライバ回路とゲート電極との間に接続されたシリーズ抵抗の抵抗値を下げたりすることで、動作抵抗を下げるという対策が取られている。しかしながら、この対策では、シリコン部（ｎ-型ドリフト領域１２３）内とポリシリコン部（ツェナーダイオード１６０）内と、の間の電圧変動速度差がある程度で飽和してしまうため、ツェナーダイオード１６０とｎ-型ドリフト領域１２３との間に生じる電位差を小さくすることに限界がある。また、ツェナーダイオード１６０のｐｎ接合長を長くすることで、ツェナーダイオード１６０の占有面積が増大するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、ＩＧＢＴと、当該ＩＧＢＴを保護するためのツェナーダイオードと、を備えた半導体装置であって、低コスト化を図ることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型半導体層の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が選択的に設けられている。前記第１半導体領域の内部に、第２導電型の第３半導体領域が選択的に設けられている。前記第３半導体領域は、前記第１半導体領域よりも不純物濃度が高い。前記第１半導体領域の、前記第１導電型半導体層と前記第２半導体領域との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側にゲート電極が設けられている。前記第１導電型半導体層の、前記第１半導体領域側に対して反対側の表面に、第２導電型半導体層が設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に接する。第２電極は、前記第２導電型半導体層に接する。半導体素子は、前記第１，２導電型半導体層、前記第１〜３半導体領域、前記ゲート絶縁膜、前記ゲート電極および前記第１，２電極を有する。前記第１導電型半導体層の、前記第１半導体領域側の表面上に、酸化膜が設けられている。前記酸化膜の表面上に、ダイオードが設けられている。前記ダイオードの一方の端部は前記ゲート電極に電気的に接続され、他方の端部は前記第２電極に電気的に接続されている。前記ダイオードの前記一方の端部側の部分は、前記酸化膜を挟んで前記第３半導体領域に対向する。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードの前記一方の端部側の１／３以上の部分が前記酸化膜を挟んで深さ方向に前記第３半導体領域に対向することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体層の厚さは、１００μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体層の厚さは、１００μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型半導体層は、第１導電型の半導体基板の表面層に設けられた拡散層である。前記第１導電型半導体層は、前記半導体基板の、前記第２導電型半導体層以外の部分であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の厚さは、２００μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子は、活性領域に設けられている。前記ダイオードは、前記活性領域の周囲を囲む終端領域に設けられている。前記終端領域は、前記ダイオードが設けられた部分が前記活性領域側に突出したレイアウトに配置されていることを特徴とする。
上述した発明によれば、ＩＧＢＴ（半導体素子）と、当該ＩＧＢＴを保護するためのダイオードと、を、ＩＧＢＴとダイオードとを電気的に絶縁するフィールド酸化膜（酸化膜）の絶縁破壊耐圧を維持した状態で構成することができる。また、上述した発明によれば、ＩＧＢＴをノンパンチスルー型とすることができるため、エピタキシャルウエハよりも安価な拡散ウエハを用いることができる。
本発明にかかる半導体装置によれば、ＩＧＢＴと、当該ＩＧＢＴを保護するためのダイオードと、を備えた半導体装置において、耐圧を維持するとともに、コストを低減させることができるという効果を奏する。
実施の形態にかかる半導体装置の構造を示す断面図であり、図３の切断線Ｘ−Ｘ’での断面構造を示す断面図である。 図３のツェナーダイオードを拡大して示す平面図である。 実施の形態にかかる半導体装置の平面レイアウトを示す平面図である。 図１のエッジ終端領域における空乏層の状態を示す説明図である。 フィールドディケイ試験に用いるサージ電圧発生回路を示す回路図である。 フィールドディケイ試験における内燃機関点火装置のサージ電圧印加点を示す説明図である。 フィールドディケイ試験で印加するサージ電圧波形を示す特性図である。 半導体ウエハの構造の一例を示す断面図である。 従来のイグナイタの要部の構造の別の一例を示す断面図である。 図９のツェナーダイオードの平面レイアウトを示す平面図である。 図９のツェナーダイオードと半導体基板との間の電位差分布を示す特性図である。 一般的な内燃機関点火装置の回路構成を示す回路図である。 一般的なイグナイタの回路構成を示す回路図である。 従来のイグナイタの要部の構造を示す断面図である。 実施の形態にかかる半導体装置の別の一例の平面レイアウトを示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
実施の形態にかかる半導体装置の構造について説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図であり、図３の切断線Ｘ−Ｘ’での断面構造を示す断面図である。図２は、図３のツェナーダイオード２０を拡大して示す平面図である。図３は、実施の形態にかかる半導体装置の平面レイアウトを示す平面図である。図３には、ゲート配線１４およびストッパー電極３２を太線で示す。図１〜３に示す実施の形態にかかる半導体装置は、例えば、ｎ-型の出発ウエハ１の一方の主面（裏面）の表面層に例えばボロン（Ｂ）を拡散させて形成したｐ+型拡散層（第２導電型半導体層）２を備えた拡散ウエハを用いて作製（製造）される。
以降の説明では、拡散ウエハを切断（ダイシング）して個片化したｎ-型の半導体基板（半導体チップ：以下、半導体基板１とする）を示す。半導体基板１は、例えば略矩形状の平面形状を有する。同一の半導体基板１には、ＩＧＢＴ１０と、ツェナーダイオード（ＣＧＺＤ）２０と、が設けられている。ＩＧＢＴ１０は、活性領域４１に設けられている。ｐ+型拡散層２は、ｐ+型コレクタ領域として機能する。半導体基板１のｐ+型拡散層２以外の部分であるｎ-型半導体層（第１導電型半導体層）がｎ-型ドリフト領域３である。すなわち、ＩＧＢＴ１０は、ｐ+型コレクタ領域とｎ-型ドリフト領域３とが隣接するノンパンチスルー型であり、ｎ+型バッファ領域は設けられていない。
ｐ+型拡散層２の厚さは、例えば１００μｍ以上程度であることが好ましい。その理由は、次の通りである。製品組み立て時、絶縁基板上の回路パターン（銅箔）に半導体基板１を半田付けする際に、基板側面（切断面）に半田が付着する。このとき、ｐ+型拡散層２とｎ-型ドリフト領域３との間のｐｎ接合端部に半田が付着することを回避することができるからである。ｎ-型ドリフト領域３の厚さは、所定耐圧（例えば３００Ｖ以上程度）を確保するために最低でも数十μｍ以上必要であり、例えば４０μｍ以上２００μｍ以下程度である。
また、ｎ-型ドリフト領域３の厚さは、１００μｍ以上程度であることが好ましい。その理由は、製造プロセス中の拡散ウエハの取り扱い上、例えば５インチの拡散ウエハであれば、半導体基板１の厚さが２００μｍ以上程度であることが好ましいからである。ｎ-型ドリフト領域３の抵抗値は、ＩＧＢＴ１０の耐圧を確保することができ、かつＩＧＢＴ１０の制御回路・保護回路を構成する横型のＭＯＳＦＥＴ（図１３参照）の耐圧を確保することができる１Ω以上１００Ω以下程度であることが好ましい。
ツェナーダイオード２０は、エッジ終端領域４２に設けられている。ツェナーダイオード２０は、ＩＧＢＴ１０のコレクタ端子に発生する過大なサージ電圧をクランプして、サージ電圧からＩＧＢＴ１０を保護する機能を有する。活性領域４１は、オン状態のときに電流が流れる領域である。エッジ終端領域４２は、活性領域４１とチップ端部との間の領域であり、活性領域４１の周囲を囲み、ｎ-型ドリフト領域３の基板おもて面（半導体基板１のおもて面）側の電界を緩和し耐圧を保持する。
エッジ終端領域４２のうち、ツェナーダイオード２０が設けられた部分（以下、第１部分とする）４２ａは、ツェナーダイオード２０の長さＬ２分だけ内側（活性領域４１側）に凸に突出した平面形状をなし、他の部分（以下、第２部分とする）４２ｂよりも幅が広くなっている（図３）。ツェナーダイオード２０の長さＬ２とは、内側から外側へ向かう方向の長さである。
活性領域４１において、半導体基板１の他方の主面（おもて面：ｎ-型ドリフト領域３側の表面）の表面層には、ｐ型ベース領域４が選択的に設けられている。ｐ型ベース領域（第１半導体領域）４の内部には、ｎ+型エミッタ領域（第２半導体領域）５が選択的に設けられている。ｐ型ベース領域４を深さ方向に貫通してｎ-型ドリフト領域３に達するｐ+型領域（第３半導体領域）６が設けられている。ｐ+型領域６は、ｎ+型エミッタ領域５と接しており、ｐ+型コンタクト領域として機能する。ｐ+型領域６は、後述するフィールド酸化膜３１の形成前に形成することが好ましい。
また、ｐ+型領域６は、低抵抗であることが好ましい。具体的には、ｐ+型領域６を形成する際のイオン注入のドーズ量は、例えば５×１０14／ｃｍ2以上であることが好ましい。その理由は、最も外側に配置されるｐ+型領域６（以下、最外ｐ+型領域６ａとする）には、後述する深さ方向にツェナーダイオード２０と対向する部分に、例えばサージ電圧発生時に瞬間的に大電流が流れるからである。
最外ｐ+型領域６ａの外側端部の位置は、サージ電圧発生時やＩＧＢＴ１０のオフ時に、最外ｐ+型領域６ａとｎ-型ドリフト領域３との間のｐｎ接合から延びる空乏層がストッパー電極３２に達しないように設定される。その理由は、当該空乏層がストッパー電極３２に達した場合、ＩＧＢＴ１０のコレクタ−エミッタ間が短絡してしまうため、ＩＧＢＴ１０が機能しなくなるからである。
また、エッジ終端領域４２の第２部分４２ｂにおいて、最外ｐ+型領域６ａは、活性領域４１とエッジ終端領域４２との境界で終端している。エッジ終端領域４２の第１部分４２ａにおいて、最外ｐ+型領域６ａは、活性領域４１からエッジ終端領域４２に延在している。例えば、エッジ終端領域４２の第１部分４２ａにおいて、次のように最外ｐ+型領域６ａを外側へ延在させれば、ｎ-型ドリフト領域３との間のｐｎ接合から延びる空乏層がストッパー電極３２に達しないとともに、チップ面積の増大を防止することができる。
エッジ終端領域４２の第２部分４２ｂにおいて、エッジ終端領域４２の第２部分４２ｂの幅は、最外ｐ+型領域６ａとｎ-型ドリフト領域３との間のｐｎ接合から延びる空乏層がストッパー電極３２に達しない幅に設定される。このため、エッジ終端領域４２の第１部分４２ａにおいて、最外ｐ+型領域６ａは、外側端部からストッパー電極３２までの長さ（基板おもて面に平行な方向の長さ）Ｌ３が少なくともエッジ終端領域４２の第２部分４２ｂの幅分残る位置３４まで延在させることができる。
ｐ型ベース領域４の、ｎ-型ドリフト領域３とｎ+型エミッタ領域５とに挟まれた部分の表面上には、ゲート絶縁膜７を介してゲート電極８が設けられている。これらｐ型ベース領域４、ｎ+型エミッタ領域５、ｐ+型領域６、ゲート絶縁膜７およびゲート電極８でプレーナゲート構造のＭＯＳゲートが構成されている。エミッタ電極（第１電極）１１は、ｎ+型エミッタ領域５およびｐ+型領域６に接するとともに、層間絶縁膜９によってゲート電極８と電気的に絶縁されている。半導体基板１の裏面（ｐ+型拡散層２側の表面）の全面には、コレクタ電極（第２電極）１２が設けられている。
エッジ終端領域４２において、ツェナーダイオード２０は、半導体基板１のおもて面上に、フィールド酸化膜３１を介して設けられている。ツェナーダイオード２０は、ｐ型アノード領域となるｐ型ポリシリコン（ｐｏｌｙ−Ｓｉ）層２１と、ｎ型アノード領域となるｎ型ポリシリコン層２２と、を基板おもて面に平行な方向に内側（活性領域側）から外側（チップ端部側）へ向かって交互に繰り返し配置してなる。ツェナーダイオード２０の両端はｎ型ポリシリコン層２２である。ｐ型ポリシリコン層２１とｎ型ポリシリコン層２２とのｐｎ接合で形成される複数のダイオードが直列に接続され、少なくとも１つの当該ダイオードが直列に逆接続されている。
ツェナーダイオード２０の一方の端部（内側端部２０ａ）はゲート配線１４を介してＩＧＢＴ１０のゲート電極８に電気的に接続され、他方の端部（外側端部２０ｂ）はコレクタ電位（基板電位）のストッパー電極３２に電気的に接続されている。ゲート配線１４は、ゲート電極８およびゲートパッド１３に繋がるゲートランナー（金属配線）である。また、ツェナーダイオード２０は、フィールド酸化膜３１を挟んで深さ方向に最外ｐ+型領域６ａと対向する。
例えば、ツェナーダイオード２０の内側端部２０ａから長さＬ２の１／３以上程度がフィールド酸化膜３１を挟んで深さ方向に最外ｐ+型領域６ａと対向する（図２）。具体的には、例えば、フィールド酸化膜３１の絶縁破壊耐圧が４００Ｖであり、ｎ-型ドリフト領域３の比抵抗が２０Ω・ｃｍである場合、ツェナーダイオード２０の内側端部側（ゲート電位側）の、フィールド酸化膜３１を挟んで深さ方向に最外ｐ+型領域６ａと対向する部分の幅Ｌ４は５０μｍ以上２１０μｍ以下程度であってもよい。
ＩＧＢＴ１０のエミッタ電位（＝０Ｖ）の位置は、最外ｐ+型領域６ａの外側端部位置（図１では符号３４）である。このため、エッジ終端領域４２の第１部分４２ａにおいて、ＩＧＢＴ１０のエミッタ電位の位置をツェナーダイオード２０の内側端部２０ａよりも外側に位置させることができる。すなわち、ｎ-型ドリフト領域３の電圧集中点である、ｐ+型領域６とｎ-型ドリフト領域３との間のｐｎ接合から空乏層５１，５２の端部位置５１ａ，５２ａ（図４参照）が従来構造（図１１参照）よりも外側に位置する。
フィールド酸化膜３１の厚さは、少なくともフィールド酸化膜３１の両端にかかる電圧（すなわちフィールド酸化膜３１の絶縁耐圧）の１０倍程度の厚さ［ｎｍ］以上程度である。すなわち、フィールド酸化膜３１の絶縁耐圧が４００Ｖである場合、フィールド酸化膜３１の厚さは少なくとも４００ｎｍ程度となる。また、フィールド酸化膜３１の厚さは、安全マージンを含めて、フィールド酸化膜３１の両端にかかる電圧の２０倍程度の厚さ［ｎｍ］程度であってもよく、例えば１０００ｎｍ〜３０００ｎｍ程度まで厚くしてもよい。
また、フィールド酸化膜３１は、製造プロセスの可能な限り初期に形成されることが好ましい。その理由は、フィールド酸化膜３１の形成時に半導体基板１に熱履歴がかかったり、半導体基板１のおもて面上に凹凸が生じたりするからである。ツェナーダイオード２０は、層間絶縁膜９で覆われている。ストッパー電極３２は、チップ端部付近で半導体基板１のおもて面に接し、ｎ-型ドリフト領域３に電気的に接続されている。ストッパー電極３２は、ｎ型チャネルストッパー領域（不図示）を介してｎ-型ドリフト領域３に電気的に接続されていてもよい。
図４は、図１のエッジ終端領域における空乏層の状態を示す説明図である。上述したようにＩＧＢＴ１０はノンパンチスルー型であるため、ｎ+型バッファ領域を設けたパンチスルー型ＩＧＢＴよりもｎ-型ドリフト領域３の厚さが厚くなる。ｎ-型ドリフト領域３の厚さが増した分だけ、ｎ-型ドリフト領域３の耐圧が高くなっている。例えば、図４に示すように、コレクタ−エミッタ間電圧８００Ｖのときに最外ｐ+型領域６ａとｎ-型ドリフト領域３との間のｐｎ接合からｎ-型ドリフト領域３へ延びる空乏層５１は、コレクタ−エミッタ間電圧６００Ｖのときの同空乏層５２よりも外側へ延びる。
すなわち、ｎ-型ドリフト領域３の厚さが増した分だけ、サージ耐量が低下する。このため、ｎ-型ドリフト領域３の厚さが増した分だけ、フィールド酸化膜３１の幅Ｌ１を広くする必要がある。フィールド酸化膜３１の幅Ｌ１とは、フィールド酸化膜３１の内側端部と外側端部間の長さである。例えば、従来構造において、ｎ-型ドリフト領域１２３の耐圧が５００Ｖである場合に、フィールド酸化膜１３５の幅Ｌ１０１が８０μｍであるとする（図９参照）。この場合、本発明において、ｎ-型ドリフト領域３の耐圧が８００Ｖに上昇した場合、フィールド酸化膜３１の幅Ｌ１は、１２８μｍ（＝８０μｍ×８００Ｖ／５００Ｖ）以上に設定すればよい。
また、ＩＧＢＴ１０のコレクタ−エミッタ間にもサージ電圧が発生する虞があり、その耐量は一般的にはフィールドディケイ試験により評価される。図５は、フィールドディケイ試験に用いるサージ電圧発生回路を示す回路図である。図６は、フィールドディケイ試験における内燃機関点火装置のサージ電圧印加点を示す説明図である。図７は、フィールドディケイ試験で印加するサージ電圧波形を示す特性図である。フィールドディケイ試験とは、オルタネータのフィールドコイルから放出されるフィールドディケイノイズ等の各種負サージ電圧に対するイグナイタ等の電子機器の耐量（以下、フィールドディケイノイズ耐量とする）を測定する試験である。
図５に示すサージ電圧発生回路６０は、供試品６１に負サージ電圧を印加するフィールドディケイ試験装置である。供試品６１は、供試品作動用電源６２との間に配置された第１スイッチ６３のオン時に作動する。供試品６１と高電圧電源６４との間には、第１スイッチ６３のオン・オフに連動してオン・オフする第２スイッチ６５が配置されている。供試品６１には、第２スイッチ６５のオン時に、高電圧電源６４から例えば＋３０Ｖ〜−３５０Ｖ程度の所定電圧が印加される（図７参照）。例えばＩＧＢＴ１０においてｐ+型拡散層２とｎ-型ドリフト領域３との間のｐｎ接合端部に半田が付着していた場合、−３５０Ｖ程度の負電圧で供試品６１が破壊に至る。
この供試品６１は、図６に示す内燃機関点火装置である。図６に示す内燃機関点火装置は、一般的な内燃機関点火装置（図１２参照）である。イグニッションコイル７１は図１２のイグニッションコイル１０２に相当し、キャパシタ７２および抵抗体７３は図１２の点火プラグ１０３に相当する。ＩＧＢＴ１０は、イグニッションコイル７１の一次側コイルに流れる低圧電流を断続するスイッチであり、イグナイタ７４を構成する。ＥＣＵ７５は、図１２のＥＣＵ１０４に相当する。イグニッションコイル７１と、当該イグニッションコイル７１に電流を供給するバッテリー７６と、の間（サージ印加点）に、サージ電圧発生回路６０により上記所定電圧が印加される。
通常、ＩＧＢＴ１０のコレクタ−エミッタ間には、エミッタ電位に対してコレクタ電位が正電位となる正電圧が印加されるが、サージ電圧発生回路６０によりエミッタ電位に対してコレクタ電位が負電位となる負電圧（負サージ電圧）が印加される。これにより、イグナイタ７４を構成するＩＧＢＴ１０の場合、基板おもて面のエミッタ電位の領域（ｎ+型エミッタ領域５、ｐ型ベース領域４およびｐ+型領域６）からｎ-型ドリフト領域３およびｐ+型拡散層２を経由してコレクタ電極１２に向かって電流（以下、負サージ電流とする）が流れる。このとき、ＩＧＢＴ１０の発熱量は、ｐ+型拡散層２とｎ-型ドリフト領域３との間のｐｎ接合部で最も高くなる。
サージ電圧発生回路６０により印加される負電圧がｐ+型拡散層２とｎ-型ドリフト領域３との間のｐｎ接合で得られる逆方向耐圧よりも高い場合、当該ｐｎ接合部でブレークダウンが発生し、負サージ電流が流れる。例えばチップ面積２０ｍｍ2のＩＧＢＴ１０は、逆方向耐圧を３０Ｖと５０Ｖとで比較した場合、逆方向耐圧にほぼ比例したフィールドディケイノイズ耐量となる。これは、ｐ+型領域６とｎ-型ドリフト領域３との間のｐｎ接合でブレークダウンが発生した後のＩＧＢＴ１０の動作抵抗が低いため、逆方向耐圧の違いに依らずほぼ同程度の負サージ電流が流れるからである。ＩＧＢＴ１０のｐ+型拡散層２とｎ-型ドリフト領域３との間のｐｎ接合で決まる逆方向耐圧は、ｐ+型拡散層２の比抵抗が十分に低い場合にはｎ-型ドリフト領域３の比抵抗で決定され高くなり、ｐ+型拡散層２の比抵抗が高い場合にはｐ+型拡散層２の比抵抗で決定され低くなる。ＩＧＢＴ１０の逆方向耐圧は、例えば従来構造と同程度（２８Ｖ程度）以上であり、例えば７００Ｖ程度であってもよい。
また、拡散ウエハを用いて作製されたノンパンチスルー型のＩＧＢＴ１０は、エピタキシャルウエハを用いて作製されたパンチスルー型ＩＧＢＴと異なり、ｎ+型バッファ領域を備えていない。また、ノンパンチスルー型のＩＧＢＴ１０においては、ｎ-型ドリフト領域３の耐圧を確保するために、ｎ-型ドリフト領域３の抵抗値はパンチスルー型ＩＧＢＴのｎ+型バッファ領域並みに下げることができない。通常、ｎ-型ドリフト領域の抵抗値はｎ+型バッファ領域の抵抗値よりも２桁近く高くなるため、本発明のノンパンチスルー型のＩＧＢＴ１０において、ｐ+型拡散層２とｎ-型ドリフト領域３との間のｐｎ接合で決まる逆方向耐圧は数百Ｖ台となる。一般的にはノンパンチスルー型ＩＧＢＴのフィールドディケイノイズ耐量は６０Ｖ程度あればよいため、本発明のＩＧＢＴ１０は一般的なチップサイズであれば十分にフィールドディケイノイズ耐量を得ることができる。
以上、説明したように、実施の形態によれば、フィールド酸化膜を挟んで深さ方向にＩＧＢＴの最外ｐ+型領域と対向するようにツェナーダイオードを配置することで、負サージ電圧発生時におけるｎ-型ドリフト領域の電圧集中点を、ツェナーダイオードの内側端部（ゲート電位側端部）よりも外側に位置させることができる。このため、負サージ電圧発生時にツェナーダイオードと半導体基板との間に発生する電位差を小さくすることができる。すなわち、フィールド酸化膜にかかる電圧を小さくすることができる。このため、エピタキシャルウエハよりも拡散ウエハを用いてノンパンチスルー型ＩＧＢＴを作製することで、当該ＩＧＢＴのｎ-型ドリフト領域の厚さが増えたとしても、フィールド酸化膜の厚さの設計変更を必要としない。
このように、フィールド酸化膜の厚さの設計変更を必要としないため、エピタキシャルウエハを用いて作製したパンチスルー型ＩＧＢＴと同程度にフィールド酸化膜の厚さを維持することができる。したがって、製品ごとに、フィールド酸化膜を形成するための製造プロセスのレシピを新たに設定する必要がなく、既存の製造ラインを用いることができる。また、フィールド酸化膜の成膜時間（熱処理）が増えることで結晶欠陥が増えたり、フィールド酸化膜の結晶欠陥を検査するための試験を行う必要がない。したがって、フィールド酸化膜の厚さが増加することによる良品率低下を回避することができるとともに、フィールド酸化膜の形成に伴うコストの増加を防止することができる。
また、実施の形態によれば、拡散ウエハは安価であり、拡散ウエハを用いることでエピタキシャルウエハの例えば１／２程度の材料費（半導体結晶費）とすることができる。このため、製品コストを低減させることができる。例えば、イグナイタ用途のＩＣ（Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：集積回路）チップにおいて半導体結晶費（半導体基板の材料費）の占める割合は３，４割程度と高いため、本発明は有用である。また、実施の形態によれば、拡散ウエハを用いてノンパンチスルー型ＩＧＢＴを作製するため、ＦＺウエハのようにｎ+型バッファ領域を形成するためのイオン注入や、チップ側面に付着する半田による悪影響を回避するための構造を必要としない。このため、製造プロセスのコストを低減させることができる。
次に、実施の形態にかかる半導体装置の別の一例について説明する。図１５は、実施の形態にかかる半導体装置の別の一例の平面レイアウトを示す平面図である。図１５に示す実施の形態にかかる半導体装置が図３に示す実施の形態にかかる半導体装置と異なる点は、エッジ終端領域４２に、活性領域４１の周囲を囲む略同心円状にｐ型ガードリング３３が設けられている点である。ｐ型ガードリング３３に接触する電極（不図示）を備えている。この電極は、エッジ終端領域４２の第１部分４２ａには設けられていない。図１５には、４本のｐ型ガードリング３３を示すが、これに限らず、ｐ型ガードリング３３の本数は種々変更可能である。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、エッジ終端領域の第１部分（ツェナーダイオードを配置した部分）を内側に凸に突出させて第２部分よりも幅を広くしているが、エッジ終端領域の幅は活性領域の周囲を囲む全周にわたって一定であってもよい。また、上述した実施の形態では、同一の半導体基板にＩＧＢＴとツェナーダイオードとを配置した場合を例に説明しているが、ツェナーダイオードのゲート電位側にフィールド酸化膜を挟んで深さ方向に対向するように、ＩＧＢＴのエミッタ電位でかつｐ+型コンタクト領域と同程度の不純物濃度のｐ+型領域が設けられていればよく、ＩＧＢＴとツェナーダイオードとが異なる半導体基板に配置されていてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１ ｎ-型の出発ウエハ（ｎ-型の半導体基板）
２ ｐ+型拡散層
３ ｎ-型ドリフト領域
４ ｐ型ベース領域
５ ｎ+型エミッタ領域
６ ｐ+型領域
６ａ 最外ｐ+型領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ＩＧＢＴ
１１ エミッタ電極
１２ コレクタ電極
１３ ゲートパッド
１４ ゲート配線
２０ ツェナーダイオード
２０ａ ツェナーダイオードの内側端部
２０ｂ ツェナーダイオードの外側端部
２１ ｐ型ポリシリコン層
２２ ｎ型ポリシリコン層
３１ フィールド酸化膜
３２ ストッパー電極
３３ ｐ型ガードリング
３４ 最外ｐ+型領域の外周端部を延在させることができる限界位置
４１ 活性領域
４２ エッジ終端領域
４２ａ エッジ終端領域の、ツェナーダイオードが設けられた部分（第１部分）
４２ｂ エッジ終端領域の、ツェナーダイオードが設けられていない部分（第２部分）
５１，５２ 空乏層
６０ サージ電圧発生回路
６１ 供試品
６２ 供試品作動用電源
６３，６５ スイッチ
６４ 高電圧電源
７１ イグニッションコイル
７２ キャパシタ
７３ 抵抗体
７４ イグナイタ
７５ ＥＣＵ
７６ バッテリー
Ｌ１ フィールド酸化膜の幅
Ｌ２ ツェナーダイオードの長さ
Ｌ３ 最外ｐ+型領域の外側端部からストッパー電極までの長さ
Ｌ４ ツェナーダイオードの内側端部側の、最外ｐ+型領域と対向する部分の幅

Claims (7)

  1. 第１導電型半導体層と、
    前記第１導電型半導体層の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    前記第１半導体領域の、前記第１導電型半導体層と前記第２半導体領域との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第１半導体領域の反対側に設けられたゲート電極と、
    前記第１導電型半導体層の、前記第１半導体領域側に対して反対側の表面に設けられた第２導電型半導体層と、
    前記第１半導体領域および前記第２半導体領域に接する第１電極と、
    前記第２導電型半導体層に接する第２電極と、を有する半導体素子と、
    前記第１導電型半導体層の、前記第１半導体領域側の表面上に設けられた酸化膜と、
    前記酸化膜の表面上に設けられ、一方の端部が前記ゲート電極に電気的に接続され、他方の端部が前記第２電極に電気的に接続されたダイオードと、
    を備え、
    前記ダイオードの前記一方の端部側の部分は、前記酸化膜を挟んで前記第３半導体領域に対向することを特徴とする半導体装置。
  2. 前記ダイオードの前記一方の端部側の１／３以上の部分が前記酸化膜を挟んで深さ方向に前記第３半導体領域に対向することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２導電型半導体層の厚さは、１００μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１導電型半導体層の厚さは、１００μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第２導電型半導体層は、第１導電型の半導体基板の表面層に設けられた拡散層であり、
    前記第１導電型半導体層は、前記半導体基板の、前記第２導電型半導体層以外の部分であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記半導体基板の厚さは、２００μｍ以上であることを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体素子は、活性領域に設けられ、
    前記ダイオードは、前記活性領域の周囲を囲む終端領域に設けられており、
    前記終端領域は、前記ダイオードが設けられた部分が前記活性領域側に突出したレイアウトに配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
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