JP4054155B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称す）のコレクタとゲート間に設けられた逆方向直列接続型のツェナーダイオード層を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴのコレクタ−ゲート間に、ｎ層とｐ層とが交互に繰返し配置されて成るツェナーダイオード層を設けた従来技術としては、例えば特開平９−１８６３１５号公報に記載されたものがある。そのような従来技術における半導体装置の縦断面構造を、図６（Ａ）に示す。
【０００３】
図６（Ａ）において、１はエミッタ電極、２はゲート電極、３はポリシリコンダイオード層用コレクタ電極、４は同電極３と繋がったコレクタ電極、５はゲート電極２と繋がったゲート電極層、６はゲート絶縁膜、７はｎソース領域、８はｐウェル、９はガードリング、１０はｎ型半導体層、１１はｎ−ドリフト層、１２はｎ＋バッファ層、１３はコレクタ層、１４は絶縁膜、１５はフィールド酸化膜、１６はポリシリコンダイオード層（ツェナーダイオード層）、１７はｎ＋層、２０は半導体基板である。
【０００４】
本従来技術においては、ＩＧＢＴの耐圧保持構造として、（１）ツェナーダイオードが順次に逆方向に直列接続されて成るポリシリコンダイオード層１６と、（２）ガードリング９とを採用している。
【０００５】
【発明が解決しようとする課題】
図６（Ａ）に例示した従来技術のＩＧＢＴの構造においては、ポリシリコンダイオード層１６の内で隣り合う両ｐｎ接合と、ガードリング９を含むｎ−層１１と、フィールド酸化膜１５とによって、局所的にｎチャネルＭＯＳＦＥＴが構成される。この場合、ゲート電極２側のｎ層が同ＭＯＳＦＥＴのソース層となり、コレクタ電極３側のｎ層がドレイン層となり、中央のｐ層の下方に位置するガードリング９又はその周辺のｎ−層１１がゲート電極層となる。この様な局所的なｎチャネルＭＯＳＦＥＴがｎ型半導体層１０上に生じる結果、例えばゲート２（５）−コレクタ３（４）間に５００Ｖの電圧が印加されるときには、ｎ−層１１内の電位分布は図６（Ｂ）に模式的に示す様になる。同図６（Ｂ）より明らかな通り、隣り合うガードリング９同士の間では電位差が大きい状態が生ずる。又、最も内側（図６（Ａ）で言えば最も左側）のガードリング９の内側のｎ−層１１及び最も外側（図６（Ａ）で言えば最も右側）のガードリング９の外側のｎ−層１１においても、比較的大きい電位差が生じている。そして、この様な電位差は、上記ｎチャネルＭＯＳＦＥＴのゲート−ソース間に印加される印加電圧ＶＧＳとなり、当該印加電圧ＶＧＳが本ｎチャネルＭＯＳＦＥＴ自身の反転電圧Ｖｔｈを越える場合には、当該ｎチャネルＭＯＳＦＥＴが反転して動作状態となってしまう。そうすると、ポリシリコンダイオード層１６内のｎｐｎ配列部分に電流ＩＤが流れる結果、ポリシリコンダイオード層１６の耐圧が変化して劣化してしまうという問題点が生ずる。
【０００６】
この様な問題点は図６（Ａ）に例示した構造を有するポリシリコンダイオード層１６についてのみ成立する特有なものではなく、半導体基板内にガードリングが形成され、且つ両端のｎ層間でｐ層とｎ層とが交互に繰返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層がフィールド絶縁膜を介して半導体基板上に形成されている場合に一般的に生じ得る問題点であると言える。
【０００７】
本発明は斯かる問題点を克服すべくなされたものであり、耐圧変化を生じさせないツェナーダイオード層の構造及びそのようなツェナーダイオード層を有するＩＧＢＴの構造を得ることを目的としている。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、第１導電型の第１半導体層と前記第１半導体層上に形成された第２導電型の第２半導体層とを備える半導体基板と、前記第２半導体層の表面より前記第２半導体層の内部に向けて形成された、前記第１導電型の不純物のウエルより成る、少なくとも１個のリング状のガードリングと、前記第２半導体層の前記表面の内で前記少なくとも１個のガードリングの表面を包含する第１領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜の表面の内で前記少なくとも１個のガードリングの前記表面上方に位置する部分を包含する第２領域上に形成されており、前記ガードリングのリング状の形成方向と直交する方向に沿ってｐ層とｎ層とが交互に繰り返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層とを備え、前記少なくとも１個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第１部分にのみ前記ガードリングのリング状の形成方向に沿って延在した２個のみから成るｐｎ接合が形成されていることを特徴とする。
【０００９】
請求項２に係る発明は、請求項１記載の半導体装置であって、前記第１部分に隣接する前記ツェナーダイオード層の第２部分には前記ｐｎ接合が形成されていないことを特徴とする。
【００１０】
請求項３に係る発明は、第１導電型の第１半導体層と前記第１半導体層上に形成された第２導電型の第２半導体層とを備える半導体基板と、前記第２半導体層の表面より前記第２半導体層の内部に向けて形成された、前記第１導電型の不純物のウエルより成る、少なくとも１個のガードリングと、前記第２半導体層の前記表面の内で前記少なくとも１個のガードリングの表面を包含する第１領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜の表面の内で前記少なくとも１個のガードリングの前記表面上方に位置する部分を包含する第２領域上に形成されており、ｐ層とｎ層とが交互に繰り返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層とを備え、前記少なくとも１個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第１部分に隣接する前記ツェナーダイオード層の第２部分にはｐｎ接合が常に形成されており、前記ツェナーダイオード層の前記複数のｐｎ接合の内で隣り合う両ｐｎ接合と、前記少なくとも１個のガードリングを含む前記第２半導体層と、前記フィールド絶縁膜とで構成されるＭＯＳＦＥＴに於ける反転電圧が前記ＭＯＳＦＥＴの印加電圧よりも大きいことを特徴とする。
【００１１】
請求項４に係る発明は、請求項３記載の半導体装置であって、前記反転電圧が前記印加電圧よりも大きくなる様に前記フィールド絶縁膜の膜厚が設定されていることを特徴とする。
【００１２】
請求項５に係る発明は、請求項３記載の半導体装置であって、前記反転電圧が前記印加電圧よりも大きくなる様に、前記ＭＯＳＦＥＴを構成する前記両ｐｎ接合の各々の耐圧が設定されていることを特徴とする。
【００１３】
【発明の実施の形態】
（実施の形態１）
本実施の形態の特徴点は、各ガードリングの表面上方に位置するツェナーダイオード層の部分（第１部分と称す）にのみｐｎ接合が形成され、隣接するガードリング同士の間の半導体基板の部分の上方に位置するツェナーダイオード層の部分（即ち、第１部分に隣接する第２部分）には全くｐｎ接合が形成されない様に、ツェナーダイオード層を構成した点にある。以下、本実施の形態に係る半導体装置を図面に基づき説明する。
【００１４】
図１は、本実施の形態及び後述する実施の形態２に共通の図面であり、半導体装置の等価回路を示す図である。同図１に示す通り、本半導体装置は、大別して、ＩＧＢＴセル部におけるＩＧＢＴ素子１００と、同素子１００のコレクタ電極４とゲート電極層５との間に接続されたツェナーダイオード１６Ａ（実施の形態２では符号は１６Ｂである）（後述する図２ではツェナーダイオード層１６Ａと称する）とより成る。この内、ツェナーダイオード１６Ａは、ツェナーダイオード素子が順次に逆方向で直列接続された構造を有しており、これは、後述する図２で示す様に、両端のｎ層間でｐ層とｎ層とを交互に繰り返し配置していくことにより形成される。そして、図１に示す両部１００、１６Ａ（１６Ｂ）は、同一半導体基板上に一体化されている。この点を図２に示す。
【００１５】
図２において、シリコンウエハ等より成る半導体基板２０は、ｐ型（第１導電型に該当）のコレクタ層ないしは第１半導体層１３と、同層１３の表面上に全面的に形成されたｎ型（第２導電型）の第２半導体層１０とを有し、同層１０は、コレクタ層１３の表面上に順次に形成された、ｎ＋バッファ層１２とｎ−ドリフト層（以下、単にｎ−層と称す）１１とより成る。そして、半導体基板２０の第１主表面上には、ＩＧＢＴ素子１００のコレクタ電極ないしは第１主電極４が全面的に形成されている。又、半導体基板２０ないしはｎ−層１１のＩＧＢＴセル部においては、半導体基板２０の第２主表面ないしはｎ−層１１の表面よりｎ−層１１内部に向けて、ＩＧＢＴ素子１００のチャネル部を成すｎ−層１１の部分を挟んで相向かい合うｐウェル８が形成されており、各ｐウェル８の表面よりその内部に向けてｎソース層７が形成されている。又、ｐウェル８で挟まれたチャネル部を成すｎ−層１１の部分上と、同部分とｎソース層７とで挟まれたｐウェル８の一部分上と、ｎソース層７の表面の一部分上とには、ゲート絶縁膜６が形成されており、同膜６上にゲート電極層５が形成されていると共に、同層５の上面及び側面全体を被覆する絶縁膜１４が形成されている。加えて、同膜１４を全面的に被覆する様に、ｎソース層７の表面の他部分上とｐウェル８の表面の一部分上とにエミッタ電極１が形成されており、これらの構成によりＩＧＢＴ素子１００が形成されている。
【００１６】
他方、ＩＧＢＴセル部の外側に位置するＩＧＢＴ素子１００の耐圧保持部は、次の通りに構成されている。即ち、ｎ−層１１内のｐウェル８の端部と、第２半導体層１０の表面１０Ｓからｎ−層１１内部に向けて形成されたｎ＋層１７の端部とで挟まれたｎ−層１１の部分内には、複数個の、ここでは３個のガードリング９が形成されている。このガードリング９は、ＩＧＢＴ素子１００の耐圧保持のために電界を緩和するための既知の構造部分であり、表面１０Ｓよりｎ−層１１内部に向けて、ｐ型（第１導電型）の不純物のウェル（ｐウェル）としてリング状に形成されている。そして、隣り合うガードリング９同士間のピッチは略等しく設定されている。更に、表面１０Ｓの内で３個のガードリング９の表面９Ｓを包含する第１領域Ｒ１上には、フィールド酸化膜ないしはフィールド絶縁膜１５が形成されていると共に、同膜１５の表面の内で３個のガードリング９の表面９Ｓの上方に位置する部分を包含する第２領域Ｒ２（Ｒ２＜Ｒ１）上には、図１の説明時に既述したツェナーダイオード層１６Ａが形成されている。ここでは、同層１６Ａは、一例としてポリシリコン層をその母材として形成されており（勿論、他の部材を母材としても良い）、ゲート電極２に接続したｎ層（図２では最も左端のｎ層）から始めてｐｎ構造を３回繰り返すことで形成されている。従って、同層１６Ａは６個のｐｎ接合Ｊを有している。しかも、ゲート電極２に接続したｎ層と後述する電極３に接続したｎ層（両ｎ層のガードリング９の配設方向の幅は略等しい）との間に配置されたｐ層とｎ層のそれぞれのガードリング９の配設方向における幅については、（前者の幅）＜（後者の幅）の関係が成立し、しかも、上記ｐ層の幅は表面９Ｓのガードリング９の配設方向における幅よりも小さく、上記ｎ層の幅はガードリング間隔よりも大きい。尚、上記ゲート電極２は、図示しない配線層によって、ゲート電極層５と接続されている。以下では、ツェナーダイオード層１６Ａをポリシリコンダイオード層１６Ａと称す。他方、ポリシリコンダイオード層１６Ａ中の最も右端部分のｎ層の表面上には、ポリシリコンダイオード層用コレクタ電極３が形成されており、同電極３はコレクタ電極４とも繋がっている。そして、両電極２，３で挟まれたポリシリコンダイオード層１６Ａの表面上には絶縁膜１４が形成されていると共に、各部１５，１６Ａ，２の側面とエミッタ電極１の対向する側面との間にも絶縁膜１４が形成されている。尚、本実施の形態では、フィールド酸化膜１５の膜厚は、図６（Ａ）で示した従来技術の膜厚Ｔ0と同一である。
【００１７】
以上の構成において、本実施の形態では、各ガードリング９の表面９Ｓの上方に該当するポリシリコンダイオード層１６Ａの第１部分にのみｐｎ接合Ｊが配置され、隣り合うガードリング９同士間のｎ−層１１の部分上方に該当するポリシリコンダイオード層１６Ａの第２部分（同部分は第１部分を挟み込む）と、ガードリング９とｐウェル８との間のｎ−層１１の部分上方に該当する第２部分と、ガードリング９とｎ＋層１７との間のｎ−層１１の部分上方に該当する第２部分とには全くｐｎ接合が配置されない様に、ポリシリコンダイオード層１６Ａ内のｐ層とｎ層との寸法及び配置が設定されている。
【００１８】
この様にポリシリコンダイオード層１６Ａを構成することにより、図６（Ａ）の従来技術では形成されていた局所的なｎチャネルＭＯＳＦＥＴをｎ−層１１上に全く発生させないこととすることができる。従って、ＩＧＢＴ素子１００のコレクタ−ゲート間に設けたポリシリコンダイオード層１６Ａの耐圧が変化しないＩＧＢＴを得ることができる。
【００１９】
図２に示す様に、本実施の形態ではｐｎ繰り返し配置数を３としているが、この数に限定されるものではなく、更にｐｎ繰り返し配置数を大きくしても良い。
【００２０】
尚、ポリシリコンダイオード層１６Ａをｎｐｎ構造として形成するときには（ｐｎ接合Ｊの数は２個）、図３に示す様に、１個のガードリング９をｎ−層１１内に形成し、且つガードリング９の表面９Ｓの上方に位置するポリシリコンダイオード層１６Ａの第１部分に２つのｐｎ接合Ｊを配置する。
【００２１】
以上の説明から明らかな通り、図２ではガードリング数は３個であるが、この数に限定されるものではなく、少なくとも１個のガードリング９がｎ−層１１内に形成されていれば良い。
【００２２】
（実施の形態２）
本実施の形態に係る半導体装置は、図６（Ａ）に例示した従来技術のツェナーダイオード層の構造を基本的に踏襲しつつ、これを改善する点に特徴を有している。即ち、ガードリング間のｎ−層の部分の上方部に位置するポリシリコンダイオード層の第２部分（上記第１部分に隣接する部分）には常にｐｎ接合が配設される様にポリシリコンダイオード層を形成する場合において、ポリシリコンダイオード層内の複数のｐｎ接合の内で隣り合うｐｎ接合と、フィールド酸化膜と、同酸化膜を介して上記隣り合う両ｐｎ接合と対向し且つ１個のガードリングを含むｎ−層の部分とで構成される局所的なｎチャネルＭＯＳＦＥＴにおける反転電圧に対するマージンを従来よりも大きく設定する。換言すれば、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）となる条件が常に満足される様に、本半導体装置を構成する訳である。
【００２３】
そのための構成としては、例えば図４に示す半導体装置の様に、ポリシリコンダイオード層１６Ｂの下部のフィールド酸化膜１５の厚みＴを、図２や図６（Ａ）に示す同膜１５の厚みＴ0よりも大きく設定すれば良い（Ｔ＞Ｔ0）。例えば、従来技術におけるフィールド酸化膜１５の厚みＴ0が約１μｍであるとすると、図４のフィールド酸化膜１５の厚みＴを約１．５μｍ以上に設定するならば、反転電圧Ｖｔｈが増大する結果、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件が成立し得ると考える。要は、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件が成立し得る様に、厚みＴを設定すれば良いわけである。
【００２４】
尚、図４は、図２の場合と同様に、３個のガードリング９を設けると共に、ポリシリコンダイオード層１６Ｂを、ゲート電極２に接続されたｎ層から始めてｐｎ構造を３回繰り返すことで形成している例を示しており、図４中、図２中の符号と同一符号のものは同一のものを示す。勿論、本実施の形態でも、ガードリング９の個数は少なくとも１つ以上であれば良く、又、ポリシリコンダイオード層１６Ｂ中のｐｎ接合数も２以上であれば良い。
【００２５】
ここで、本実施の形態についても、ポリシリコンダイオード層１６Ｂ中のｐｎ接合数が２個であり、ガードリング数が１個であるときの半導体装置の構造例を、図５の縦断面図に示す。本図５でも、（厚みＴ）＞（厚みＴ0）及び（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）が成立する。
【００２６】
又、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を成立させ得る他の構成例としては、上記ｎチャネルＭＯＳＦＥＴを構成するポリシリコンダイオード層のｎｐｎ構造における、ｐｎ接合当たりの耐圧（降伏電圧）を下げる方法がある。この様に構成するときには、見かけ上は印加電圧ＶＧＳが反転電圧Ｖｔｈに対して相対的に下がるため、ｎチャネルＭＯＳＦＥＴが動作するのを抑制して上記ポリシリコンダイオード層１６（図６（Ａ））の耐圧が変化しないＩＧＢＴを得ることができる。例えば、従来技術において、ｎチャネルＭＯＳＦＥＴを構成するポリシリコンダイオード層１６のｐｎ接合当たりの耐圧が１０Ｖないし１２Ｖであるものとすれば、当該ｐｎ接合当たりの耐圧を８Ｖ程度にまで低減化させることで、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を成立させることができる。要は、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を得る様に、当該ｐｎ接合当たりの耐圧を設定すれば良く、その様な耐圧を有するｐｎ接合より成るポリシリコンダイオード層は既知の製法で以てこれを実現可能である。
【００２７】
（付記）
実施の形態１及び２では何れもＩＧＢＴ素子１００がｎチャネルＩＧＢＴであったが、これに代えて、ｐチャネルＩＧＢＴの場合にも本発明を適用することは可能である。このときには、ｎ型が「第１導電型」に、ｐ型が「第２導電型」に、ｎコレクタ層が「第１半導体層」に、ｐ＋バッファ層とｐ−ドリフト層とが「第２半導体層」に、エミッタ電極が「第１主電極」に、コレクタ電極が「第２主電極」にそれぞれ相当し、ガードリングはｎ型不純物の層から成るウェルとなる。
【００２８】
尚、実施の形態１では、ガードリングの表面９Ｓ上方に位置するポリシリコンダイオード層１６Ａの第１部分の中央部分はｐ層であるが、これに限定される必要性はなく、同部分がｎ層であっても良い。
【００２９】
【発明の効果】
請求項１ないし５の各発明によれば、本ツェナーダイオード層をＩＧＢＴのコレクタ−ゲート間に設けた場合には、少なくとも１個のガードリングを含む第２半導体層とツェナーダイオード層中の隣り合う両ｐｎ接合とフィールド絶縁膜とで構成されるＭＯＳＦＥＴが動作することはなく、ツェナーダイオード層の耐圧変化を有効に防止して半導体装置の信頼性を向上させることができる。
【００３０】
特に請求項３ないし５の各発明によれば、本ツェナーダイオード層の形成プロセスとして従来のものの形成プロセスをそのまま利用できるという利点が得られる。
【図面の簡単な説明】
【図１】 実施の形態１及び２に係る半導体装置の等価回路を示す図である。
【図２】 実施の形態１に係る半導体装置の構造を示す縦断面図である。
【図３】 実施の形態１に係る半導体装置の構造を示す縦断面図である。
【図４】 実施の形態２に係る半導体装置の構造を示す縦断面図である。
【図５】 実施の形態２に係る半導体装置の構造を示す縦断面図である。
【図６】 従来の半導体装置の構造を示すと共に、従来の半導体装置における問題点をも指摘する図である。
【符号の説明】
１ エミッタ電極、２ ゲート電極、３ ポリシリコンダイオード層用コレクタ電極、４ コレクタ電極、５ ゲート層、９ ガードリング、１０ 第２半導体層（ｎ層）、１１ ｎ−ドリフト層、１２ ｎ＋バッファ層、１３ ｐコレクタ層（第１半導体層）、１５ フィールド酸化膜（フィールド絶縁膜）、１６，１６Ａ，１６Ｂ ポリシリコンダイオード層（ツェナーダイオード層）、２０ 半導体基板、１００ ＩＧＢＴ素子。
【発明の属する技術分野】
この発明は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称す）のコレクタとゲート間に設けられた逆方向直列接続型のツェナーダイオード層を有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴのコレクタ−ゲート間に、ｎ層とｐ層とが交互に繰返し配置されて成るツェナーダイオード層を設けた従来技術としては、例えば特開平９−１８６３１５号公報に記載されたものがある。そのような従来技術における半導体装置の縦断面構造を、図６（Ａ）に示す。
【０００３】
図６（Ａ）において、１はエミッタ電極、２はゲート電極、３はポリシリコンダイオード層用コレクタ電極、４は同電極３と繋がったコレクタ電極、５はゲート電極２と繋がったゲート電極層、６はゲート絶縁膜、７はｎソース領域、８はｐウェル、９はガードリング、１０はｎ型半導体層、１１はｎ−ドリフト層、１２はｎ＋バッファ層、１３はコレクタ層、１４は絶縁膜、１５はフィールド酸化膜、１６はポリシリコンダイオード層（ツェナーダイオード層）、１７はｎ＋層、２０は半導体基板である。
【０００４】
本従来技術においては、ＩＧＢＴの耐圧保持構造として、（１）ツェナーダイオードが順次に逆方向に直列接続されて成るポリシリコンダイオード層１６と、（２）ガードリング９とを採用している。
【０００５】
【発明が解決しようとする課題】
図６（Ａ）に例示した従来技術のＩＧＢＴの構造においては、ポリシリコンダイオード層１６の内で隣り合う両ｐｎ接合と、ガードリング９を含むｎ−層１１と、フィールド酸化膜１５とによって、局所的にｎチャネルＭＯＳＦＥＴが構成される。この場合、ゲート電極２側のｎ層が同ＭＯＳＦＥＴのソース層となり、コレクタ電極３側のｎ層がドレイン層となり、中央のｐ層の下方に位置するガードリング９又はその周辺のｎ−層１１がゲート電極層となる。この様な局所的なｎチャネルＭＯＳＦＥＴがｎ型半導体層１０上に生じる結果、例えばゲート２（５）−コレクタ３（４）間に５００Ｖの電圧が印加されるときには、ｎ−層１１内の電位分布は図６（Ｂ）に模式的に示す様になる。同図６（Ｂ）より明らかな通り、隣り合うガードリング９同士の間では電位差が大きい状態が生ずる。又、最も内側（図６（Ａ）で言えば最も左側）のガードリング９の内側のｎ−層１１及び最も外側（図６（Ａ）で言えば最も右側）のガードリング９の外側のｎ−層１１においても、比較的大きい電位差が生じている。そして、この様な電位差は、上記ｎチャネルＭＯＳＦＥＴのゲート−ソース間に印加される印加電圧ＶＧＳとなり、当該印加電圧ＶＧＳが本ｎチャネルＭＯＳＦＥＴ自身の反転電圧Ｖｔｈを越える場合には、当該ｎチャネルＭＯＳＦＥＴが反転して動作状態となってしまう。そうすると、ポリシリコンダイオード層１６内のｎｐｎ配列部分に電流ＩＤが流れる結果、ポリシリコンダイオード層１６の耐圧が変化して劣化してしまうという問題点が生ずる。
【０００６】
この様な問題点は図６（Ａ）に例示した構造を有するポリシリコンダイオード層１６についてのみ成立する特有なものではなく、半導体基板内にガードリングが形成され、且つ両端のｎ層間でｐ層とｎ層とが交互に繰返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層がフィールド絶縁膜を介して半導体基板上に形成されている場合に一般的に生じ得る問題点であると言える。
【０００７】
本発明は斯かる問題点を克服すべくなされたものであり、耐圧変化を生じさせないツェナーダイオード層の構造及びそのようなツェナーダイオード層を有するＩＧＢＴの構造を得ることを目的としている。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、第１導電型の第１半導体層と前記第１半導体層上に形成された第２導電型の第２半導体層とを備える半導体基板と、前記第２半導体層の表面より前記第２半導体層の内部に向けて形成された、前記第１導電型の不純物のウエルより成る、少なくとも１個のリング状のガードリングと、前記第２半導体層の前記表面の内で前記少なくとも１個のガードリングの表面を包含する第１領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜の表面の内で前記少なくとも１個のガードリングの前記表面上方に位置する部分を包含する第２領域上に形成されており、前記ガードリングのリング状の形成方向と直交する方向に沿ってｐ層とｎ層とが交互に繰り返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層とを備え、前記少なくとも１個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第１部分にのみ前記ガードリングのリング状の形成方向に沿って延在した２個のみから成るｐｎ接合が形成されていることを特徴とする。
【０００９】
請求項２に係る発明は、請求項１記載の半導体装置であって、前記第１部分に隣接する前記ツェナーダイオード層の第２部分には前記ｐｎ接合が形成されていないことを特徴とする。
【００１０】
請求項３に係る発明は、第１導電型の第１半導体層と前記第１半導体層上に形成された第２導電型の第２半導体層とを備える半導体基板と、前記第２半導体層の表面より前記第２半導体層の内部に向けて形成された、前記第１導電型の不純物のウエルより成る、少なくとも１個のガードリングと、前記第２半導体層の前記表面の内で前記少なくとも１個のガードリングの表面を包含する第１領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜の表面の内で前記少なくとも１個のガードリングの前記表面上方に位置する部分を包含する第２領域上に形成されており、ｐ層とｎ層とが交互に繰り返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層とを備え、前記少なくとも１個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第１部分に隣接する前記ツェナーダイオード層の第２部分にはｐｎ接合が常に形成されており、前記ツェナーダイオード層の前記複数のｐｎ接合の内で隣り合う両ｐｎ接合と、前記少なくとも１個のガードリングを含む前記第２半導体層と、前記フィールド絶縁膜とで構成されるＭＯＳＦＥＴに於ける反転電圧が前記ＭＯＳＦＥＴの印加電圧よりも大きいことを特徴とする。
【００１１】
請求項４に係る発明は、請求項３記載の半導体装置であって、前記反転電圧が前記印加電圧よりも大きくなる様に前記フィールド絶縁膜の膜厚が設定されていることを特徴とする。
【００１２】
請求項５に係る発明は、請求項３記載の半導体装置であって、前記反転電圧が前記印加電圧よりも大きくなる様に、前記ＭＯＳＦＥＴを構成する前記両ｐｎ接合の各々の耐圧が設定されていることを特徴とする。
【００１３】
【発明の実施の形態】
（実施の形態１）
本実施の形態の特徴点は、各ガードリングの表面上方に位置するツェナーダイオード層の部分（第１部分と称す）にのみｐｎ接合が形成され、隣接するガードリング同士の間の半導体基板の部分の上方に位置するツェナーダイオード層の部分（即ち、第１部分に隣接する第２部分）には全くｐｎ接合が形成されない様に、ツェナーダイオード層を構成した点にある。以下、本実施の形態に係る半導体装置を図面に基づき説明する。
【００１４】
図１は、本実施の形態及び後述する実施の形態２に共通の図面であり、半導体装置の等価回路を示す図である。同図１に示す通り、本半導体装置は、大別して、ＩＧＢＴセル部におけるＩＧＢＴ素子１００と、同素子１００のコレクタ電極４とゲート電極層５との間に接続されたツェナーダイオード１６Ａ（実施の形態２では符号は１６Ｂである）（後述する図２ではツェナーダイオード層１６Ａと称する）とより成る。この内、ツェナーダイオード１６Ａは、ツェナーダイオード素子が順次に逆方向で直列接続された構造を有しており、これは、後述する図２で示す様に、両端のｎ層間でｐ層とｎ層とを交互に繰り返し配置していくことにより形成される。そして、図１に示す両部１００、１６Ａ（１６Ｂ）は、同一半導体基板上に一体化されている。この点を図２に示す。
【００１５】
図２において、シリコンウエハ等より成る半導体基板２０は、ｐ型（第１導電型に該当）のコレクタ層ないしは第１半導体層１３と、同層１３の表面上に全面的に形成されたｎ型（第２導電型）の第２半導体層１０とを有し、同層１０は、コレクタ層１３の表面上に順次に形成された、ｎ＋バッファ層１２とｎ−ドリフト層（以下、単にｎ−層と称す）１１とより成る。そして、半導体基板２０の第１主表面上には、ＩＧＢＴ素子１００のコレクタ電極ないしは第１主電極４が全面的に形成されている。又、半導体基板２０ないしはｎ−層１１のＩＧＢＴセル部においては、半導体基板２０の第２主表面ないしはｎ−層１１の表面よりｎ−層１１内部に向けて、ＩＧＢＴ素子１００のチャネル部を成すｎ−層１１の部分を挟んで相向かい合うｐウェル８が形成されており、各ｐウェル８の表面よりその内部に向けてｎソース層７が形成されている。又、ｐウェル８で挟まれたチャネル部を成すｎ−層１１の部分上と、同部分とｎソース層７とで挟まれたｐウェル８の一部分上と、ｎソース層７の表面の一部分上とには、ゲート絶縁膜６が形成されており、同膜６上にゲート電極層５が形成されていると共に、同層５の上面及び側面全体を被覆する絶縁膜１４が形成されている。加えて、同膜１４を全面的に被覆する様に、ｎソース層７の表面の他部分上とｐウェル８の表面の一部分上とにエミッタ電極１が形成されており、これらの構成によりＩＧＢＴ素子１００が形成されている。
【００１６】
他方、ＩＧＢＴセル部の外側に位置するＩＧＢＴ素子１００の耐圧保持部は、次の通りに構成されている。即ち、ｎ−層１１内のｐウェル８の端部と、第２半導体層１０の表面１０Ｓからｎ−層１１内部に向けて形成されたｎ＋層１７の端部とで挟まれたｎ−層１１の部分内には、複数個の、ここでは３個のガードリング９が形成されている。このガードリング９は、ＩＧＢＴ素子１００の耐圧保持のために電界を緩和するための既知の構造部分であり、表面１０Ｓよりｎ−層１１内部に向けて、ｐ型（第１導電型）の不純物のウェル（ｐウェル）としてリング状に形成されている。そして、隣り合うガードリング９同士間のピッチは略等しく設定されている。更に、表面１０Ｓの内で３個のガードリング９の表面９Ｓを包含する第１領域Ｒ１上には、フィールド酸化膜ないしはフィールド絶縁膜１５が形成されていると共に、同膜１５の表面の内で３個のガードリング９の表面９Ｓの上方に位置する部分を包含する第２領域Ｒ２（Ｒ２＜Ｒ１）上には、図１の説明時に既述したツェナーダイオード層１６Ａが形成されている。ここでは、同層１６Ａは、一例としてポリシリコン層をその母材として形成されており（勿論、他の部材を母材としても良い）、ゲート電極２に接続したｎ層（図２では最も左端のｎ層）から始めてｐｎ構造を３回繰り返すことで形成されている。従って、同層１６Ａは６個のｐｎ接合Ｊを有している。しかも、ゲート電極２に接続したｎ層と後述する電極３に接続したｎ層（両ｎ層のガードリング９の配設方向の幅は略等しい）との間に配置されたｐ層とｎ層のそれぞれのガードリング９の配設方向における幅については、（前者の幅）＜（後者の幅）の関係が成立し、しかも、上記ｐ層の幅は表面９Ｓのガードリング９の配設方向における幅よりも小さく、上記ｎ層の幅はガードリング間隔よりも大きい。尚、上記ゲート電極２は、図示しない配線層によって、ゲート電極層５と接続されている。以下では、ツェナーダイオード層１６Ａをポリシリコンダイオード層１６Ａと称す。他方、ポリシリコンダイオード層１６Ａ中の最も右端部分のｎ層の表面上には、ポリシリコンダイオード層用コレクタ電極３が形成されており、同電極３はコレクタ電極４とも繋がっている。そして、両電極２，３で挟まれたポリシリコンダイオード層１６Ａの表面上には絶縁膜１４が形成されていると共に、各部１５，１６Ａ，２の側面とエミッタ電極１の対向する側面との間にも絶縁膜１４が形成されている。尚、本実施の形態では、フィールド酸化膜１５の膜厚は、図６（Ａ）で示した従来技術の膜厚Ｔ0と同一である。
【００１７】
以上の構成において、本実施の形態では、各ガードリング９の表面９Ｓの上方に該当するポリシリコンダイオード層１６Ａの第１部分にのみｐｎ接合Ｊが配置され、隣り合うガードリング９同士間のｎ−層１１の部分上方に該当するポリシリコンダイオード層１６Ａの第２部分（同部分は第１部分を挟み込む）と、ガードリング９とｐウェル８との間のｎ−層１１の部分上方に該当する第２部分と、ガードリング９とｎ＋層１７との間のｎ−層１１の部分上方に該当する第２部分とには全くｐｎ接合が配置されない様に、ポリシリコンダイオード層１６Ａ内のｐ層とｎ層との寸法及び配置が設定されている。
【００１８】
この様にポリシリコンダイオード層１６Ａを構成することにより、図６（Ａ）の従来技術では形成されていた局所的なｎチャネルＭＯＳＦＥＴをｎ−層１１上に全く発生させないこととすることができる。従って、ＩＧＢＴ素子１００のコレクタ−ゲート間に設けたポリシリコンダイオード層１６Ａの耐圧が変化しないＩＧＢＴを得ることができる。
【００１９】
図２に示す様に、本実施の形態ではｐｎ繰り返し配置数を３としているが、この数に限定されるものではなく、更にｐｎ繰り返し配置数を大きくしても良い。
【００２０】
尚、ポリシリコンダイオード層１６Ａをｎｐｎ構造として形成するときには（ｐｎ接合Ｊの数は２個）、図３に示す様に、１個のガードリング９をｎ−層１１内に形成し、且つガードリング９の表面９Ｓの上方に位置するポリシリコンダイオード層１６Ａの第１部分に２つのｐｎ接合Ｊを配置する。
【００２１】
以上の説明から明らかな通り、図２ではガードリング数は３個であるが、この数に限定されるものではなく、少なくとも１個のガードリング９がｎ−層１１内に形成されていれば良い。
【００２２】
（実施の形態２）
本実施の形態に係る半導体装置は、図６（Ａ）に例示した従来技術のツェナーダイオード層の構造を基本的に踏襲しつつ、これを改善する点に特徴を有している。即ち、ガードリング間のｎ−層の部分の上方部に位置するポリシリコンダイオード層の第２部分（上記第１部分に隣接する部分）には常にｐｎ接合が配設される様にポリシリコンダイオード層を形成する場合において、ポリシリコンダイオード層内の複数のｐｎ接合の内で隣り合うｐｎ接合と、フィールド酸化膜と、同酸化膜を介して上記隣り合う両ｐｎ接合と対向し且つ１個のガードリングを含むｎ−層の部分とで構成される局所的なｎチャネルＭＯＳＦＥＴにおける反転電圧に対するマージンを従来よりも大きく設定する。換言すれば、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）となる条件が常に満足される様に、本半導体装置を構成する訳である。
【００２３】
そのための構成としては、例えば図４に示す半導体装置の様に、ポリシリコンダイオード層１６Ｂの下部のフィールド酸化膜１５の厚みＴを、図２や図６（Ａ）に示す同膜１５の厚みＴ0よりも大きく設定すれば良い（Ｔ＞Ｔ0）。例えば、従来技術におけるフィールド酸化膜１５の厚みＴ0が約１μｍであるとすると、図４のフィールド酸化膜１５の厚みＴを約１．５μｍ以上に設定するならば、反転電圧Ｖｔｈが増大する結果、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件が成立し得ると考える。要は、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件が成立し得る様に、厚みＴを設定すれば良いわけである。
【００２４】
尚、図４は、図２の場合と同様に、３個のガードリング９を設けると共に、ポリシリコンダイオード層１６Ｂを、ゲート電極２に接続されたｎ層から始めてｐｎ構造を３回繰り返すことで形成している例を示しており、図４中、図２中の符号と同一符号のものは同一のものを示す。勿論、本実施の形態でも、ガードリング９の個数は少なくとも１つ以上であれば良く、又、ポリシリコンダイオード層１６Ｂ中のｐｎ接合数も２以上であれば良い。
【００２５】
ここで、本実施の形態についても、ポリシリコンダイオード層１６Ｂ中のｐｎ接合数が２個であり、ガードリング数が１個であるときの半導体装置の構造例を、図５の縦断面図に示す。本図５でも、（厚みＴ）＞（厚みＴ0）及び（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）が成立する。
【００２６】
又、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を成立させ得る他の構成例としては、上記ｎチャネルＭＯＳＦＥＴを構成するポリシリコンダイオード層のｎｐｎ構造における、ｐｎ接合当たりの耐圧（降伏電圧）を下げる方法がある。この様に構成するときには、見かけ上は印加電圧ＶＧＳが反転電圧Ｖｔｈに対して相対的に下がるため、ｎチャネルＭＯＳＦＥＴが動作するのを抑制して上記ポリシリコンダイオード層１６（図６（Ａ））の耐圧が変化しないＩＧＢＴを得ることができる。例えば、従来技術において、ｎチャネルＭＯＳＦＥＴを構成するポリシリコンダイオード層１６のｐｎ接合当たりの耐圧が１０Ｖないし１２Ｖであるものとすれば、当該ｐｎ接合当たりの耐圧を８Ｖ程度にまで低減化させることで、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を成立させることができる。要は、（反転電圧Ｖｔｈ）＞（印加電圧ＶＧＳ）の条件を得る様に、当該ｐｎ接合当たりの耐圧を設定すれば良く、その様な耐圧を有するｐｎ接合より成るポリシリコンダイオード層は既知の製法で以てこれを実現可能である。
【００２７】
（付記）
実施の形態１及び２では何れもＩＧＢＴ素子１００がｎチャネルＩＧＢＴであったが、これに代えて、ｐチャネルＩＧＢＴの場合にも本発明を適用することは可能である。このときには、ｎ型が「第１導電型」に、ｐ型が「第２導電型」に、ｎコレクタ層が「第１半導体層」に、ｐ＋バッファ層とｐ−ドリフト層とが「第２半導体層」に、エミッタ電極が「第１主電極」に、コレクタ電極が「第２主電極」にそれぞれ相当し、ガードリングはｎ型不純物の層から成るウェルとなる。
【００２８】
尚、実施の形態１では、ガードリングの表面９Ｓ上方に位置するポリシリコンダイオード層１６Ａの第１部分の中央部分はｐ層であるが、これに限定される必要性はなく、同部分がｎ層であっても良い。
【００２９】
【発明の効果】
請求項１ないし５の各発明によれば、本ツェナーダイオード層をＩＧＢＴのコレクタ−ゲート間に設けた場合には、少なくとも１個のガードリングを含む第２半導体層とツェナーダイオード層中の隣り合う両ｐｎ接合とフィールド絶縁膜とで構成されるＭＯＳＦＥＴが動作することはなく、ツェナーダイオード層の耐圧変化を有効に防止して半導体装置の信頼性を向上させることができる。
【００３０】
特に請求項３ないし５の各発明によれば、本ツェナーダイオード層の形成プロセスとして従来のものの形成プロセスをそのまま利用できるという利点が得られる。
【図面の簡単な説明】
【図１】 実施の形態１及び２に係る半導体装置の等価回路を示す図である。
【図２】 実施の形態１に係る半導体装置の構造を示す縦断面図である。
【図３】 実施の形態１に係る半導体装置の構造を示す縦断面図である。
【図４】 実施の形態２に係る半導体装置の構造を示す縦断面図である。
【図５】 実施の形態２に係る半導体装置の構造を示す縦断面図である。
【図６】 従来の半導体装置の構造を示すと共に、従来の半導体装置における問題点をも指摘する図である。
【符号の説明】
１ エミッタ電極、２ ゲート電極、３ ポリシリコンダイオード層用コレクタ電極、４ コレクタ電極、５ ゲート層、９ ガードリング、１０ 第２半導体層（ｎ層）、１１ ｎ−ドリフト層、１２ ｎ＋バッファ層、１３ ｐコレクタ層（第１半導体層）、１５ フィールド酸化膜（フィールド絶縁膜）、１６，１６Ａ，１６Ｂ ポリシリコンダイオード層（ツェナーダイオード層）、２０ 半導体基板、１００ ＩＧＢＴ素子。
Claims (5)
- 第１導電型の第１半導体層と前記第１半導体層上に形成された第２導電型の第２半導体層とを備える半導体基板と、
前記第２半導体層の表面より前記第２半導体層の内部に向けて形成された、前記第１導電型の不純物のウエルより成る、少なくとも１個のリング状のガードリングと、
前記第２半導体層の前記表面の内で前記少なくとも１個のガードリングの表面を包含する第１領域上に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の表面の内で前記少なくとも１個のガードリングの前記表面上方に位置する部分を包含する第２領域上に形成されており、前記ガードリングのリング状の形成方向と直交する方向に沿ってｐ層とｎ層とが交互に繰り返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層とを備え、
前記少なくとも１個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第１部分にのみ前記ガードリングのリング状の形成方向に沿って延在した２個のみから成るｐｎ接合が形成されていることを特徴とする、
半導体装置。 - 請求項１記載の半導体装置であって、
前記第１部分に隣接する前記ツェナーダイオード層の第２部分には前記ｐｎ接合が形成されていないことを特徴とする、
半導体装置。 - 第１導電型の第１半導体層と前記第１半導体層上に形成された第２導電型の第２半導体層とを備える半導体基板と、
前記第２半導体層の表面より前記第２半導体層の内部に向けて形成された、前記第１導電型の不純物のウエルより成る、少なくとも１個のガードリングと、
前記第２半導体層の前記表面の内で前記少なくとも１個のガードリングの表面を包含する第１領域上に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜の表面の内で前記少なくとも１個のガードリングの前記表面上方に位置する部分を包含する第２領域上に形成されており、ｐ層とｎ層とが交互に繰り返して配置されることにより形成される複数のｐｎ接合を有するツェナーダイオード層とを備え、
前記少なくとも１個のガードリングの前記表面上方に位置する前記ツェナーダイオード層の第１部分に隣接する前記ツェナーダイオード層の第２部分にはｐｎ接合が常に形成されており、
前記ツェナーダイオード層の前記複数のｐｎ接合の内で隣り合う両ｐｎ接合と、前記少なくとも１個のガードリングを含む前記第２半導体層と、前記フィールド絶縁膜とで構成されるＭＯＳＦＥＴに於ける反転電圧が前記ＭＯＳＦＥＴの印加電圧よりも大きいことを特徴とする、
半導体装置。 - 請求項３記載の半導体装置であって、
前記反転電圧が前記印加電圧よりも大きくなる様に前記フィールド絶縁膜の膜厚が設定されていることを特徴とする、
半導体装置。 - 請求項３記載の半導体装置であって、
前記反転電圧が前記印加電圧よりも大きくなる様に、前記ＭＯＳＦＥＴを構成する前記両ｐｎ接合の各々の耐圧が設定されていることを特徴とする、
半導体装置。
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