KR20010077891A - 반도체 장치 - Google Patents

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KR20010077891A
KR20010077891A KR1020000058450A KR20000058450A KR20010077891A KR 20010077891 A KR20010077891 A KR 20010077891A KR 1020000058450 A KR1020000058450 A KR 1020000058450A KR 20000058450 A KR20000058450 A KR 20000058450A KR 20010077891 A KR20010077891 A KR 20010077891A
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다니구찌 이찌로오, 기타오카 다카시
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Abstract

IGBT의 콜렉터 게이트 간에 설치된 폴리실리콘 다이오드층의 pn 접합과 n-드리프트(drift)층과 필드 산화막에 의해 구성되는 MOSFET가 동작하여 폴리실리콘 다이오드의 내압이 열화하는 것을 방지한다.
IGBT의 내압 유지를 위한 전계 완화 구조를 이루는 가드 링(9)의 상측에 위치하는 폴리실리콘 다이오드층(16A)의 부분(제1 부분)에만 pn 접합이 배치되도록, 폴리실리콘 다이오드층(16A)을 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 절연 게이트 바이폴라 트랜지스터(이하, IGBT로 칭함)의 콜렉터와 게이트 간에 설치된 역방향 직렬 접속형의 제너 다이오드층을 갖는 반도체 장치에 관한 것이다.
IGBT의 콜렉터 게이트 간에, n층과 p층이 교대로 반복하여 배치되어 이루어지는 제너 다이오드층을 설치한 종래 기술로서는, 예를 들면 특개평9-186315호 공보에 기재된 것이 있다. 그와 같은 종래 기술에 있어서의 반도체 장치의 종단면 구조를 도 6a에 도시한다.
도 6a에 있어서, 참조 부호 1은 에미터 전극, 참조 부호 2는 게이트 전극, 참조 부호 3은 폴리실리콘 다이오드층용 콜렉터 전극, 참조 부호 4는 동일 전극(3)과 연결된 콜렉터 전극, 참조 부호 5는 게이트 전극(2)과 연결된 게이트 전극층, 참조 부호 6은 게이트 절연막, 참조 부호 7은 n소스 영역, 참조 부호 8은 p웰, 참조 부호 9는 가드 링, 참조 부호 10은 n형 반도체층, 참조 부호 11은 n-드리프트층, 참조 부호 참조 부호 12는 n+버퍼층, 참조 부호 13은 콜렉터층, 참조 부호 14는 절연막, 참조 부호 15는 필드 산화막, 참조 부호 16은 폴리실리콘 다이오드층(제너 다이오드층), 참조 부호 17은 n+층, 참조 부호 20은 반도체 기판이다.
본 종래 기술에 있어서, IGBT의 내압 유지 구조로서, (1) 제너 다이오드가 순차로 역방향으로 직렬 접속되어 이루어지는 폴리실리콘 다이오드층(16)과, (2) 가드 링(9)을 채용하고 있다.
도 6a에 예시한 종래 기술의 IGBT의 구조에 있어서는, 폴리실리콘 다이오드층(16) 내에서 인접하는 양 pn 접합과, 가드 링(9)을 포함하는 n-층(11)과, 필드 산화막(15)에 의해 국소적으로 n채널 MOSFET가 구성된다. 이 경우, 게이트 전극(2) 측의 n층이 동일 MOSFET의 소스층이 되고, 콜렉터 전극(3) 측의 n층이 드레인층이 되고, 중앙의 p층 하측에 위치하는 가드 링(9) 또는 그 주변의 n-층(11)이 게이트 전극층이 된다. 이와 같은 국소적인 n채널 MOSFET가 n형 반도체층(10) 상에 생기는 결과, 예를 들면 게이트[2(5)]-콜렉터[3(4)] 간에 500V의 전압이 인가될 때에는, n-층(11) 내의 전위 분포는 도 6b에 모식적으로 도시한 바와 같이 된다. 도 6b로부터 분명해진 바와 같이, 인접하는 가드 링(9)끼리 간에서는 전위차가 큰 상태가 생긴다. 또한, 가장 내측(도 6a에서 말하면 가장 좌측)의 가드 링(9)의 내측의 n-층(11) 및 가장 외측(도 6a에서 말하면 가장 우측)의 가드 링(9)의 외측의 n-층(11)에 있어서도, 비교적 큰 전위차가 생기고 있다. 그리고, 이와 같은 전위차는 상기 n채널 MOSFET의 게이트-소스 간에 인가되는 인가 전압 VGS가 되고, 상기 인가 전압 VGS가 본 n채널 MOSFET 자신의 반전 전압 Vth를 초과한 경우에는 상기 n채널 MOSFET가 반전하여 동작 상태로 되게 된다. 그렇게 하면, 폴리실리콘 다이오드층(16) 내의 npn 배열 부분에 전류 ID가 흐르는 결과, 폴리실리콘 다이오드층(16)의 내압이 변화하여 열화한다고 하는 문제점이 생긴다.
이와 같은 문제점은 도 6a에 예시한 구조를 갖는 폴리실리콘 다이오드층(16)에 대해서만 성립하는 특유한 것이 아니라, 반도체 기판 내에 가드 링이 형성되고, 또한 양단의 n층 간에서 p층과 n층이 교대로 반복하여 배치됨으로써 형성되는 복수의 pn 접합을 갖는 제너 다이오드층이 필드 절연막을 통해 반도체 기판 상에 형성되어 있는 경우에 일반적으로 생길 수 있는 문제점이라고 말할 수 있다.
본 발명은 이러한 문제점을 극복하기 위해 이루어진 것으로, 내압 변화를 생기게 하지 않는 제너 다이오드층의 구조 및 그와 같은 제너 다이오드층을 포함하는 IGBT의 구조를 얻는 것을 목적으로 하고 있다.
본 발명에 따르는 제1 도전형의 제1 반도체층과 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층을 포함하는 반도체 기판과, 상기 제2 반도체층의 표면으로부터 상기 제2 반도체층의 내부를 향하여 형성된 상기 제1 도전형의 불순물의 웰로 이루어지는 적어도 1개의 가드 링과, 상기 제2 반도체층의 상기 표면 내에서 상기 적어도 1개의 가드 링의 표면을 포함하는 제1 영역 상에 형성된 필드 절연막과, 상기 필드 절연막의 표면 내에서 상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 부분을 포함하는 제2 영역 상에 형성되어 있고, p층과 n층이 교대로 반복하여 배치됨으로써 형성되는 복수의 pn 접합을 포함하는 제너 다이오드층을 포함하고, 상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 상기 제너 다이오드층의 제1 부분에만 pn 접합이 형성되어 있는 것을 특징으로 한다.
본 발명에 따르는 반도체 장치에 있어서, 상기 제1 부분에 인접하는 상기 제너 다이오드층의 제2 부분에는 상기 pn 접합이 형성되어 있지 않은 것을 특징으로 한다.
본 발명에 따르는 제1 도전형의 제1 반도체층과 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층을 포함하는 반도체 기판과, 상기 제2 반도체층의 표면보다 상기 제2 반도체층의 내부를 향하여 형성된 상기 제1 도전형의 불순물의 웰로 이루어지는 적어도 1개의 가드 링과, 상기 제2 반도체층의 상기 표면 내에서 상기 적어도 1개의 가드 링의 표면을 포함하는 제1 영역 상에 형성된 필드 절연막과, 상기 필드 절연막의 표면 내에서 상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 부분을 포함하는 제2 영역 상에 형성되어 있고, p층과 n층이 교대로 반복하여 배치됨으로써 형성되는 복수의 pn 접합을 포함하는 제너 다이오드층을 포함하고, 상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 상기 제너 다이오드층의 제1 부분에 인접하는 상기 제너 다이오드층의 제2 부분에는 pn 접합이 항상 형성되어 있고, 상기 제너 다이오드층의 상기 복수의 pn 접합 내에서 인접하는 양 pn 접합과, 상기 적어도 1개의 가드 링을 포함하는 상기 제2 반도체층과, 상기 필드 절연막으로 구성되는 MOSFET에 있어서의 반전 전압이 상기 MOSFET의 인가 전압보다도 큰 것을 특징으로 한다.
본 발명에 따르는 반도체 장치에 있어서, 상기 반전 전압이 상기 인가 전압보다도 커지도록, 상기 필드 절연막의 막 두께가 설정되어 있는 것을 특징으로 한다.
본 발명에 따르는 반도체 장치에 있어서, 상기 반전 전압이 상기 인가 전압보다도 커지도록, 상기 MOSFET를 구성하는 상기 양 pn 접합의 각각의 내압이 설정되어 있는 것을 특징으로 한다.
도 1은 제1 실시예 및 제2 실시예에 따른 반도체 장치의 등가 회로를 나타내는 도면.
도 2는 제1 실시예에 따른 반도체 장치의 구조를 나타내는 종단면도.
도 3은 제1 실시예에 따른 반도체 장치의 구조를 나타내는 종단면도.
도 4는 제2 실시예에 따른 반도체 장치의 구조를 나타내는 종단면도.
도 5는 제2 실시예에 따른 반도체 장치의 구조를 나타내는 종단면도.
도 6은 종래의 반도체 장치의 구조를 나타냄과 동시에 종래의 반도체 장치에 있어서의 문제점도 지적하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 에미터 전극
2 : 게이트 전극
3 : 폴리실리콘 다이오드층용 콜렉터 전극
4 : 콜렉터 전극
5 : 게이트층
9 : 가드 링
10 : 제2 반도체층(n층)
11 : n-드리프트층
12 : n+버퍼층
13 : p 콜렉터층(제1 반도체층)
15 : 필드 산화막(필드 절연막)
16, 16A, 16B : 폴리실리콘 다이오드층(제너 다이오드층)
20 : 반도체 기판
100 : IGBT 소자
(제1 실시예)
본 실시예의 특징점은 각 가드 링의 표면 상측에 위치하는 제너 다이오드층의 부분(제1 부분으로 칭함)에만 pn 접합이 형성되고, 인접하는 가드 링끼리 간의 반도체 기판 부분의 상측에 위치하는 제너 다이오드층의 부분(즉, 제1 부분에 인접하는 제2 부분)에는 전혀 pn 접합이 형성되지 않도록, 제너 다이오드층을 구성한 점에 있다. 이하, 본 실시예에 따른 반도체 장치를 도면에 기초하여 설명한다.
도 1은 본 실시예 및 후술하는 제2 실시예에 공통의 도면이고, 반도체 장치의 등가 회로를 나타내는 도면이다. 도 1에 도시한 바와 같이, 본 반도체 장치는 크게 구분하여, IGBT 셀부에 있어서의 IGBT 소자(100)와, 동일 소자(100)의 콜렉터 전극(4)과 게이트 전극층(5) 간에 접속된 제너 다이오드(16B)(제2 실시예에서는 참조 부호는 16B 임)[후술하는 도 2에서는 제너 다이오드층(16B)으로 칭함]로 이루어진다. 이 중, 제너 다이오드(16A)는 제너 다이오드 소자가 순차로 역방향으로 직렬 접속된 구조를 갖고 있고, 이것은 후술하는 도 2에서 도시한 바와 같이, 양단의 n층 간에서 p층과 n층을 교대로 반복하여 배치함으로써 형성된다. 그리고, 도 1에 도시한 양쪽 부분[100, 16A(16B)]은 동일 반도체 기판 상에 일체화되어 있다. 이 점을 도 2에 도시한다.
도 2에 있어서, 실리콘 웨이퍼 등으로 이루어지는 반도체 기판(20)은 p형(제1 도전형에 해당)의 콜렉터층 내지는 제1 반도체층(13)과, 동일 층(13)의 표면 상에 전면적으로 형성된 n형(제2 도전형)의 제2 반도체층(10)을 갖고, 동일 층(10)은 콜렉터층(13)의 표면 상에 순차로 형성된 n+버퍼층(12)과 n-드리프트층(이하, 단순히 n-층으로 칭함)(11)으로 이루어진다. 그리고, 반도체 기판(20)의 제1 주표면 상에는 IGBT 소자(100)의 콜렉터 전극 내지는 제1 주전극(4)이 전면적으로 형성되어 있다. 또한, 반도체 기판(20) 내지는 n-층(11)의 IGBT 셀부에 있어서는 반도체 기판(20)의 제2 주표면 내지는 n-층(11)의 표면으로부터 n-층(11) 내부를 향하여 IGBT 소자(100)의 채널부를 이루는 n-층(11)의 부분을 사이에 두고 서로 마주보는 p웰(8)이 형성되어 있고, 각 p웰(8)의 표면으로부터 그 내부를 향하여 n소스층(7)이 형성되어 있다. 또한, p웰(8)에 삽입된 채널부를 이루는 n-층(11)의 부분 상과, 동일 부분과 n소스층(7)에 삽입된 p웰(8)의 일부분 상과, n소스층(7) 표면의 일부분 상에는 게이트 절연막(6)이 형성되어 있고, 동일 막(6) 상에 게이트 전극층(5)이 형성되어 있음과 함께, 동일 층(5)의 상면 및 측면 전체를 피복하는 절연막(14)이 형성되어 있다. 덧붙여, 동일 막(14)을 전면적으로 피복하도록, n 소스층(7)의 표면의 다른 부분 상과 p웰(8) 표면의 일부분 상과 에미터 전극(1)이 형성되어 있고, 이들의 구성에 의해 IGBT 소자(100)가 형성되어 있다.
한편, IGBT 셀부의 외측에 위치하는 IGBT 소자(100)의 내압 유지부는 다음과 같이 구성되어 있다. 즉, n-층(11) 내의 p웰(8)의 단부와, 제2 반도체층(10)의 표면(10S)으로부터 n-층(11) 내부를 향하여 형성된 n+층(17)의 단부에 삽입된 n-층(11)의 부분 내에는 여러개의, 여기서는 3개의 가드 링(9)이 형성되어 있다. 이 가드 링(9)은 IGBT 소자(100)의 내압 유지를 위해 전계를 완화하기 위한 기지의 구조 부분이고, 표면(10S)으로부터 n-층(11) 내부를 향하고, p형(제1 도전형) 불순물의 웰(p웰)로서 링형으로 형성되어 있다. 그리고, 인접하는 가드 링(9)끼리 간의 피치는 대략 동일하게 설정되어 있다. 또한, 표면(10S) 내에서 3개의 가드 링(9)의 표면(9S)을 포함하는 제1 영역 R1 상에는 필드 산화막 내지는 필드 절연막(15)이 형성되어 있음과 함께, 동일 막(15)의 표면 내에서 3개의 가드 링(9)의 표면(9S) 상측에 위치하는 부분을 포함하는 제2 영역 R2(R2<R1) 상에는, 도 1의 설명시에 이미 기술한 제너 다이오드층(16A)이 형성되어 있다. 여기서는, 동일 층(16A)은 일예로서 폴리실리콘층을 그 모재로서 형성되어 있고 (물론, 다른 부재를 모재로 하여도 좋다), 게이트 전극(2)에 접속한 n 층(도 2에서는 가장 좌단의 n층)으로부터 시작하여 pn 구조를 3회 반복함으로써 형성되어 있다. 따라서, 동일 층(16A)은 6개의 pn 접합 J를 갖고 있다. 더구나, 게이트 전극(2)에 접속한 n층과 후술하는 전극(3)에 접속한 n층[양 n층의 가드 링(9)의 배치 방향의 폭은 대략 동일하다] 간에 배치된 p층과 n층의 각각의 가드 링(9)의 배치 방향에 있어서의 폭에 관해서는 (전자의 폭)<(후자의 폭)의 관계가 성립하고, 더구나, 상기 p층의 폭은 표면(9S)의 가드 링(9)의 배치 방향에 있어서의 폭보다도 작고, 상기 n층의 폭은 가드 링 간격보다도 크다. 또한, 상기 게이트 전극(2)은 도시하지 않은 배선층에 의해, 게이트 전극층(5)과 접속되어 있다. 이하에서는, 제너 다이오드층(16A)을 폴리실리콘 다이오드층(16A)으로 칭한다. 한편, 폴리실리콘 다이오드층(16A) 중의 가장 우단 부분의 n층의 표면 상에는 폴리실리콘 다이오드층용 콜렉터 전극(3)이 형성되어 있고, 동일 전극(3)은 콜렉터 전극(4)과도 연결되어 있다. 그리고, 양전극(2, 3)에 삽입된 폴리실리콘 다이오드층(16A)의 표면 상에는 절연막(14)이 형성되어 있음과 함께, 각부(15, 16A, 2)의 측면과 에미터 전극(1)의 대향하는 측면 간에도 절연막(14)이 형성되어 있다. 또한, 본 실시예에서는 필드 산화막(15)의 막 두께는 도 6a에서 도시한 종래 기술의 막 두께 T0과 동일하다.
이상의 구성에 있어서, 본 실시예에서는 각 가드 링(9)의 표면(9S) 상측에 해당하는 폴리실리콘 다이오드층(16A)의 제1 부분에만 pn 접합 J가 배치되어 인접하는 가드 링(9)끼리 간의 n-층(11) 부분의 상측에 해당하는 폴리실리콘 다이오드층(16A)의 제2 부분(동일 부분은 제1 부분을 삽입한다)과, 가드 링(9)과 p웰(8) 간의 n-층(11)의 부분 상측에 해당하는 제2 부분과, 가드 링(9)과 n-층(17) 간의 n-층(11)의 부분 상측에 해당하는 제2 부분에는 전혀 pn 접합이 배치되지 않도록, 폴리실리콘 다이오드층(16A) 내의 p층과 n층의 치수 및 배치가 설정되어 있다.
이와 같이 폴리실리콘 다이오드층(16A)을 구성함으로써, 도 6a의 종래 기술에서는 형성되어 있던 국소적인 n채널 MOSFET를 n-층(11) 상에 전혀 발생시키지 않게 할 수 있다. 따라서, IGBT 소자(100)의 콜렉터 게이트 간에 설치한 폴리실리콘 다이오드층(16A)의 내압이 변화하지 않는 IGBT를 얻을 수 있다.
도 2에 도시한 바와 같이, 본 실시예에서는 pn 반복하여 배치수를 3으로 하고 있지만, 이 수에 한정되는 것이 아니라, 또한 pn 반복하여 배치수를 크게 하여도 좋다.
또한, 폴리실리콘 다이오드층(16A)은 npn 구조로서 형성할 때에는(pn 접합 J의 수는 2개), 도 3에 도시한 바와 같이, 1개의 가드 링(9)을 n-층(11) 내에 형성하고, 또한 가드 링(9)의 표면(9S) 상측에 위치하는 폴리실리콘 다이오드층(16A)의 제1 부분에 2개의 pn 접합 J를 배치한다.
이상의 설명으로부터 분명해진 바와 같이, 도 2에서는 가드 링 수는 3개이지만, 이 수에 한정되는 것이 아니라, 적어도 1개의 가드 링(9)이 n-층(11) 내에 형성되어 있으면 좋다.
(제2 실시예)
본 실시예에 따른 반도체 장치는 도 6a에 예시한 종래 기술의 제너 다이오드층의 구조를 기본적으로 답습하면서, 이것을 개선하는 점에 특징을 갖고 있다. 즉, 가드 링 간의 n-층 부분의 상측부에 위치하는 폴리실리콘 다이오드층의 제2 부분(상기 제1 부분에 인접하는 부분)에는 항상 pn 접합이 배치되도록 폴리실리콘 다이오드층을 형성하는 경우에 있어서, 폴리실리콘 다이오드층 내의 복수의 pn 접합 내에서 인접하는 pn 접합과, 필드 산화막과, 동일 산화막을 통해 상기 인접하는 양 pn 접합과 대향하며 또한 1개의 가드 링을 포함하는 n-층의 부분으로 구성되는 국소적인 n채널 MOSFET에 있어서의 반전 전압에 대한 마진을 종래보다도 크게 설정한다. 바꾸어 말하면, (반전 전압 Vth)>(인가 전압 VGS)이 되는 조건이 항상 만족되도록, 본 반도체 장치를 구성하는 이유이다.
그것을 위한 구성으로서는 예를 들면 도 4에 도시한 반도체 장치와 같이, 폴리실리콘 다이오드층(16B)의 하부의 필드 산화막(15)의 두께 T를 도 2나 도 6a에 도시한 동일 막(15)의 두께 T0보다도 크게 설정하면 좋다 (T>T0). 예를 들면, 종래 기술에 있어서의 필드 산화막(15)의 두께 T0이 약 1㎛이다라고 하면, 도 4의 필드산화막(15)의 두께 T를 약 1.5㎛ 이상으로 설정하면, 반전 전압 Vth가 증대한 결과, (반전 전압 Vth)>(인가 전압 VGS)의 조건이 성립할 수 있다고 생각한다. 요는, (반전 전압 Vth)>(인가 전압 VGS)의 조건이 성립할 수 있도록, 두께 T를 설정하면 좋은 것이다.
또한, 도 4는 도 2의 경우와 마찬가지로, 3개의 가드 링(9)을 설치함과 함께, 폴리실리콘 다이오드층(16B)을 게이트 전극(2)에 접속된 n층으로부터 시작하여 pn 구조를 3회 반복함으로써 형성하고 있는 예를 도시하고 있고, 도 4 중, 도 2 중의 부호와 동일 부호인 것은 동일한 것을 나타낸다. 물론, 본 실시예에서도 가드 링(9)의 갯수는 적어도 1개 이상이면 좋고, 또한, 폴리실리콘 다이오드층(16B) 중의 pn 접합수도 2 이상이면 좋다.
여기서, 본 실시예에 관해서도, 폴리실리콘 다이오드층(16B) 중의 pn 접합수가 2개이고, 가드 링 수가 1개일 때의 반도체 장치의 구조예를 도 5의 종단면도에 도시한다. 본 도 5에서도 (두께 T)>(두께 T0) 및 (반전 전압 Vth)>(인가 전압 VGS)이 성립한다.
또한, (반전 전압 Vth)>(인가 전압 VGS)의 조건을 성립시킬 수 있는 다른 구성예로서는, 상기 n채널 MOSFET를 구성하는 폴리실리콘 다이오드층의 npn 구조에 있어서의 pn 접합당 내압(항복 전압)을 내리는 방법이 있다. 이와 같이 구성할 때에는, 외관상은 인가 전압 VGS가 반전 전압 Vth에 대해 상대적으로 내려가기 때문에, n채널 MOSFET가 동작하는 것을 억제하여 상기 폴리실리콘 다이오드층(16) (도6a)의 내압이 변화하지 않는 IGBT를 얻을 수 있다. 예를 들면, 종래 기술에 있어서, n채널 MOSFET를 구성하는 폴리실리콘 다이오드층(16)의 pn 접합당 내압이 10V 내지 12V인 것으로 하면, 상기 pn 접합당 내압을 8V 정도로까지 저감화시킴으로써, (반전 전압 Vth)>(인가 전압 VGS)의 조건을 성립시킬 수 있다. 요는, (반전 전압 Vth)>(인가 전압 VGS)의 조건을 얻도록 상기 pn 접합당 내압을 설정하면 좋고, 그와 같은 내압을 갖는 pn 접합으로 이루어지는 폴리실리콘 다이오드층은 기지의 제법으로 그것을 실현 가능하다.
(부기)
제1 실시예 및 제2 실시예에서는 어느 것이나 IGBT 소자(100)가 n채널 IGBT였지만, 이것 대신에 p채널 IGBT 경우에도 본 발명을 적용하는 것은 가능하다. 이 때에는, n형이「제1 도전형」에, p형이 「제2 도전형」에, n콜렉터층이 「제1 반도체층」에, p+버퍼층과 p-드리프트층이 「제2 반도체층」에, 에미터 전극이 「제1 주전극」에, 콜렉터 전극이 「제2 주전극」에 각각 상당하고, 가드 링은 n형 불순물의 층으로 이루어지는 웰로 된다.
또한, 제1 실시예에서는, 가드 링의 표면(9S) 상측에 위치하는 폴리실리콘 다이오드층(16A)의 제1 부분의 중앙 부분은 p층이지만, 이에 한정될 필요성은 없고, 동일 부분이 n층이더라도 좋다.
각 발명에 따르면, 본 제너 다이오드층을 IGBT의 콜렉터 게이트 간에 설치한경우에는, 적어도 1개의 가드 링을 포함하는 제2 반도체층과 제너 다이오드층 중의 인접하는 양 pn 접합과 필드 절연막으로 구성되는 MOSFET가 동작하지 않고, 제너 다이오드층의 내압 변화를 유효하게 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
특히 각 발명에 따르면, 본 제너 다이오드층의 형성 프로세스로서 종래의 것의 형성 프로세스를 그 상태 그대로 이용할 수 있다고 하는 이점이 얻어진다.

Claims (3)

  1. 제1 도전형의 제1 반도체층과 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층을 포함하는 반도체 기판과,
    상기 제2 반도체층의 표면으로부터 상기 제2 반도체층의 내부를 향하여 형성된 상기 제1 도전형의 불순물의 웰로 이루어지는 적어도 1개의 가드 링과,
    상기 제2 반도체층의 상기 표면 내에서 상기 적어도 1개의 가드 링의 표면을 포함하는 제1 영역 상에 형성된 필드 절연막, 및
    상기 필드 절연막의 표면 내에서 상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 부분을 포함하는 제2 영역 상에 형성되어 있고, p층과 n층이 교대로 반복하여 배치됨으로써 형성되는 복수의 pn 접합을 포함하는 제너 다이오드층
    을 포함하고,
    상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 상기 제너 다이오드층의 제1 부분에만 pn 접합이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 부분에 인접하는 상기 제너 다이오드층의 제2 부분에는 상기 pn 접합이 형성되어 있지 않은 것을 특징으로 하는 반도체 장치.
  3. 제1 도전형의 제1 반도체층과 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층을 포함하는 반도체 기판과,
    상기 제2 반도체층의 표면으로부터 상기 제2 반도체층의 내부를 향하여 형성된 상기 제1 도전형의 불순물의 웰로 이루어지는 적어도 1개의 가드 링과,
    상기 제2 반도체층의 상기 표면 내에서 상기 적어도 1개의 가드 링의 표면을 포함하는 제1 영역 상에 형성된 필드 절연막, 및
    상기 필드 절연막의 표면 내에서 상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 부분을 포함하는 제2 영역 상에 형성되어 있고, p층과 n층이 교대로 반복하여 배치됨으로써 형성되는 복수의 pn 접합을 포함하는 제너 다이오드층
    을 포함하고,
    상기 적어도 1개의 가드 링의 상기 표면 상측에 위치하는 상기 제너 다이오드층의 제1 부분에 인접하는 상기 제너 다이오드층의 제2 부분에는 pn 접합이 항상 형성되고,
    상기 제너 다이오드층의 상기 복수의 pn 접합 내에서 인접하는 양 pn 접합과, 상기 적어도 1개의 가드 링을 포함하는 상기 제2 반도체층과, 상기 필드 절연막으로 구성되는 MOSFET에 있어서의 반전 전압이 상기 MOSFET의 인가 전압보다도 큰 것을 특징으로 하는 반도체 장치.
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