KR100517410B1 - 반도체장치 - Google Patents

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KR100517410B1
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

P형 반도체기판 상에 N-형 영역이 확산에 의해 형성되고, N-형 영역의 표면부에 P형 영역이 확산에 의해 형성된다. N-형 영역의 외주부에는 고전압이 인가되었을 때의 P형 반도체기판의 공핍층의 확대를 억제하기 위해 P+형 영역이 형성되어 있다. 반도체기판 상에는 게이트 산화막이 형성되고, 게이트 산화막 상에, 특히 반도체기판에 의해 형성되는 채널영역 및 P+형 영역 상에 다결정 규소에 의한 게이트 전극이 형성되며, 전체적으로, 가로형 N채널 MOSFET과 동일한 구조를 형성한다. N-형 영역 내에 회로소자가 형성되고, 고전압이 인가된다. 게이트 전극 및 소스 영역을 접지함으로써 회로부의 분리를 행한다. 이와 같이 하여, 고내압 IC에 있어서 제조공정의 삭감 및 고내압화 및 회로의 집적화를 도모한다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히, 형광등이나 모터 등의 각종 부하장치의 제어를 행할 수 있는 인버터의 구동회로 등의 고내압 반도체 집적회로 장치에 관한 것이다.
종래, 형광등이나 모터 등의 부하를 구동하는 회로로서 인버터 회로가 사용되고 있다. 도 12는 인버터 회로의 개략적인 구성을 나타내는 회로도이다. 이 인버터 회로에서는, 고전위(예컨대, 100∼700V)의 전원라인에 고내압 MOSFET(23,24) 등의 스위칭 장치가 접속되어 있다. 부하(25)로의 출력은 이 2개의 고내압 MOSFET(23,24)의 접속점(26)으로부터 부여된다.
2개의 고내압 MOSFET(23,24)를 구동하는 구동회로(27)는, 외부로부터의 입력신호(도 12에서는 외부신호로 표기함)를 고전압 회로부(28)(예컨대, 통상 기준전위가 100∼700V에 대하여 전원전위가 120∼720V에서 동작한다)와 저전압 회로부(29) (예컨대, 전원전위가 20V 이하에서 동작한다)로 분할하고, 각각의 고내압 MOSFET (23,24)의 게이트에 신호를 부여한다. 이 구동회로(27)는, 고전압 회로부(28)와 저전압 회로부(29)가 동일 반도체칩 상에 구성되어 있는 집적회로를 사용하고 있는 경우가 많다.
도 13은 종래로부터 사용되고 있는 집적회로의 단면구조를 나타내는 개략 단면도이고, 내부에 형성되는 회로소자는 생략하고 있다. 종래 구조의 큰 특징으로서, P-형 반도체기판(30)상에 N-형 에피택셜 층(31)을 형성하여, 고전압 회로와 저전압 회로를 분리하기 때문에, N-형 에피택셜 층(31)을 분단하는 농도가 높은 P+형 영역(32)을 확산공정에 의해 형성한다(PN 분리). 그리고, P-형 반도체기판(30) 및 P+형 영역(32)을 접지함으로써 N-형 에피택셜 층(31)을 분리하고, 각각의 안에 고전압 회로부(A)(도시 생략) 및 저전압 회로부(B)(도시 생략)가 구성된다. 도면부호 33은 P-형 반도체기판(30)의 표면에 형성한 보호막이다. 또한, 생략한 고전압 회로부(A) 및 저전압 회로부(B)를 구성하는 소자는 바이폴라 트랜지스터 또는 MOSFET로 이루어진다.
이와 같은 P-형 반도체기판(30)을 이용한 집적회로에서는, 사용할 때의 전압이 높아질수록 N-형 에피택셜 층(31)을 두껍게 할 필요가 있다. 예컨대, 일본 특허 공개 평4-180249호 공보(출원인 미쓰비시 덴끼 가부시키가이샤)에 개시된 집적회로의 단면구조를 도 14에 나타낸다. 이 집적회로에서는, P-형 반도체기판(30)에 N-형 에피택셜 층(31)을 형성하고, 이 N-형 에피택셜 층(31)에 바이폴라 트랜지스터의 컬렉터용 N형 매립층(buried layer)(35)을 형성한 후, 제2 N-형 에피택셜 층(34)을 적층하고, 분리영역인 P+층(32)을 형성하여, 회로소자를 두꺼운 N-형 에피택셜 층(31,34)내에 형성한다. 도면부호 36은 베이스 영역, 37은 이미터 영역, 38은 컬렉터 월(collector wall) 영역, 39는 전극이다.
도 13, 도 14에 예를 들어 나타낸 바와 같이, 종래의 고전압 회로부를 가진 고내압 집적회로의 제조는 두꺼운 N-형 에피택셜 층(31,34)을 가진 P-형 반도체기판(30)에서 행해지는 것이 일반적인 방법이다. 이 경우, 기판 제작을 위해 많은 제조공정 및 가공시간이 필요하게 되어, 제조비용의 면에서 불리하게 된다.
또한, N-형 에피택셜 층(31,34)을 두껍게 하여도, 분리 내압은 200V정도가 한계이며, 그 보다 높은 전압, 예컨대, 수백 V 또는 그 이상의 전압이 인가되는 고내압 트랜지스터의 구동용으로는 사용할 수 없다.
또한, N-형 에피택셜 층(31,34)이 두껍게 되면, 소자분리를 위한 P+층(32)도 보다 깊이 확산시키기 위해 P+층(32)의 농도를 높게 할 필요가 있다. 그러나, P+층(32)의 농도를 높게 하면 P+층(32)과 N-형 에피택셜 층(31,34) 사이의 절연내압이 저하한다.
또한, P+층(32)은 깊이방향 뿐만 아니라 가로방향으로도 크게 확산하기 때문에, 칩 전체면적에 대하여 분리영역의 면적 비율이 커지게 되어, 집적화에 불리하다.
이상으로부터, 제조비용과 제품의 고내압화 및 회로부의 집적화를 위해서는 N-형 에피택셜 층(31,34) 및 PN분리를 이용하지 않는 장치 쪽이 바람직하다.
따라서, 본 발명의 목적은, 저전압 회로부와의 고내압 분리를 가능하게 하면서, 제조에 있어서 공정수를 줄여서 저비용화를 도모하는 한편, 고전압 회로부에 있어서 고기능화, 집적화를 가능하게 하는 반도체 장치를 제공하는 것이다.
본 발명의 반도체 장치는, 제1도전형 반도체기판 내에 제2도전형 영역을 형성하고, 제2도전형 영역내의 일부 영역을 둘러싸도록 제2도전형 영역내에 제1도전형 영역을 형성하며, 제1도전형 반도체기판 내에 제2도전형 영역을 둘러싸도록 제1도전형 고농도영역을 형성하고, 제2도전형 영역과 제1도전형 고농도영역에 끼워진 채널영역상에 게이트 절연막을 통해 게이트 전극을 형성하며, 제2도전형 영역 내의 일부 영역에 제1회로소자를 형성하고, 제1도전형 영역과 제1도전형 고농도영역과 게이트 전극을 전기적으로 접속하고 있다. 이 경우, 제1도전형 고농도영역 외측의 제1도전형 반도체기판에는 제2회로소자를 형성할 수 있다. 또한, 제1회로소로서는 저내압 회로소자를 사용할 수 있다.
또한, 저내압 회로소자가 제1도전형 영역, 채널영역 및 제1도전형 고농도영역으로 둘러싸이고, 제1도전형 영역, 소스전극 및 게이트전극이 저전압 회로측 기준전위로 되어 있다. 그래서, 저전압 회로측 기준전위를 기판전위로 설정하고, 제2도전형 영역에 고전압을 인가함으로써, 저내압 회로소자를 둘러싸는 채널영역 및 제2도전형 영역과 제2도전형 영역 내에 형성되는 제1도전형 영역으로 연장되는 공핍층을 형성하여, 고전압 회로부와 저전압 회로부의 절연분리가 1000V 정도의 고내압으로 되도록 한다.
이 구성에 의하면, 소스영역 및 게이트전극에 상당하는 영역을 저전압 측의 기준전위, 즉, 기판전위로 설정함으로써, 제1도전형 반도체기판과 제2도전형 영역의 접합부 부근에서 공핍층이 깊이방향으로 확대되고, 또한 저전압 측의 기준전위로 설정하는 제2도전형 영역과 제1도전형 영역의 접합부를 길게 함으로써 채널영역에서 공핍층이 가로방향으로 확대되게 되고, 제2도전형 영역내의 일부 영역과 제1도전형 고농도영역 외측의 제1도전형 반도체기판의 절연분리를 1000V 정도의 고내압에서 가능하게 하며, 또한 종래 반도체 장치의 특징인 에피택셜 층이나 소자분리를 위한 제1도전형 영역이 존재하지 않는 구조로 함으로서 공정수를 줄이면서 내압특성을 향상시킬 수 있다. 그 이유는, 연장 드레인 영역 내에 역도전형 확산층을 가지는 고내압 가로형 MOSFET의 내압 특성, 즉, 소스영역 및 게이트전극이 접지되었을 때의 드레인과 소스 사이의 내압을 이용하고 있기 때문이다. 또한, 제1회로소자를 형성하는 제2도전형 영역내의 일부 영역은 집적화가 가능하고, 또한 그로 인해 고기능화가 가능하게 된다.
또한, 본 발명의 반도체 장치에 있어서, 제1도전형 영역의 적어도 일부를 제2도전형 영역과 제1도전형 반도체기판의 표면 측의 경계에 걸쳐 형성하여도 좋다.
이 구성에 의하면, 제1도전형 영역에 콘택트(contact)를 형성하지 않고, 제1도전형 영역의 전위를 기판전위(기준전위)로 설정할 수 있고, 제1도전형 영역의 전위를 기판전위(기준전위)로 설정하는 것에 의한 내압의 저하를 회피할 수 있다. 즉, 제1도전형 영역의 전위를 기판전위로 설정하여 제2도전형 영역과 제1도전형 영역 사이에 역바이어스를 인가하기 위해, 제1도전형 영역상의 필드 산화막에 개구하지 않고 제1도전형 영역을 제1도전형 반도체기판에 전기적으로 접속할 수 있어, 고내압 특성을 열화(劣化)시키지 않는다.
또한, 본 발명의 반도체 장치에 있어서, 제1도전형 영역의 확산깊이를 제2도전형 영역의 확산깊이보다도 얕게 하여도 좋다.
이 구성에 의하면, 제1도전형 영역의 저부로부터 제2도전형 영역 및 제1도전형 영역에 공핍층이 형성되게 되고, 내압 특성을 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에 있어서, 제1도전형 영역상에 형성한 두꺼운 절연막의 위까지 게이트전극을 연장 형성하여도 좋다.
이 구성에 의하면, 게이트전극을 제1도전형 영역상에 형성한 두꺼운 절연막의 위까지 연장함으로써, 게이트산화막 아래에서의 전계집중을 완화하여 절연파괴를 방지할 수 있어, 내압 특성을 더욱 향상시킬 수 있다.
또한, 본 발명의 반도체 장치에 있어서, 제1회로소자가 복수인 경우에 있어서, 복수의 제1회로소자를 제2도전형 영역상에 형성한 두꺼운 절연막에 의해 분리하여도 좋다.
이 구성에 의하면, 종래의 CMOS공정을 이용함으로써 회로소자의 분리를 위해 제1도전형 반도체기판까지 이르는 PN분리를 사용할 필요가 없게 되어, 고내압의 분리를 확보하면서 회로구성이 가능하게 된다.
또한, 본 발명의 반도체 장치에 있어서는, 제1도전형 반도체기판내에 그 중앙영역을 제외하고 제2도전형 영역을 형성하고, 제1도전형 반도체기판의 중앙영역을 둘러싸도록 제2도전형 영역내에 제1도전형 영역을 형성하고, 제1도전형 반도체 기판의 중앙영역내의 일부 영역을 둘러싸도록 제1도전형 반도체기판의 중앙영역내에 제1도전형 고농도영역을 형성하고, 제2도전형 영역과 제1도전형 고농도영역에 끼워진 채널영역상에 게이트 절연막을 통해 게이트전극을 형성하고, 제1도전형 영역 외측의 제2도전형 영역에, 예컨대, 저내압 회로소자로 이루어지는 제1회로소자를 형성하여도 좋다. 이 경우에도, 전위의 설정을 상기와 동일하게 행함으로써, 상기와 동일한 작용효과가 얻어진다.
본 발명의 실시형태에 따른 반도체 장치에 대하여, 도 1을 사용하여 설명한다. 도 1은 본 발명의 반도체 장치의 개략적 구성을 나타내며, 고전압 회로부의 분리구조는 고내압 가로형 MOSFET와 동일한 구조로 구성되므로, MOSFET를 이용하여 나타내었다. 도 1에 있어서, 소스 및 게이트를 접지함으로써, 고내압 MOSFET(1)의 연장 드레인 영역에 상당하는 영역에 형성된 고전압 회로부(2)의 전기적인 분리가 이루어진다. 고전압 회로부(2)(예컨대, 기준전위가 100∼700V이고, 제어전압이 120∼720V에서 동작한다)는, 예컨대, 외부 MOSFET의 게이트에 제어신호를 출력하는 작용을 하고, 단독의 P형 또는 N형의 웰(well), 또는 PN접합에 의해 형성된 바이폴라 트랜지스터 또는 MOSFET에 의해 구성되어 있다. 저전압 회로부(3)는 적당한 저전압 제어회로 전압(예컨대, 20V 이하)에 의해 동작하는 것이고, 회로소자는 바이폴라 트랜지스터 또는 MOSFET로 구성되고, 고전압 회로부(2) 및 저전압 회로부(3)가 단일 반도체 칩(4)에 형성되어 있다.
또한, 이상의 예에서는, 본 발명의 반도체 장치에 있어서의 고전압 회로부의 기준전위가 100V∼1000V에 이르는, 높은 전압에서 동작하는 예에 대해 설명하였지만, 본 발명은 이와 같은 사용상태에 한정되지 않고, 예컨대, 통상의 IC와 마찬가지로 단일 전원(예컨대, 20V 이하)에서도 동작이 가능하다.
이하, 본 발명의 반도체 장치의 구체적인 예를 설명한다.
도 2에 본 발명의 실시형태에 있어서의 반도체 장치의 평면도를 나타낸다. 본 발명의 실시형태에서는, MOSFET와 공통인 구조가 많으므로, 각 부분의 설명에는 이하 MOSFET의 명칭과 동일한 명칭을 이용하여 행한다.
P-형 반도체기판(5)에 고전압 회로부(2)를 형성하기 위한 N-형 영역(6)이 형성된다. N-형 영역(6)의 형상에 대해서는, 고전압이 인가될 때에 영역의 코너부에서 발생하는 전계집중에 의한 내압저하를 방지하는데는 원형이 가장 이상적인 형상이지만, 칩 면적 및 배치상의 제약으로부터 원형이 불가능한 경우, 예컨대, 이 도 2에 도시된 바와 같이, 코너부가 둥근 장방형 또는 정방형이어도 좋다. 그 경우, 코너부의 곡률은 가능한 한 큰 것이 바람직하다. 이와 같이 하면, 장방형 또는 정방형인 영역의 코너부에 있어서, 전계집중을 방지하고, 내압 특성을 향상시킬 수 있다.
또한, N-형 영역(6)내에 사각형 고리형상의 P형 영역(7)이 확산에 의해 형성된다. 이 P형 영역(7)의 N-형 영역(6)내에 있어서의 배치는 일부를 N-형 영역(6)을 넘어, P-형 반도체기판(5)에 이르도록 한다. 이와 같은 방법에 의해, P형 영역(7)의 전위가 기판전위(최저전위)로 설정된다. 이 도면에서는, 장방형의 한변을 P-형 반도체기판(5)에 겹치는 형상으로 나타냈지만, 특히 이 방법에 한정되는 것은 아니고, 예컨대, N-형 영역(6)이 원형이면, 도 3 또는 도 4에 도시하는 바와 같은 하나 또는 복수개의 혀(舌) 모양의 돌출 영역(7a)이 N-형 영역(6)을 넘어 P-형 반도체기판(5)에 이르는 형상이어도 좋고, 이 P형 영역(7)의 P-형 반도체기판(5)으로 튀어나온 부분의 개수도 임의로 설정 가능하다. 또한, 도 5에 도시하듯이, P형 영역(7)의 외주 가장자리부가 전체 둘레에 걸쳐 N-형 영역(6)을 넘어 P-형 반도체기판(5)에 이르도록 하여도 좋다.
N-형 영역(6)의 외주부에는, 고전압이 인가되었을 때, 채널영역으로 되는 P-형 반도체기판(5)의 공핍층의 확대를 억제하고, 저전압 회로부(3)로의 공핍층에 의한 영향을 방지하기 위해, P-형 반도체기판(5) 보다 농도가 높은 P+형 영역(8)을 형성한다. 반도체 장치의 고내압 특성에는, P-형 반도체기판(5)의 공핍층의 확대가 어느 정도 필요하므로, N-형 영역(6)과 P+형 영역(8)은 어느 정도 분리할 필요가 있다. 이 거리에 대해서는 필요로 하는 고내압 특성에 따라 임의로 설정할 수 있지만, 거리를 넓게 할수록 고내압 특성이 향상된다. 또한, 공핍층을 가로로 확대하기 위해서는 채널영역에 있어서의, P형 영역(7)과 N-형 영역(6)의 접합부를 가로방향으로 길게 할 필요가 있다.
또한, P-형 반도체기판(5)과 콘택트로서 기능하는 P+형 영역(8)의 농도의 관계에 관하여, P-형 반도체기판(5)은 1.0×1013 ∼ 1.0×1015/㎠, P+형 영역(8)에 대해서는 P-형 반도체기판(5) 보다 불순물 농도가 높으면 좋으며, 또한, 1.0×1016 ∼ 1.0×1017/㎠의 표면농도로 설정하는 것이 바람직하다. 또한, P형 영역(7)은 불순물 농도가 5.0×1015 ∼ 5.0×1016 정도로 설정된다.
또한, N-형 영역(6)과 P-형 반도체기판(5)과 P+형 영역(8)상에는, 게이트 산화막(10)을 통해 게이트 전극(11)이 형성된다. 게이트 전극(11)은, P형 영역(7)에 일부 겹쳐져 있지만, 이 겹쳐진 거리에 대해서는 고내압 특성과 관계하여, 고내압 특성을 향상시키는 경우에는, P형 영역(7)을 게이트 전극(11)으로부터 분리하면 좋다.
N-형 영역(6)과 P-형 반도체기판(5)과 P+형 영역(8)은 콘택트 윈도(9; contact window) 및 드레인 전극(15) 및 소스 전극(16)에 의해, 각각 전위가 부여된다. N-형 영역(6)내에는 고전압 회로부(2)가 형성된다.
도 6 및 도 7은 본 발명의 실시형태에 있어서의 반도체 장치의 단면도이며, 특히 도 2의 X-X'방향 및 Y-Y'방향에서의 고전압 회로부(2)와 저전압 회로부(3)의 분리에 관한 부분을 나타낸 것이다.
도 6 및 도 7에 있어서, P-형 반도체기판(5)에 N-형 영역(6)이 확산에 의해 형성되고, N-형 영역(6) 내에 사각형 고리형상의 P형 영역(7)이 확산에 의해 형성된다. 이 경우, P형 영역(7)은 N-형 영역(6)의 표면부에 형성되는 경우를 도시했지만, 내부에 형성되어 있어도 기능적으로는 동일하다.
또한, P형 영역(7)의 확산깊이는 N-형 영역(6)보다 얕을 필요가 있으며, 예컨대 0.3∼2㎛ 정도로 설정된다. 왜냐하면, 깊은 경우에는 N-형 영역(6)이 P형 영역(7)에 의해 잘게 나누어지게 되어, 본 발명에서 나타내는 고내압 분리의 형태를 이룰 수 없게 되기 때문이다.
또한, P형 영역(7)은, 도 2의 Y-Y'선으로 나타낸 바와 같이, 영역의 일부가 N-형 영역(6)에 걸쳐서, P-형 반도체기판(5)에 이름으로써, 기판전위와 동일한 전위가 부여된다.
N-형 영역(6)의 외주부에 P-형 반도체기판(5) 보다 농도가 높은 사각형 고리형상의 P+형 영역(8)을 형성한다. P-형 반도체기판(5) 상에는 게이트 산화막(두께 0.02∼0.1㎛ 정도)(10)이 형성되고, 게이트 산화막(10) 상에 다결정 규소에 의한 사각형 고리형상의 게이트 전극(11)이 채널영역 및 N-형 영역(6) 상의 필드 산화막(13)에 걸쳐 형성되며, 전체로서, 가로형 N채널 MOSFET와 동일 구조를 형성하고 있다. 또한, 게이트 전극과 P형 영역(7)은 도 2에서 도시하듯이 일부 겹쳐져 있다.
드레인부는 N+형 영역(12) 및 연장 드레인 영역에 상당하는 N-형 영역(6)에 의해 구성되고, 소스 영역은 P-형 반도체기판(5) 보다 농도가 높은 P+형 영역(8)에 의해 구성된다. 드레인부에서는, N+형 영역(12)과 P형 영역(7)은 각각의 설정되는 전위가 다르므로, 서로 분리할 필요가 있다. 또한, N-형 영역(6) 상에는 두꺼운(0.6∼1.0㎛ 정도) 필드 산화막(13)이 형성되고, 게이트 전극(11)은 필드 산화막(13) 상에 일부 겹쳐진다. 필드 산화막(13) 및 게이트 산화막(10) 상에는 층간 절연막(14)이 형성된다. 드레인부 및 소스부의 전위는 드레인 전극(15) 및 소스 전극(16)에 의해 부여된다.
이 반도체 장치에 있어서는, P+형 영역(8)으로 이루어진 소스 영역 및 게이트 전극(11)이 접지되어 있는 점이 큰 특징이다. 연장 드레인 영역에 상당하는 N-형 영역(6)에 형성되어 있는 저내압 회로소자에 의한 고전압 회로부(2)가 동작할 때, 드레인 전극(15)으로부터 N+형 영역(12)을 통해, N-형 영역(6)에 고전압이 인가된다. 그때의 상태를 도 6에 도시한다. 도 6에 있어서, 사선부로 나타내는 영역은, P형 영역(7)과 N-형 영역(6)의 접합부, 및 P-형 반도체기판(5)과 N-형 영역(6)의 접합부로부터 확대되는 공핍층이고, 이 공핍층은 P-형 반도체기판(5)의 깊이 방향으로 크게 확대되며, 또한 채널 영역에서 가로 방향으로 크게 확대된다. 이와 같이 확대된 공핍층을 이용함으로써, 고전압 회로부(2)와 저전압 회로부(3)의 절연분리가 1000 V 정도의 고내압에서 가능하게 된다.
또한, 공핍층 내의 전위분포는 게이트 전극(11) 및 P형 영역(7)의 겹침과 관계하고, 겹친 부분이 작아질수록 고전압이 인가되어도 공핍층 내의 전위분포는 안정된다. 또한, 게이트 전극(11)을 N-형 영역(6) 상의 필드 산화막(13) 상에 형성함으로써, 게이트 산화막(10)하에서의 전계집중을 완화하여 절연 파괴를 방지한다.
또한, 공핍층이 기판 표면을 가로방향으로 확대할 경우, 공핍층이 P+형 영역(8)에 접촉하면, 그 고농도영역(P+형 영역(8))을 위해 공핍층은 그로부터 기판 방향으로 확대되기 어렵게 되므로, 저전압 회로부(3)를 이 고농도영역(P+형 영역(8))의 근처에 배치하여도 공핍층에 의한 영향이 발생하지 않는다.
도 7은 도 2의 Y-Y'선의 단면을 나타내고, 도 6과 비교하면 P형 영역(7)의 전위를 설정하기 위해 N-형 영역(6)에 걸쳐서, P-형 반도체기판(5)에 이르러, P형 영역(7)과 P-형 반도체기판(5)이 직접 접속되어 있는 점이 큰 특징이다. 이와 같이 하면, P형 영역(7)을 기판전위로 하기 위해, P형 영역(7) 상의 필드 산화막(13)에 개구하여 콘택트를 형성하는 것이 불필요하게 되고, 콘택트 형성에 의한 내압 저하를 회피할 수 있다.
또한, P형 영역(7)은, 도 8에 도시하듯이, P+형 영역(8)을 넘어 저전압 회로부(3)까지 연장되어도 좋다. 즉, P형 영역(7) 내에 P+형 영역(8)이 형성되는 것과 같은 상태라도 좋다.
이상에서 설명한 반도체 장치의 구성에서는, 가로형 MOSFET와 마찬가지의 구조이므로, 종래의 에피택셜 층을 가진 반도체기판에 의한 반도체 장치와 비교하면, 동일한 고내압 특성을 가지는 반도체 장치를 제조하기 위해서는, 종래예에서는 두꺼운 N-형 에피택셜 층(통상 20∼50㎛)의 형성, 이어서 소자분리용 P+형 영역 형성을 위해 마스크공정, 불순물 도핑공정, 확산공정이 필요하게 된다. 한편, 본 발명에서는 이들 공정이 필요하지 않으므로 제조공정이 적어진다고 하는 이점이 있다.
다음에, 도 9에 본 발명의 실시형태에 따른 반도체 장치에 있어서의 고전압 회로부(2) 내의 저내압 회로소자를 나타낸다. 도 9는 CMOS회로로서 필요한 P채널 MOSFET(200)와 N채널 MOSFET(100), 및 아날로그 동작에 이용되는 바이폴라 트랜지스터(300)의 구조를 도시하는 것이다. 각각의 소자는 도 6 및 도 7의 N-형 영역(6)에 형성되어 있다. 또한, N채널 MOSFET(100)에 대해서는, 채널을 형성하기 위해 드레인부 및 소스부는 P-형 영역 내에 형성할 필요가 있다. 이 때문에, N채널 MOSFET(100)는 N-형 영역(6) 내에 P-형 확산층(50)을 형성하고, 드레인 및 소스를 위한 N+형 영역(51A,51B)이 P-형 확산층(50) 내에 형성된다. P채널 MOSFET(200)는 N-형 영역(6) 내에 드레인 및 소스의 P+형 영역(52A,52B)이 형성된다. 각각의 MOSFET(100,200)는 N-형 영역(6)의 상부에 게이트 산화막(53)이 형성되고, 또한, 이 게이트 산화막(53) 상에 게이트 전극(55,56)이 형성되어 있으며, N채널 MOSFET(100)의 드레인 및 소스의 N+형 영역(51A,51B)은 드레인 전극(57) 및 소스 전극(58)에 의해 전위가 부여되고, P채널 MOSFET(200)의 드레인 및 소스의 P+형 영역(52A,52B)은 드레인 전극(59) 및 소스 전극(60)에 의해 전위가 부여된다.
바이폴라 트랜지스터(300)에 대해서는, N-형 영역(6)을 컬렉터로 하고, P-형 확산층(61)을 베이스로 하며, N+형 영역(62)을 이미터로 하는 NPN형 트랜지스터가 형성 가능하다. 컬렉터 전위는 컬렉터 전극(63)에 의해 N+형 영역(64)을 통해 N-형 영역(6)에 부여되고, 베이스 전위는 베이스 전극(65)에 의해 P+형 영역(66)을 통해 P-형 확산층(61)에 부여되고, 이미터 전위는 이미터 전극(67)에 의해 N+형 영역(62)에 부여된다.
또한, 본 발명의 실시형태에 따른 반도체 장치는, 분리를 위한 P+형 영역을 모두 이용하도록 하기 위해, 회로부 내의 각 소자의 분리는 두꺼운 필드 산화막(13)을 이용하고, 통상의 CMOS 공정과 동일하게 자기분리에 의한 방법으로 행하고 있다. 따라서, 종래의 반도체 장치와 비교하여 회로의 집적화에 유리하게 된다.
여기서, 상기 본 발명의 실시형태의 주요 구성과 그 작용효과의 관계를 이하에 정리하여 기재한다.
첫째, 이 반도체 장치는, P-형 반도체기판(5) 내에 N-형 영역(6)을 형성하고, N-형 영역(6) 내의 일부 영역을 둘러싸도록 N-형 영역(6) 내에 P형 영역(7)을 형성하며, P-형 반도체기판(5) 내에 N-형 영역(6)을 둘러싸도록 P+형 영역(8)을 형성하고, N-형 영역(6)과 P+형 영역(8)에 끼워진 채널영역 상에 게이트 절연막을 통해 게이트 전극(11)을 형성하며, N-형 영역(6) 내의 일부 영역에 고전압 회로부(2)로서 제1회로소자를 형성하고, P형 영역(7)과 P+형 영역(8)과 게이트 전극(11)을 전기적으로 접속하고 있다.
이 구성에 의하면, 소스 영역 및 게이트 전극(11)에 상당하는 영역을 저전압 측의 기준전위, 즉, 기판전위로 설정함으로써, P-형 반도체기판(5)과 N-형 영역(6)의 접합부 부근에서 공핍층이 깊이 방향으로 확대되고, 또한, 저전압 측의 기준전위로 설정하는 N-형 영역(6)과 P형 영역(7)의 접합부를 길게 함으로써 채널영역에서 공핍층이 가로방향으로 확대되게 되며, N-형 영역(6) 내의 일부 영역과 P+형 영역(8) 외측의 P-형 반도체기판(5)의 절연분리를 1000V 정도의 고내압에서 가능하게 하고, 또한, 종래의 반도체 장치의 특징인 에피택셜 층이나 소자분리를 위한 P형 영역(7)이 존재하지 않는 구조로 함으로써 공정수를 줄여서 내압 특성을 향상시킬 수 있다. 그 이유는, 연장 드레인 영역 내에 역도전형 확산층을 가지는 고내압 가로형 MOSFET의 내압 특성, 즉, 소스 영역 및 게이트 전극(11)이 접지되었을 때의 드레인과 소스 사이의 내압 특성을 이용하고 있기 때문이다. 또한, 제1회로소자를 형성한 N-형 영역(6)의 일부 영역, 즉, 고전압 회로부(2)에서는, 집적화가 가능하고, 또한 그로 인해 고기능화가 가능하게 된다.
둘째, 이 반도체 장치는, P+형 영역(8) 외측의 P-형 반도체기판(5)에 저전압 회로부(3)로서 제2회로소자를 형성하고 있다.
이 구성에 의하면, N-형 영역(6) 내의 일부 영역에 형성한 제1회로소자로 이루어지는 고전압 회로부(2)와 P+형 영역(8) 외측의 P-형 반도체기판(5)에 형성한 제2회로소자로 이루어지는 저전압 회로부(3)를 고내압에서 분리할 수 있다.
셋째, 이 반도체 장치는 고전압 회로부(2)를 구성하는 제1회로소자가 저내압 회로소자이다.
이 구성에 의하면, N-형 영역(6) 내의 일부 영역에 형성한 제1회로소자를 저내압 회로소자로 하고 있기 때문에, N-형 영역(6) 내의 일부 영역 내의 회로 형성이 용이하다.
넷째, 이 반도체 장치는 P형 영역(7)과 P+형 영역(8)과 게이트 전극(11)을 P+형 영역(8) 외측의 P-형 반도체기판(5)에 형성되는 회로의 기준전위로 설정하고 있다.
이 구성에 의하면, N-형 영역(6) 내의 일부 영역에 형성한 고전압 회로부(2)의 제1회로소자와 P+형 영역(8) 외측의 P-형 반도체기판(5)에 형성한 저전압 회로부(3)의 제2회로소자를 고내압에서 분리할 수 있다.
다섯째, 이 반도체 장치는 P형 영역(7)의 적어도 일부를 N-형 영역(6)과 P-형 반도체기판(5)의 표면 측의 경계에 걸쳐서 형성하고 있다.
이 구성에 의하면, P형 영역(7)에 콘택트를 형성하지 않고, P형 영역(7)의 전위를 기판전위(기준전위)로 설정할 수 있으며, P형 영역(7)의 전위를 기판전위(기준전위)로 설정하는 것에 의한 내압의 저하를 회피할 수 있다. 즉, P형 영역(7)의 전위를 기판전위로 설정하여 N-형 영역(6)과 P형 영역(7)의 사이에 역바이어스를 인가하기 위해, P형 영역(7) 상의 필드 산화막(13)에 개구하지 않고 P형 영역(7)을 P-형 반도체기판(5)에 전기적으로 접속할 수 있고, 고내압 특성을 열화시키지 않는다.
여섯째, 이 반도체 장치는 P형 영역(7)의 확산 깊이를 N-형 영역(6)의 확산깊이 보다 얕게 하고 있다.
이 구성에 의하면, P형 영역(7)의 저부로부터 N-형 영역(6) 및 P형 영역(7)에 공핍층이 형성되게 되어, 내압 특성을 향상시킬 수 있다.
일곱 번째, 이 반도체 장치는 P형 영역(7) 상에 형성한 두꺼운 절연막의 위까지 게이트 전극(11)을 연장 형성하고 있다.
이 구성에 의하면, 게이트 전극(11)을 P형 영역(7) 상에 형성한 두꺼운 절연막인 필드 산화막(13)의 위까지 연장함으로써, 게이트 산화막(10) 하에서의 전계집중을 완화하여 절연파괴를 방지할 수 있고, 내압 특성을 한층 향상시킬 수 있다.
여덞 번째, 이 반도체 장치는 N-형 영역(6)의 평면형상이 코너부에 곡률을 가진 직사각형 또는 정사각형, 또는 원형이다.
이 구성에 의하면, N-형 영역(6)에 고전압이 인가될 때에 영역의 코너부에 있어서 전계집중을 방지하여, 내압 특성을 향상시킬 수 있다.
아홉 번째, 이 반도체 장치는 고전압 회로부(2)의 제1회로소자의 동작 기준 전위를 P+형 영역(8) 외측의 P-형 반도체기판(5)에 형성되는 회로의 기준전위 보다 높게 하고 있다.
이 구성에 의하면, 인버터회로에서의 동작이 가능하게 된다.
열번째, 이 반도체 장치는 고전압 회로부(2)의 제1회로소자가 복수이고, 이 복수의 제1회로소자를 N-형 영역(6) 상에 형성한 두꺼운 절연막에 의해 분리하고 있다.
이 구성에 의하면, 종래의 CMOS 공정을 이용함으로써 회로소자의 분리를 위해 P-형 반도체기판(5)까지 이르는 PN분리를 사용할 필요가 없게 되어, 고내압의 분리를 확보하면서 회로구성이 가능하게 된다.
또한, 이상의 설명은 본 발명의 주요한 이용방법인, 인버터회로부에 있어서의 구동회로와 같은 기준전위가 수백 V에 달하는 상태에서 사용하는 회로를 포함하는 반도체 장치의 경우에서 행하였지만, 본 발명은 상기한 사용방법에 한정되지 않고, 예컨대, 도 9에 있어서 P형 영역(7)을 접지하고, N-형 영역(6)의 전위를 저전압(예컨대, 20V 이하)으로 설정함으로써, 일반적인 IC에도 폭넓게 적용 가능하다.
또한, 상기 실시형태에서는, 고전압 회로부가 내측이고, 저전압 회로부가 외측이었지만, N-형 영역(6)을 P-형 반도체기판(5)의 중앙부를 제외한 영역에 형성함으로써, 고전압 회로부가 외측이고, 저전압 회로부가 내측으로 하는 것도 가능하다. 또한, 상기 실시형태에서는, 제1도전형이 P형이고, 제2도전형이 N형이었지만, 반대로 제1도전형이 N형이고, 제2도전형이 P형인 구조, 즉, 상기 실시형태의 도전형식을 역으로 한 것도 실시형태로서 고려할 수 있다.
또한, 상기 실시형태에서는, P형 영역(7)은 연속한 고리형상으로 형성되어 있었지만, 특별히 연속적으로 배치시킬 필요는 없으며, 공핍층이 N-형 영역(6)의 주위를 연속하여 둘러쌀 수 있으면, 예컨대, 도 10에 도시하듯이, 단속적으로 배치되어 있어도 좋다. 또한, 혀 모양의 돌출 영역(7a)은, 도 11에 도시하듯이, 분리된 P형 영역(7)의 전체에 형성할 필요는 없고, 어느 하나의 P형 영역(7)에만 형성하여도 좋다. 그 이유는, 분리된 복수의 P형 영역(7)이 도시하지 않는 배선 등에 의해 서로 접속되어 있기 때문이다. 또한, 게이트 전극(11)에 대해서도 마찬가지로 단속적으로 배치되어 있어도 좋다. 또한, P+형 영역(8)에 대해서도 마찬가지로 단속적인 배치이어도 좋다. 당연히, 게이트 전극(11), 드레인 전극(15) 및 소스 전극(16)에 대해서도, 연속한 고리형상일 필요는 없으며, 부분적으로 형성되면 충분하다.
도 1은 본 발명의 실시형태에 따른 반도체 장치의 구성을 나타내는 개략도이다.
도 2는 본 발명의 실시형태에 따른 반도체 장치의 구성을 나타내는 평면도이다.
도 3은 본 발명의 실시형태에 따른 반도체 장치의 다른 예의 구성을 나타내는 개략평면도이다.
도 4는 본 발명의 실시형태에 따른 반도체 장치의 다른 예의 구성을 나타내는 개략평면도이다.
도 5는 본 발명의 실시형태에 따른 반도체 장치의 다른 예의 구성을 나타내는 개략평면도이다.
도 6은 도 2의 X-X'선에 따른 단면도이다.
도 7은 도 2의 Y-Y'선에 따른 단면도이다.
도 8은 본 발명의 실시형태에 따른 반도체 장치의 다른 예의 구성을 나타내는 단면도이다.
도 9는 본 발명의 실시형태에 따른 반도체 장치에 있어서의 고전압 회로부에서의 소자의 구조를 나타내는 단면도이다.
도 10은 본 발명의 실시형태에 따른 반도체 장치의 다른 예의 구성을 나타내는 개략평면도이다.
도 11은 본 발명의 실시형태에 따른 반도체 장치의 다른 예의 구성을 나타내는 개략평면도이다.
도 12는 종래의 인버터회로의 개략적인 구성을 나타내는 회로도이다.
도 13은 종래 반도체 장치의 개략적인 구조를 나타내는 단면도이다.
도 14는 종래 고내압 반도체 장치의 개략적인 구조를 나타내는 단면도이다.

Claims (14)

  1. 제1도전형 반도체기판; 상기 제1도전형 반도체기판 내에 형성된 제2도전형 영역; 상기 제2도전형 영역 내의 일부 영역을 둘러싸도록 상기 제2도전형 영역 내에 형성된 제1도전형 영역; 상기 제1도전형 반도체기판 내에 상기 제2도전형 영역을 둘러싸도록 형성된 제1도전형 고농도영역; 상기 제2도전형 영역과 상기 제1도전형 고농도영역에 끼워진 채널영역 상에 게이트 절연막을 통해 형성된 게이트 전극; 및 상기 제2도전형 영역 내의 상기 일부 영역에 형성된 제1회로소자를 구비하고;
    상기 제1도전형 영역과 상기 제1도전형 고농도영역과 상기 게이트 전극을 전기적으로 접속한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1도전형 고농도영역 외측의 상기 제1도전형 반도체기판에 제2회로소자를 형성한 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1회로소자는 저내압 회로소자인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1도전형 영역과 상기 제1도전형 고농도영역과 상기 게이트 전극을 상기 제1도전형 고농도영역 외측의 상기 제1도전형 반도체기판에 형성되는 회로의 기준전위로 설정한 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 제1도전형 영역의 적어도 일부를 상기 제2도전형 영역과 상기 제1도전형 반도체기판의 표면 측의 경계에 걸쳐서 형성하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 제1도전형 영역의 확산깊이가 상기 제2도전형 영역의 확산깊이 보다 얕은 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 제1도전형 영역 상에 형성된 두꺼운 절연막의 위까지 상기 게이트 전극을 연장 형성하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 제2도전형 영역의 평면형상이 코너부에 곡률을 가진 직사각형 또는 정사각형, 또는 원형인 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제2항에 있어서, 상기 제1회로소자의 동작 기준전위를 상기 제1도전형 고농도영역 외측의 상기 제1도전형 반도체기판에 형성되는 회로의 기준전위보다 높게 한 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제2항에 있어서, 상기 제1회로소자가 복수이고, 상기 복수의 제1회로소자를 상기 제2도전형 영역 상에 형성된 두꺼운 절연막에 의해 분리한 것을 특징으로 하는 반도체 장치.
  11. 제1도전형 반도체기판; 상기 제1도전형 반도체기판 내에 그 중앙영역을 제외하고 형성된 제2도전형 영역; 상기 제1도전형 반도체기판의 상기 중앙영역을 둘러싸도록 상기 제2도전형 영역 내에 형성된 제1도전형 영역; 상기 제1도전형 반도체기판의 상기 중앙영역 내의 일부 영역을 둘러싸도록 상기 제1도전형 반도체기판의 상기 중앙영역 내에 설치한 제1도전형 고농도영역; 상기 제2도전형 영역과 상기 제1도전형 고농도영역에 끼워진 채널영역 상에 게이트 절연막을 통해 형성된 게이트 전극; 및 상기 제1도전형 영역 외측의 상기 제2도전형 영역에 형성된 제1회로소자를 구비하고;
    상기 제1도전형 영역과 상기 제1도전형 고농도영역과 상기 게이트 전극을 전기적으로 접속한 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제1도전형 반도체기판의 중앙영역 내의 일부 영역에 제2회로소자를 형성한 것을 특징으로 하는 반도체 장치.
  13. 제11항 또는 제12항에 있어서, 상기 제1회로소자는 저내압 회로소자인 것을 특징으로 하는 반도체 장치.
  14. 제11항 또는 제12항에 있어서, 상기 제1도전형 영역과 상기 제1도전형 고농도영역과 상기 게이트 전극을 상기 제1도전형 반도체기판의 중앙영역 내의 일부 영역에 형성되는 회로의 기준전위로 설정한 것을 특징으로 하는 반도체 장치.
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