KR100332115B1 - 반도체전력소자및그제조방법 - Google Patents

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Abstract

본 발명은 반도체 전력 소자 제조 방법이 개시된다.
낮은 전원 전압에서도 동작 할 수 있고, 전류 구동 능력을 높이고 제조 공정을 간단히 하기 위해 PMOS 트랜지스터 드레인 영역과 바이폴라 트랜지스터 베이스 영역을 공유시키고, N+ 매몰층과 바이폴라 콜렉터 영역을 확산 공정으로 연결시킨다.

Description

반도체 전력 소자 및 그 제조 방법
본 발명은 반도체 전력 소자 및 그 제조 방법에 관한 것으로, 특히 PMOS 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자에 관한 것이다.
일반적으로 반도체 전력 소자는 MOS 소자에 의한 전압 특성과 바이폴라 형태의 전류 구동 원리가 응용되어 구현된다. 종래의 결합형 전력 소자로는 IGBT(Insulated Gate Bipolar Transistor)가 있으나 소자 구조상 기판의 금속 전압이 필요하므로 낮은 전압에서 동작하는 CMOS 소자와 동일한 칩내에서 제조할 수 없는 단점이 있다.
따라서 본 발명은 낮은 전원 전압에서 동작하는 CMOS 트랜지스터와 동일한 칩에서 제조할 수 있는 반도체 전력 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 N+ 버리드층과 바이폴라 트랜지스터 접합 콜렉터를 확산 공정에 의해 연결하여 전류구동 능력을 높이데 있다.
본 발명의 또 다른 목적은 PMOS 트랜지스터의 드레인 영역과 바이폴라 트랜지스터 베이스 영역을 공유시킴으로서 제조 공정을 간단히 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 P형 기판의 선택된 영역에 N+ 버리드층을 형성하고, 선택된 영역을 포함하는 전체 구조 상부에 N-에피텍셜층을 형성하는 단계와, 상기 N-에피텍셜층상의 소정부분에 상기 N+ 버리드층의 양측과 연결되도록 하는 N+ 딥 콜렉터(N+ Deep Collector)를 형성하는 단계와, 상기 N-에피텍셜층의 선택된 영역에 NPN 바이폴라 트랜지스터의 P-베이스를 형성하는 단계와, 상기 전체 구조 상부에 서로 이격된 소자 분리막용 필드 산화막을 형성하고, PMOS 영역에 산화막과 게이트 전극을 형성하는 단계와, 상기 게이트 전극 일측의 N-에피텍셜층에 P+ 소오스 전극을 다른측인 N-에피텍셜층과 P-베이스 확산영역 접합 부분에 P+ 드레인 전극을 형성하는 단계와, 상기 P-베이스의 소정부분에 NPN 바이폴라 트랜지스터의 N+ 에미터전극을 형성하는 단계와, 상기 소오스 금속 배선 드레인 금속 배선, 에미터 금속배선 및 콜렉터 금속배선을 형성하는 단계로 이루어진 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제 1 도는 본 발명에 따른 반도체 전력 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
제 1 도와 관련하여, P형 기판(1)에 N+형 불순물 이온 주입 공정으로 N+ 버리드층(2)이 형성되고, N형 에피텍셜(n-Epitaxial) 성장방법으로 N-에피텍셜층(3)이 형성된다. PMOS 와 NPN 바이폴라 트랜지스터가 형성될 N-에피텍셜층(3)상의 소정부분에 N+ 불순물 이온 주입 공정으로 하부의 N+ 버리드층(2)의 양측과 연결되도록 하는 N+ 딥 콜렉터(N+ Deep Collector)(4)가 형성된다. 상기 N+ 딥 콜렉터(4)는 N+ 버리드층(2)과 연결되므로서 콜렉터 직렬 저항을 감소시켜 동작 주파수를 증가시키는 효과가 있다.
상기 전체 구조 상부에 NPN 바이폴라 트랜지스터의 영역에 P형 불순물 이온주입 공정으로 일정폭의 깊이를 갖는 P-베이스 확산영역이 형성되어 NPN 바이폴라 트랜지스터의 P-베이스(6)가 형성된다. 상기 P-베이스(6)로 작용하는 P-베이스 확산 영역은 이후 공정에 의해 형성될 PMOS 트랜지스터의 P+ 드레인 전극(9B)과 접합하여 NPN 바이폴라 트랜지스터와 PMOS 트랜지스터를 전기적으로 결합시키는 드레인 전극 및 베이스 전극의 전극 공용으로 사용된다.
상기 전체 구조 상부에 산화막(7A)과 폴리 실리콘(7B)를 적층한 후 리소그라피(Lithography)공정 및 식각 공정으로 PMOS 영역에 게이트 전극(8)이 형성된다.
상기 PMOS의 소오스 및 드레인 불순물 이온 주입 공정으로 상기 게이트 전극(8) 일측의 N-에피텍셜층 기판에 P+ 소오스 전극(9A)을 다른측인 N-에피텍셜층과 P-베이스 확산영역 접합부분에 P+ 드레인 전극(9B)이 형성된다.
상기 NPN 바이폴라 트랜지스터의 에미터 블순물 이온 주입 공정으로 상기 P-베이스(6)의 소정부분에 N+ 에미터 전극(9C)을 형성한다. 상기 P+ 드레인 전극(9B)과 N+ 에미터 전극(9C) 사이에 필드 신화막(5)이 형성되어 전류가 표면으로 흐르는 것을 방지하여 베이스 전류를 극대화시킨다.
상기 전체 구조상에 층간 절연막(10A) 및 BPSG 막(10B)을 순차적으로 형성한 후, 콘택 마스크를 이용한 식각 공정으로 P+ 소오스 전극(9A), P+ 드레인 전극(9B), N+ 에미터 전극(9C), N+ 딥 콜렉터 전극(4)을 개방한 다음, 전체구조상부에 소정의 금속을 증착하여 각 부분을 패턴닝한다. 상기 P+ 소오스 전극(9A) 상에 접속되어 패턴화된 금속배선은 소오스 금속배선(11B)이고, 상기 P+ 드레인 전극(9B)상에 패턴화된 금속 배선은 드레인 금속 배선 (11C)이고, 상기 N+ 에미터전극(9C)상에 접속되어 패턴화된 금속배선은 에미터 금속배선(11D)이며, 상기 N+ 딥 콜렉터 전극(5)상에 접속되어 패턴화된 금속배선은 콜렉터 금속배선(11A)이다.
제 2 도는 본 발명에 따른 반도체 전력 소자의 등가 회로도이다.
제 2 도와 관련하여, PMOS 트랜지스터(Q1)의 소오스 단자(S)와 NPN 바이폴라 트랜지스터(Q2)의 콜렉터 단자(C)는 상호접속되는데, 이는 제 1도에서 소오스 금속배선(11B)과 콜렉터 금속배선(11A)에 의해 접속된다. 그리고 드레인 단자(D)는 베이스 단자(B)와 접속되는데, 이는 제 1 도 에서 P+ 드레인 전극(9B)이 베이스(6)인 P-베이스 확산영역 접합부분에 포함되어 접속되는 형태가 된다.
즉, 게이트,소오스 및 드레인 단자(G, S 및 D)를 갖는 PMOS 트랜지스터(Q1)는 베이스,콜렉터 및 에미터 단자(B, C 및 E)를 갖는 NPN 바이폴라 트랜지스터(Q2)와 결합하여 전력소자를 이루는데, 결합방법에 있어 동일 칩상에서 금속배선에 의해 소오스와 콜렉터가 접속되고 베이스에 드레인이 공유되어 접속된다. 그리고 PMOS 트랜지스터(Q1)는 입력단으로 동작하고 NPN 바이폴라 트랜지스터(Q2)는 출력단으로 동작한다.
동작을 간단히 설명하면,
PMOS 트랜지스터(Q1)의 소오스(S)와 NPN 바이폴라 트랜지스터(Q2)의 콜렉터(C)에는 전원 전압(VDD)이 인가되고, 드레인 전류는 NPN 바이폴라 트랜지스터(Q2)의 베이스 전류 성분이 되어 회로의 총전류 It는 바이폴라 트랜지스터(Q2)의 공통 에미터 전류 이득(Common Emitter Current Gain)만큼 증폭된다. 따라서 바이폴라 트랜지스터(Q2)의 에미터 전류는
It = Ie = Id+ Ic= (1 + hfe) Id이다.
(단, It = 총 전류, Ie = 에미터 전류, Id = 드레인 전류, Ic = 콜렉터 전류)
공통 에미터 전류이득은 hfe 이므로 에미터에 흐르는 전류(IE)는 PMOS의 드레인 전류가 I+hfe 만큼 증폭되며, 이에따라 전류구동능력이 PMOS에 비하여 I+hfe 만큼 커지고 항복전압이 PMOS의 펀치스루전압(Punchthrough Voltage)이 아닌 바이폴라 트랜지스터의 콜렉터와 에미터간의 항복전압과 같으므로 항복전압이 커지며, 또한 입력저항도 높게된다.
상술한 바와같이 PMOS 트랜지스터와 NPN 바이폴라 트랜지스터를 동일 칩상에서 전기적으로 결합시키되, PMOS 의 드레인과 NPN 바이폴라의 베이스 영역을 공유시킴으로서 제조 공정을 간단히 할 수 있고, CMOS 트랜지스터와 동일 칩상에서 제조할수 있는 장점이 있고 N+매몰층과 바이폴라 트랜지스터의 콜렉터 영역을 불순물 주입에 의한 확산작용으로 접속함으로서 전류 구동 능력을 높일 수 있는 효과가 있다.
제 1 도는 본 발명에 따른 반도체 전력 소자의 제조 방법을 설명하기 위한 소자의 단면도.
제 2 도는 본 발명에 따른 반도체 전력 소자의 등가 회로도.
* 도면의 주요 부분에 대한 부호의 설명*
1 : P형 기판 2 : N+ 버리드층
3 : N-에피텍셜층 4 : N+ 딥 콜렉터
5 : 필드 산화막 6 : P-베이스
7A : 산화막 7B : 폴리 실리콘층
8 : 게이트 전극 9A : P+ 소오스 전극
9B : P+ 드레인 전극 9C : N+ 에미터 전극
10A : 층간 절연막 10B : BPSG막
11A, 11B, 11C, 11D : 금속배선
Ql : PMOS 트랜지스터 Q2 : NPN 바이폴라 트랜지스터
G : 게이트 단자 S : 소오스 단자
D : 드레인 단자 B : 베이스 단자
C : 콜렉터 단자 E : 에미터 단자

Claims (3)

  1. PMOS 트랜지스터 및 NPN 바이폴라 트랜지스터가 형성될 영역을 확정한 후, P형 기판의 소정 영역에 N+ 버리드층을 형성하고, N형 에피텍셜 성장 방법으로 N-에피텍셜층을 형성하는 단계;
    상기 N-에피텍셜층 상에 상기 N+ 버리드층의 양측과 연결되도록 하는 N+ 딥 콜렉터를 형성하는 단계;
    상기 N-에피텍셜층의 소정 영역에 NPN 바이폴라 트랜지스터의 P-베이스를 형성하는 단계;
    상기 N-에피텍셜층 상부의 소정 영역에 필드산화막을 형성하여 PMOS 트랜지스터 및 NPN 바이폴라 트랜지스터 영역을 분리하되, 상기 PMOS 트랜지스터의 P+ 드레인전극 및 P+ 소오스전극과 상기 NPN 바이폴라 트랜지스터의 N+ 에미터전극 및 N+ 딥 콜렉터 사이에 상기 필드산화막을 형성하는 단계;
    상기 PMOS 트랜지스터 영역의 소정 영역에 게이트전극을 형성하는 단계;
    상기 게이트전극 일측의 N-에피텍셜층에 P+ 소오스전극 및 P+ 드레인전극을 형성하고, 상기 P-베이스 내의 상기 필드산화막 간에 N+ 에미터전극을 형성하는 단계; 및
    상기 소오스 금속 배선, 드레인 금속 배선, 에미터 금속 배선 및 콜렉터 금속 배선을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 전력 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 N+ 딥 콜렉터 및 상기 N+ 버리드층이 확산 공정에 의해 연결되는 것을 특징으로 하는 반도체 전력 소자 제조 방법.
  3. P형 기판의 소정 영역에 형성되는 N+ 버리드층;
    상기 N+ 버리드층을 포함하는 전체 구조 상부에 N-에피텍셜 성장 방법으로 형성되는 N-에피텍셜층;
    상기 N-에피텍셜층 상에 상기 N+ 버리드층의 양측과 연결되도록 형성되는 N+ 딥 콜렉터, 상기 N-에피텍셜층의 소정 영역에 형성되는 P-베이스, 상기 P-베이스내의 소정 영역에 형성되는 N+ 에미터전극으로 이루어진 NPN 바이폴라 트랜지스터;
    상기 N-에피텍셜층에 형성되는 게이트전극, 상기 게이트전극의 일측에 상기 N-에피텍셜층에 형성되는 P+ 소오스전극, 상기 P-베이스 내의 소정 영역에 형성되는 P+ 드레인전극으로 이루어진 PMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 P+ 드레인전극 및 P+ 소오스전극과 상기 NPN 바이폴라 트랜지스터의 N+ 에미터전극 및 N+ 딥 콜렉터 사이에 형성되는 필드산화막으로 이루어진 것을 특징으로 하는 반도체 전력 소자.
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* Cited by examiner, † Cited by third party
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KR950021510A (ko) * 1993-12-07 1995-07-26 김주용 전력용 반도체 장치 및 그 제조방법

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