KR100321700B1 - 래치업방지를 위한 소자분리막을 갖는 합체된 바이폴라 트랜지스터와 모스트랜지스터 - Google Patents

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Abstract

본 발명은 바이폴라의 콜렉터를 위한 n형 영역과 PMOS를 위한 N웰 영역을 공유함으로써 그 면적을 감소시킬 수 있고, 소자분리막을 통해 합체된 바이폴라트랜지스터와 모스트랜지스터의 래치업 경로를 차단하도록 한 BiPMOS구조를 제공하는바, 이 구조는반도체기판내에 형성되어 모스트랜지스터의 웰영역과 바이폴라트랜지스터의 콜렉터영역을 겸하는 제 1 도전형 영역, 상기 제 1 도전형 영역내의 소정부분에 형성된 바이폴라트랜지스터의 제 2 도전형 베이스영역, 상기 베이스영역내의 소정 부분에 형성된 바이폴라트랜지스터의 제 2 도전형 에미터영역, 및 상기 베이스영역과의 사이에 소자격리막을 두고 인접하여 형성된 모스트랜지스터의 제 2 도전형 소스/드레인영역을 포함한다.

Description

래치업방지를 위한 소자분리막을 갖는 합체된 바이폴라 트랜지스터와 모스트랜지스터{MEGRED BIPOLAR TRANSISTOR AND MOS TRANSISTOR WITH ISOLATION LAYER FOR PREVENTING LATCH-UP}
본 발명은 바이폴라 트랜지스터와 모스트랜지스터 구조 및 그 제조방법에 관한 것으로, 특히 바이폴라트랜지스터와 MOS트랜지스터를 동일한 웰영역내에서 접합하는 기술에 관한 것이다.
BiPMOS 출력버퍼에서 대표적으로 사용되는 회로는 도 1에 나타낸 바와 같이 4가지 종류가 있다. 도 1에서 알 수 있는 바와 같이 4가지 BiPMOS 출력버퍼는 모두 npn BJT(bipolar junction transistor)의 입력전류를 공급하는 PMOS구조가 반드시 필요로 한다. 즉, 도 2에 도시된 바와 같은 회로를 필요로 한다.
통상적으로 PMOS는 도 3에 나타낸 바와 같이 N웰(10)안에 만들어지고 BJT는 에피택셜층 또는 고에너지 이온주입을 이용하여 형성되는 콜렉터 영역(20)안에 만들어지는데 이 콜렉터와 N웰은 서로 다른 곳에 위치하게 된다. 여기서, 필요한 면적은 0.35㎛ 기술에서 PMOS를 위한 N웰(10)영역이 약 20X20, BJT(에미터크기:5X1.1㎛, 단일 폴리실리콘에미터구조)에서 약 20X20㎛이고, 이 두개의 n형 영역간의 격리를 위한 추가적인 면적(BJT의 P웰 가드링(guard ring)(30))이 필요하므로 모두 900㎛2정도의 면적이 필요하다. 이러한 면적은 CMOS만을 사용하는 출력버퍼와 비교해서 매우 큰 면적이므로 비록 성능면에서는 BiCMOS가 우수하다고 할 지라도 면적이 커지고 이에 따라 칩크기가 증가한다는 부담을 피할 수 없다.
따라서 이러한 종래의 레이아웃에서 면적을 줄일 수 있는 방법이 고안되어야 한다. 도 3을 살펴보면, BJT의 콜렉터영역(20)과 PMOS의 N웰(10)영역이 다같이 n형이고 이 영역들의 바이어스 역시 Vcc로 고정되어 있으므로 (BiCMOS 출력버퍼에서 사용되는 BJT의 콜렉터 및 N웰의 픽업(pickup)은 항상 Vcc로 고정됨) 이 두 n형 영역을 공유함으로써 레이아웃에 필요한 면적을 줄일 수 있는 여지가 존재한다.
본 발명은 바이폴라의 콜렉터를 위한 n형 영역과 PMOS를 위한 N웰 영역을 공유함으로써 그 면적을 감소시킬 수 있도록 합체된 바이폴라트랜지스터와 모스트랜지스터를 제공하는 것을 그 목적으로 한다.
도 1은 종래의 BiCMOS 출력버퍼들의 구성도,
도 2는 출력버퍼내에서의 BiCMOS 회로도,
도 3은 종래의 BiCMOS 단면도,
도 4는 본 발명의 일실시예에 의한 BiCMOS 단면구조도,
도 5a 내지 도 5e는 본 발명의 일실시예에 의한 BiCMOS 제조공정을 도시한 도면,
도 6은 본 발명의 다른 실시예에 의한 BiCMOS 단면구조도.
*도면의 주요부분에 대한 부호의 설명*
40 : N형 웰영역 50 : P형 베이스
70 : N+ 에미터 55 : 드레인 영역
90 : 소자분리막
상기 목적을 달성하기 위한 본 발명의 합체된 바이폴라트랜지스터와 MOS트랜지스터구조는 반도체기판내에 형성되어 모스트랜지스터의 웰영역과 바이폴라트랜지스터의 콜렉터영역을 겸하는 제 1 도전형 영역, 상기 제 1 도전형 영역내의 소정부분에 형성된 바이폴라트랜지스터의 제 2 도전형 베이스영역, 상기 베이스영역내의 소정 부분에 형성된 바이폴라트랜지스터의 제 2 도전형 에미터영역, 및 상기 베이스영역과의 사이에 소자격리막을 두고 인접하여 형성된 모스트랜지스터의 제 2 도전형 소스/드레인영역을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 4에 본 발명에 의한 BiPMOS의 단면구조를 나타내었다. 도시된 바와 같이 본 발명에 따른 BiPMOS는 바이폴라의 콜렉터(40)와 PMOS의 채널로 사용되는 N웰영역(40)이 공유되고 있다. 또한, PMOS의 드레인(P+)(55)과 npn바이폴라의 입력단인 베이스(P+)(50)가 공유됨으로써 도 3에서와 같은 금속배선이 불필요하다. 즉, 레이아웃 크기를 최소화시킬 수 있다. 또한, 바이폴라의 콜렉터단의 전압은 항상 VCC로 고정되는 특성이 있으므로 (도 1 및 도 2 참조) 바이폴라의 콜렉터와 PMOS의 N웰 픽업(N+) 역시 공유되고 있다. 물론 이러한 특성, 즉, N웰의 픽업전압과 바이폴라의 콜렉터가 서로 다른 전압을 가져야 하는 경우에는 이러한 구조를 사용할 수 없다.
상기와 같이 본 발명은 출력버퍼의 BiPMOS단의 레이아웃 크기를 최소화시킬 수 있다. 레이아웃에 필요한 면적은 PMOS와 바이폴라가 같은 N웰 또는 콜렉터영역안에 만들어지기 때문에 획기적으로 줄어든다.
또한, P+확산영역(50)을 PMOS와 BJT가 각각 출력 및 입력으로 공유함으로써 이를 따로따로 쓰는 경우보다 훨씬 작게 할 수 있다. 실제로 제안하는 개념에 의해 BiPMOS를 설계해보면 약 30X20, 즉, 600㎛2정도만 필요하므로 동일한 기술의 종전 방식에 비해 약 33%의 면적 절감효과가 있다. 또한, P+확산영역을 PMOS와 BJT가 공유하므로 따로따로 만들어야 했던 종래 방식에 비해 면적이 작아지고 이에 따라 바이폴라의 입력저항을 작게 할 수 있으므로 특히 고주파 회로 동작특성을 향상시킬 수 있다.
이러한 구조의 BiPMOS회로에서 한가지 주의해야 할 것은 N웰(또는 콜렉터)영역의 저항이 너무 높을 경우, 래치업이 발생할 수 있다는 것이다. 즉, PMOS가 동작을 시작하면, PMOS 채널을 통해 주입되는 정공에 의해서 바이폴라가 구동하여 바이폴라의 에미터로부터 콜렉터로 전자에 의한 전류가 흐르게 된다. 이 전자에 의한 전류는 N웰의 전압강하를 일으킨다. 이 전압강하에 의해서 PMOS의 소오스-N웰의 pn접합이 순방향으로 전압이 걸리게 되고, 이 전압이 순방향 동작전압(cut-in voltage)을 넘어서게 되면, 이 순방향 전합이 턴온상태로 전환하여 소오스에 있던 정공이 PMOS채널을 통하지 않고 기판을 통하여 직접적으로 바이폴라의 베이스로 주입되어 이 전류에 의해서 다시 바이폴라동작이 일어나게 된다. 이 전류는 PMOS를 턴오프시켜도 계속 흐르게 된다. 바이폴라의 베이스로 주입된 정공은 다시 바이폴라의 에미터-콜렉터 전류(전자에 의한 전류)를 더욱더 증가시키는 악순환을 가속시킨다.
공정측면에서는 래치업 발생을 억제하기 위해 충분한 농도를 갖는 N웰을 만들어 N웰의 저항값을 충분히 감소시켜야 한다. 또한, 매몰 콜렉터의 깊이를 충분히 얕게 설계함으로써 바이폴라가 동작할때 저농도 도핑된 콜렉터를 통과하는 전자에 의한 전압강하를 충분히 작게 조절해야 한다.
다음에 도 5a 내지 도 5e를 참조하여 본 발명에 따른 BiPMOS의 제조방법을 설명한다.
도 5a를 참조하면, 반도체기판(100) 소정영역에 소자격리영역(35)을 형성한다. 이어서 도 5b에 나타낸 바와 같이 N형 불순물을 고에너지 이온주입에 의해 상기 반도체기판(100)의 소정영역내에 소정깊이로 N형 매몰 콜렉터(40)를 형성한다.
다음에 도 5c에 나타낸 바와 같이 상기 매몰 콜렉터(40)내의 소정영역에 콜렉터 픽업을 위한 이온주입을 실시하여 N+영역(60)을 형성하고, P형 불순물을 이온주입하여 P형 베이스(50)를 형성한다. 이어서 PMOS제조를 위한 공정으로서 P채널 필드스톱 이온주입을 행하고, P채널 문턱전압 이온주입을 행한 후, 게이트산화막 및 게이트형성용 폴리실리콘층을 차례로 형성한 후 게이트패턴으로 패터닝한다. 다음에 포켓 (또는 PLDD) 이온주입을 행한 후, 게이트측면에 스페이서를 형성한다. 이어서 N+소오스 및 드레인형성을 위한 이온주입을 실시하고, P+이온주입을 실시하여 P+소오스 및 드레인(55)을 형성한다.
이어서 도 5d에 나타낸 바와 같이 기판 전면에 제1층간절연막(65)을 형성하고 이를 선택적으로 식각하여 에미터가 형성될 기판부위를 노출시킨 후, N형 불순물을 고농도로 이온주입하여 상기 콜렉터(50)내의 소정부위에 N+에미터(70)를 형성한다. 이어서 기판상에 폴리실리콘을 증착한 후 소정패턴으로 패터닝하여 상기 에미터(70)영역상에 에미터전극(70)를 형성한다.
다음에 도 5e에 나타낸 바와 같이 기판 전면에 제2층간절연막(75)을 형성한 후, 제2층간절연막(75) 및 제1층간절연막(65)을 선택적으로 식각하여 금속콘택영역을 형성한 다음, 기판상에 금속을 증착하고 이를 소정패턴으로 패터닝하여 상기 금속콘택영역을 통해 기판의 픽업영역에 접속되는 금속패턴(80)을 형성한다.
도 6은 본 발명의 다른 실시예에 의한 BiPMOS구조를 도시한 것이다. 이 구조는 래치업을 근본적으로 억제하기 위한 것으로서, LOCOS 또는 트렌치 소자격리에의해 PMOS와 바이폴라트랜지스터를 서로 격리시켜 래치업 경로를 중간에서 차단하도록 되어 있다. 이 구조에서는 PMOS의 드레인(55)과 바이폴라트랜지스터의 베이스(50)가 소자격리막(90)에 의해 격리되어 있기 때문에 이 두 노드를 연결시켜주는 배선이 추가로 필요하게 된다. 그러나 바이폴라트랜지스터와 PMOS를 동일한 N웰 또는 콜렉터영역내에 형성함으로써 레이아웃에 필요한 면적은 종전방식에서보다 줄일 수 있고, 바이폴라트랜지스터의 콜렉터와 N웰의 픽업 바이어스(VCC)가 역시 공통이므로 배선의 복잡도를 줄일 수 있다는 장점을 갖는다. 도 6의 구조는 pnp바이폴라와 NMOS를 합치는 구조에서도 마찬가지로 적용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 다음과 같은 효과를 갖는다.
첫째, BiPMOS 출력버퍼를 사용하는 모든 제품에서 종전보다 레이아웃 면적을 줄일 수 있으므로 전체적인 칩크기를 줄일 수 있다. 즉, 같은 웨이퍼내에서 더 많은 네트 다이(net die)를 확보할 수 있다.
둘째, BiPMOS의 내부노드로 표시되는 P+확산영역의 면적을 최소화시킴으로써 바이폴라의 입력저항값을 종전방식보다 작게 할 수 있고 이에 따라 BiPMOS의 전반적인 주파수 특성을 개선시킬 수 있다.
셋째, BiPMOS에서 PMOS의 드레인과 바이폴라의 베이스를 P+확산영역에 의해 연결시켜줌으로써 부수적인 배선을 없앨 수 있다. 즉, 금속공정이 간단해진다. 또한, 바이폴라의 콜렉터와 PMOS의 N웰 픽업이 공통이므로 종전방식과 비교해서 금속공정이 더욱 간단해진다.

Claims (5)

  1. 반도체기판내에 형성되어 모스트랜지스터의 웰영역과 바이폴라트랜지스터의 콜렉터영역을 겸하는 제 1 도전형 영역;
    상기 제 1 도전형 영역내의 소정부분에 형성된 바이폴라트랜지스터의 제 2 도전형 베이스영역;
    상기 베이스영역내의 소정 부분에 형성된 바이폴라트랜지스터의 제 2 도전형 에미터영역; 및
    상기 베이스영역과의 사이에 소자격리막을 두고 인접하여 형성된 MOS 트랜지스터의 제 2 도전형 소스/드레인영역;
    을 포함하는 합체된 바이폴라트랜지스터와 MOS트랜지스터.
  2. 제 1 항에 있어서,
    상기 바이폴라트랜지스터가 npn바이폴라트랜지스터이고, 상기 MOS 트랜지스터가 PMOS트랜지스터인 합체된 바이폴라트랜지스터와 MOS트랜지스터.
  3. 제1항에 있어서,
    상기 바이폴라트랜지스터가 pnp 바이폴라트랜지스터이고, 상기 MOS트랜지스터가 NMOS트랜지스터인 합체된 바이폴라트랜지스터와 MOS트랜지스터.
  4. 제1항에 있어서,
    상기 제1도전형이 P형이고, 제2도전형이 N형인 합체된 바이폴라트랜지스터와 MOS트랜지스터.
  5. 제1항에 있어서,
    상기 제1도전형이 N형이고, 제2도전형이 P형인 합체된 바이폴라트랜지스터와 MOS 트랜지스터.
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* Cited by examiner, † Cited by third party
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