KR19980086423A - 결합된 mos/바이폴라 트랜지스터 - Google Patents

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클라크 3세 존 엠
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Abstract

MOS-제어 바이폴라 트랜지스터로서 기능하는 결합된 MOS/바이폴라 트랜지스터가 개시된다. 결합된 MOS/바이폴라 장치는 표준 CMOS 제조공정에 2 개의 추가 단계를 사용하여 결합된 MOS/바이폴라 장치를 형성하고 드라이버 회로 등의 공지의 회로를 적은 트랜지스터로 수행함으로써 일반적인 BiCMOS 회로에 드는 비용을 실질적으로 감소시킨다.

Description

결합된 ＭＯＳ/바이폴라 트랜지스터
본 발명은 트랜지스터에 관한 것으로, 특히, BiCMOS 회로에 사용되는 결합된 MOS/바이폴라 트랜지스터에 관한 것이다.
BiCMOS 회로는 바이폴라 및 CMOS 장치를 병합한 회로이다. 바이폴라 및 CMOS 장치 모두를 사용하는 것은 바이폴라 트랜지스터와 관련된 큰 구동 전류, 및 MOS 트랜지스터에 의해 제공되는 저전력 디지털 동작 등의, 각 장치의 상대적 강점에 이점을 취하는 회로를 허용한다.
도 1 은 BiCMOS 장치 (10) 의 부분을 나타내는 단면도이다. 도 1 에 도시한 바와 같이, 장치 (10) 는 PMOS 트랜지스터 (12), NMOS 트랜지스터 (14), npn 바이폴라 트랜지스터 (16), 및 pnp 바이폴라 트랜지스터 (18)를 포함한다.
도 1 에 도시한 바와 같이, 바이폴라 트랜지스터 (16, 18) 는, 바이폴라 트랜지스터 (16, 18) 가 (비록 MOS 트랜지스터 (12, 14) 에도 표시하였지만, 매입층은 CMOS 장치에 사용되지 않는다) 각각 n+ 및 p+ 매입층 (20, 22) 및 각각 n 형 및 p 형 베이스 (24, 26) 를 필요로 한다는 점에 있어서 MOS 트랜지스터 (12, 14) 와 다르다.
종래의 대부분의 BiCMOS 제조 방법은 바이폴라 장치의 제조를 수용하기 위하여 추가의 제조 단계가 CMOS 제조공정에 추가되어야 하는 변경된 CMOS 제조 방법에 기초한다. 예를 들어, 도 1 에 도시한 바와 같이, 장치 (10) 의 npn 및 pnp 바이폴라 트랜지스터의 베이스 (24, 26) 및 매입층 (20, 22) 을 형성하기 위하여 추가의 제조 단계를 필요로 한다.
바이폴라 트랜지스터를 형성하는데 필요한 추가의 제조 단계를 결합하기 위하여 표준 CMOS 제조 방법을 변경하여도, 이들 추가의 단계를 병합하는 것은 많은 비용과 제조 방법의 복잡성을 초래한다. 결과적으로, BiCMOS 회로는 BiCMOS 회로에 의해 제공된 추가의 이익이 가장 필요한 응용에만 사용되었다.
그러므로, BiCMOS 회로에 의해 제공된 이익의 이점에 더하여, 종래의 CMOS 제조 방법내에서 용이하게 제조될 수 있는 바이폴라 트랜지스터를 필요로 한다.
종래에, BiCMOS 회로는 바이폴라 트랜지스터를 형성하는데 필요한 제조 단계를 수용하기 위하여 일반적인 CMOS 제조 흐름에 추가되어야 하는 추가의 제조 단계에 의해 표준 CMOS 회로보다 제조에 있어서 더 많은 비용이 든다. 본 발명은 바이폴라 장치를 형성하기 위한 추가의 단계를 적게 함으로써 BiCMOS 와 CMOS 회로사이의 비용차를 감소시키는 결합된 (merged) MOS/바이폴라 트랜지스터를 제공하는 것이다. 또한, 본 발명의 MOS/바이폴라 트랜지스터는 표준 BiCMOS 회로를 소수의 장치로 형성할 수 있도록 하여, BiCMOS 장치의 제조 비용을 감소시킨다.
반도체 물질내에 형성된 본 발명에 의한 결합된 MOS/바이폴라 트랜지스터는 반도체 물질내에 형성된 웰, 웰내에 형성된 제 1 영역, 및 제 1 영역으로부터 떨어진 위치의 웰내에 형성된 제 2 영역을 포함한다. 제 1 영역은 MOS 트랜지스터의 소오스로서 기능하고, 제 1 영역보다 낮은 도핑 농도를 갖는 제 2 영역은 MOS 트랜지스터의 드레인과 바이폴라 트랜지스터의 베이스로서의 기능을 한다.
또한, 본 발명의 트랜지스터는 제 1 및 제 2 영역 사이의 기판 물질내에 정의된 채널 영역, 제 2 영역내에 형성된 제 3 영역, 채널 영역상의 기판 물질상에 형성된 절연 물질층 및 채널 영역상의 절연 물질층상에 형성된 게이트를 포함한다.
동작에 있어서, 트랜지스터의 드레쉬홀드 전압이상인 전압이 게이트에 인가되면, 포지티브 전압이 제 3 영역에 접속되고, 접지가 제 1 영역에 접속되며, 게이트에 인가된 전압은 제 1 영역으로부터 제 2 영역으로 다수 캐리어를 흐르게 하고, 다수 캐리어는 바이폴라 전류가 제 3 영역으로부터 제 2 영역을 통해 웰로 흐르게 한다.
이하, 본 발명의 원리를 이용한 실시예를 나타낸 도면을 참조하여 본 발명의 이점 및 특징에 대하여 설명한다.
도 1 은 BiCOMS 장치 (10) 의 부분을 나타내는 단면도.
도 2a 는 본 발명에 의한 트랜지스터 (100) 의 구조를 나타내는 단면도.
도 2b 는 본 발명에 의한 트랜지스터 (100) 의 동작을 설명하는 개략도.
도 3a 는 본 발명에 의한 트랜지스터 (200) 의 구조를 나타내는 단면도.
도 3b 는 본 발명에 의한 트랜지스터 (200) 의 동작을 설명하는 개략도.
도 4 는 본 발명에 의한 BiCMOS 드라이버 회로 (300) 를 나타내는 개략도.
도 5 는 본 발명에 의한 드라이버 회로 (400)를 나타내는 개략도.
도 6 은 종래의 드라이버 회로 (500) 를 나타내는 개략도.
도 7 은 본 발명에 의한 트랜지스터 (200) 의 다른 실시예를 나타내는 단면도.
도 8 은 본 발명에 의한 트랜지스터 (100) 의 다른 실시예를 나타내는 단면도.
도 9a 내지 도 9d 는 본 발명에 의한 CMOS 제조 흐름에서 PMOS 트랜지스터와 트랜지스터 (100, 200)를 형성하는 방법을 나타내는 단면도.
도 10a 내지 도 10b 는 각각 n 형 및 p 형 베이스 영역 (260, 270) 의 n+ 및 p+ 소오스 영역 (114, 214) 의 형성을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
100: 트랜지스터 108: p 형 기판
112: 웰 114: n+ 영역
116: n 형 영역 120: p+ 영역
122: 채널 영역 126: 폴리 게이트
도 2a 및 2b 는 본 발명에 따라 결합된 NMOS/pnp 바이폴라 트랜지스터 (100) 를 나타내는 도면이다. 도 2a 는 트랜지스터 (100) 의 구조를 설명하는 단면도이며, 도 2b 는 트랜지스터 (100) 의 동작을 설명하는 개략도이다.
하기에서 좀 더 상세하게 설명되는 것처럼, 트랜지스터 (100) 는 BiCMOS 회로가 종래에 요구되었던 것보다 실질적으로 적은 양의 실리콘 상에 형성되고, 표준 CMOS 공정의 부분으로서 기초 주입 단계에 부가하여 용이하게 제조되는 장치 구조 내에서의 MOS-제어 바이폴라 동작을 제공한다.
그러므로, 본 발명은 BiCMOS 칩의 팩킹 밀도를 크게 증가시키며, BiCMOS 회로의 제조와 관계된 공정의 복잡성을 크게 감소시킬 수 있다.
도 2a 및 도 2b 에 도시된 것처럼, 트랜지스터 (100) 는 p 형 기판 (108) 상에 형성된 p 형 에피텍셜 (epi) 층 내에 형성되어 있는 p 웰 (112) 과, 웰 (112) 내에 형성되어 있는 n+ 영역 (114) 을 포함한다. p 웰 (112) 은 결합된 NMOS/pnp 바이폴라 트랜지스터 (100) 의 콜렉터로서 작동하며, 영역 (114) 은 트랜지스터 (100) 의 소오스로서 작동한다.
또한, 트랜지스터 (100) 는 또한 웰 (112) 내에 형성되어 있는 n 형 영역 (116) 과, n 형 영역 (116) 내에 형성되어 있는 p+ 영역 (120) 과, n+ 영역 (114) 과 n 형 영역 (116) 사이의 웰 (112) 내에 정의되어 있는 채널 영역 (122) 을 포함한다. N 형 영역 (116) 은 결합된 NMOS/pnp 바이폴라 트랜지스터 (100) 의 베이스와 드레인으로서 작동하며, p+ 영역 (120) 은 트랜지스터 (100) 의 에미터로서 작동한다.
또한, 트랜지스터 (100) 는 채널 영역 (122) 상에 형성된 게이트 산화물층 (124) 과, 게이트 산화물층 (124) 상에 형성된 폴리 게이트 (126) 를 부가적으로 포함한다.
동작시, 트랜지스터 (100) 의 바이폴라 동작은 베이스/드레인 영역 (116) 의 외부로 흐르는 베이스 전류에 의해서 제어되는데, 베이스 전류는 트랜지스터 (100) 의 MOS 동작으로부터 발생되는 채널 전류에 의해서 정의된다.
그러므로, 예를 들어, 포지티브 전압이 부하를 경유하여 에미터 영역 (120) 과 접속되고, 콜렉터 (112) 및 소오스 영역 (114) 은 접지와 접속되며, MOS 트랜지스터의 드레쉬홀드 전압과 동일하거나 혹은 더 큰 포지티브 전압이 게이트 (126) 로 인가될 때, 채널 영역 (122) 의 표면은 반전됨으로써, 소수의 전자가 소오스 영역 (114) 에서 베이스/드레인 영역 (116) 으로 흐르게 된다.
베이스/드레인 영역 (116) 으로 흐르는 증가된 전자수는 영역 (116) 상의 전압을 저하시킨다. 베이스/드레인 영역 (116) 상의 저하된 전압은 에미터-베이스(p+ 영역 (120)-n 형 영역 (116)) 접합을 순방향 바이어스시키며, 이것은 트랜지스터 (100) 의 바이폴라 동작을 초기화한다.
그러므로, 본 발명에 따른 트랜지스터 (100) 는 게이트 (26) 로 인가된 전압에 의해서 제어되는 콜렉터 전류를 갖는 바이폴라 트랜지스터를 제공한다.
베이스/드레인 영역 (116) 에서의 n+ 형 도핑 농도 보다는 n 형 도핑 농도를 사용하면 pnp 바이폴라 동작이 충분히 큰 베타를 발생시킨다.
또한, 영역 (116) 내에 사용된 n 형 도핑 농도는 또한 영역(116) 의 저항률을 증가시켜서, 채널 전류의 크기를 감소시킨다. 그러나, 트랜지스터 (100) 는 작은 베이스 전류만을 요구하기 때문에, 베이스/드레인 영역 (116) 의 증가된 저항률은 트랜지스터 (100) 의 성능에 충격을 주지 않는다.
결합된 NMOS/pnp 트랜지스터에 더하여, 도전형을 반전함으로써 결합된 PMOS/npn 트랜지스터를 형성한다. 도 3a 내지 도 3b 는 본 발명에 의한 결합된 PMOS/npn 바이폴라 트랜지스터 (200) 를 나타낸다. 도 3a 는 트랜지스터 (200) 의 구조를 나타내는 단면도이고, 도 3b 는 트랜지스터 (200) 의 동작을 설명하는 개략도이다.
도 3a 내지 도 3b 에 도시한 바와 같이, 트랜지스터 (200) 는 에피 (epi) 층 (110) 내에 형성된 n 웰 (212), 웰 (212) 내에 형성된 p+ 영역 (214), 웰 (212) 내에 형성된 p 형 영역 (216), 및 p+ 영역 (214) 및 p 형 영역 (216) 사이의 웰 (212) 내에 정의된 채널 영역 (222)을 포함한다.
더욱이, 트랜지스터 (200) 는 채널 영역 (222) 상에 형성된 게이트 산화물층 (224), 및 게이트 산화물층 (224) 상에 형성된 폴리 게이트 (226)를 추가로 포함한다. 트랜지스터 (100) 와 마찬가지로, 트랜지스터 (200) 는 트랜지스터 (200) 의 MOS 동작으로부터 발생된 채널 전류를 통해 베이스 전류를 제어함으로써 동작한다.
도 4 는 본 발명에 의한 BiCMOS 드라이버 회로 (300) 를 나타내는 개략도이다. 도 4 에 도시한 바와 같이, 회로 (300) 는 결합된 NMOS/pnp 트랜지스터 (100) 및 결합된 PMOS/npn 트랜지스터 (200)를 포함한다. 여기서, 트랜지스터 (100, 200) 의 게이트 (126, 226) 는 입력 전압 (VIN) 에 접속되고, 에미터 (120, 220) 는 출력 노드 (NOUT) 에 접속된다. 또한, 트랜지스터 (200) 의 p+ 영역 (214) (소오스) 는 Vcc 에 접속되고, 트랜지스터 (100) 의 n+ 영역 (114) (소오스) 는 접지에 접속된다.
동작에 있어서, 입력 전압 (VIN) 이 하이로 되면, 트랜지스터 (200) 는 턴오프되고, 트랜지스터 (100) 는 턴온된다. 트랜지스터 (100) 가 턴온되면, 소수의 전자가 소오스 영역 (114) 으로부터 베이스/드레인 영역 (116) 으로 흐른다. 증가된 수의 전자는 출력 노드 (NOUT) 의 전압을 급속하게 강하시키는 트랜지스터 (100) 의 바이폴라 동작을 턴온시킨다.
입력 전압 (VIN) 이 로우로 되면, 트랜지스터 (100) 는 턴오프되고, 트랜지스터 (200) 는 턴온된다. 트랜지스터 (200) 가 턴온되면, 소수의 정공이 소오스 영역 (214) 로부터 베이스/드레인 영역 (216) 으로 흐른다. 증가된 수의 정공은 출력 노드 (NOUT) 의 접압을 급속하게 증가시키는 트랜지스터 (200) 의 바이폴라 동작을 턴온시킨다.
상술한 바와 같이, 트랜지스터 (100) 의 콜렉터 (p 웰) (112) 및 소오스 영역 (114) 은 접지에 접속된다. 소오스 영역 (114) 이 접지에 접속되므로, 베이스/드레인 영역 (116) 상의 전압은 접지이하로 떨어질 수 없다.
베이스/드레인 영역 (116) 은 접지이하로 떨어질 수 없으므로, 콜렉터 (112) 는 접지에 접속되고, 콜렉터-베이스 접합은 순방향 바이어스될 수 없다. 그러므로, 트랜지스터 (100) 의 바이폴라 동작은 포화 영역으로 들어갈 수 없다. 결과적으로, 전압이 게이트 (126) 로부터 제거되면, 트랜지스터 (100) 는 급속히 턴오프된다. 마찬가지로, 전압이 게이트 (226) 로부터 제거되면, 트랜지스터 (200) 는 급속히 턴오프된다.
일반적으로, 비포화 바이폴라 트랜지스터의 턴오프 시간은 턴온 시간보다 10X 길다. 결과적으로, 큰 스위칭 전력 소비를 초래하는 결합된 트랜지스터 (100, 200) 가 온일때 스위칭동안 큰 전류가 발생한다. 일반적인 BiCMOS 드라이버 회로는 더 높은 구동 전류를 제공하여도, 종래의 CMOS 드라이버 회로보다 더 많은 스위칭 전력을 소비한다. 그러므로, BiCMOS 회로의 턴오프 시간을 감소시키는 것이 필요하다.
본 발명에 의하면, 드라이버 회로 (300) 의 트랜지스터 (100, 200) 의 바이폴라 턴오프 시간은 트랜지스터 (100) 의 n 형 베이스를 트랜지스터 (200) 의 p 형 베이스로 단축시킴으로써 더 감소될 수 있다.
도 5 는 본 발명에 의한 드라이버 회로 (400)를 나타내는 개략도이다. 도 5 에 도시한 바와 같이, 드라이버 회로 (400) 는 드라이버 회로 (400) 가 베이스/드레인 영역 (116, 216) 에 접속되는 점퍼 (jumper) (230)를 포함한다는 점에서 드라이버 회로 (230) 와 다르다.
동작에 있어서, 트랜지스터 (100) 가 턴오프되고 트랜지스터 (200) 가 턴온될 때, 소오스 영역 (214) 으로부터 베이스/드레인 영역 (216) 으로 흐르는 정공은 증가된 수의 정공이 베이스/드레인 영역 (116) 상의 전위를 증가시키는 베이스/드레인 영역 (116) 으로 흐르고, 베이스-에미터 접합을 역바이어스시킨다.
마찬가지로, 트랜지스터 (200) 가 턴오프되고 트랜지스터 (100) 가 턴온될 때, 소오스 영역 (114) 으로부터 베이스/드레인 영역 (116) 으로 흐르는 전자는 증가된 수의 전자가 베이스/드레인 영역 (216) 상의 전위를 감소시키는 베이스/드레인 영역 (216) 으로 흐르고, 베이스-에미터 접합을 역바이어스시킨다.
드라이버 회로 (400) 의 레이아웃이 점퍼 (230)를 베이스/드레인 영역 (116, 216) 에 접속하기 위하여 필요한 추가의 2 개의 금속 콘택트에 의해 드라이버 회로 (300) 의 레이아웃보다 커도, 레이아웃 (300, 400) 은 종래의 드라이버 회로의 레이아웃보다 매우 작다.
도 6 은 종래의 드라이버 회로 (500)를 나타내는 개략도이다. 도 6 에 도시한 바와 같이, 회로 (500) 는 3 개의 NMOS 트랜지스터, 하나의 PMOS 트랜지스터, 및 2 개의 바이폴라 트랜지스터를 필요로 한다.
반대로, 드라이버 회로 (300, 400) 는 드라이버 회로 (500) 의 2 개의 MOS 트랜지스터와 대략 동일한 크기를 갖는 2 개의 결합된 MOS/바이폴라 트랜지스터만을 필요로 한다. 그러므로, 본 발명의 트랜지스터 (100, 200) 는 BiCMOS 회로가종래에 필요한 것보다 매우 작은 실리콘 상에 형성되도록 한다.
도 7 은 본 발명에 의한 트랜지스터 (200) 의 다른 실시예를 나타내는 단면도이다. 도 7 에 도시한 바와 같이, 트랜지스터 (200) 의 n 웰 (212) 은 기판 (108) 내에 형성된 디프 (deep) n 웰 (250) 내에 형성될 수 있다. 또한, 트랜지스터 (100) 의 p 웰 (112) 은 도 8 에 도시한 바와 같이 디프 n 웰 (250) 에 형성되어 트랜지스터 (100) 가 공통 p 형 기판을 공유하지 않음으로써 다른 트랜지스터로부터 격리될 수 있다.
도 8 의 디프 n 웰 (250) 에 의해 제공된 이점은, Vcc 에 바이어스될 때 웰 (250) 은 트랜지스터 (100) 에 의해 발생된 스위칭 잡음을 크게 감소시킨다. 또한, 웰 (250) 은 트랜지스터 (100, 200)에서 pnpn 경로, 즉, (p+ 영역 (214), n 웰 (212), 및 p 형 에피 (epi) 층 (110) 으로부터 도 7 에 형성된) pnp 기생 바이폴라 트랜지스터, 및 (NMOS 트랜지스터의 n+ 소오스/드레인 영역, p 형 에피 (epi) 층 (110), 인접하는 n 웰 (212) 으로부터 도 8 에 형성된) npn 기생 바이폴라 트랜지스터에 래치업 (latchup) 이 발생하는 것을 방지한다.
도 8 의 디프 n 웰은 n+ 접합으로의 p 웰이 순방향 바이어스되어도 n+ 소오스 영역으로부터 주입된 전자를 수집한다. 이것은 기생 npn 트랜지스터가 턴온되는 것을 방지하여 pnpn 경로의 래치업을 방지한다.
그러므로, 디프 n 웰 (250) 은 래치업이 발생하는 것을 방지하므로, 에피 (epi) 층 (110) 은 제거될 수 있다. 결과적으로, 트랜지스터 (100, 200) 는 p 형 기판 (108) 에 직접 형성될 수 있다. 다른 방법으로, 가아드 링 (guard ring) 등의 종래의 다른 래치업 억압 기술이 사용될 수 있다.
도 9a 내지 도 9d 는 본 발명에 의한 CMOS 제조 흐름에 의해 PMOS 트랜지스터 및 트랜지스터 (100, 200)를 형성하는 방법을 나타내는 단면도이다. 도 9a 에 도시한 바와 같이, 본 발명의 제조 공정은 종래의 p 형 기판 (108) 과 p 형 에피 (epi) 층 (110) 의 형성으로 시작한다.
또한, 웰 (112, 212) 은 웨이퍼의 표면 아래의 주입을 최대로 하는 고에너지 주입을 사용함으로써 역행 웰로서 형성된다. 그러므로, 바이폴라 트랜지스터에 의해 공통으로 요구되는 매입층은 본 발명에서 제거될 수 있다.
더욱이, 최근의 연구에 의하면, 역행 웰이 충분한 래치업 보호를 제공하여 에피 (epi) 층 (110)을 제거할 수 있음을 알았다. 그러므로, 역행하는 웰 (112, 212) 이 충분한 래치업 보호를 제공하면, 트랜지스터 (100, 200) 는 에피 (epi) 층 (110) 보다 기판 (108) 에 직접 형성될 수 있다.
p 웰 (112) 및 n 웰 (212)을 형성한 후, 채널 정지 주입부 (310) 및 일련의 LOCOS 필드 산화물 영역 (FOX) 이 공지된 종래의 절차에 의해 형성된다.
다음으로, 다음 단계는 트랜지스터의 드레쉬홀드 전압을 설정하는 것이다. 드레쉬홀드 전압을 설정하기 위하여, 두께가 400 Å인 희생 (sacrificial) 산화물층 (312) 이 p 웰 (112) 및 n 웰 (212) 상에 형성되고, 그후, 형성될 PMOS 트랜지스터 및 결합된 PMOS/npn 트랜지스터 (200) 의 채널 영역의 상부에 놓인 산화물층 (312) 의 부분을 노출시키는 드레쉬홀드 전압 마스크 (314)를 형성하고 패터닝한다. 다음으로, 노출된 채널 영역에는 붕소등의 도펀트가 주입되어 트랜지스터의 드레쉬홀드 전압을 설정한다.
PMOS 트랜지스터의 드레쉬홀드 전압이 설정된 후, 마스크 (314) 는 제거되고 형성될 결합된 NMOS/pnp 트랜지스터 (100) 의 채널 영역의 상부에 놓인 산화물층 (312) 의 부분을 노출시키는 드레쉬홀드 전압 마스크 (도면표시생략)을 형성하는 공정을 반복한다. 그후, 그 영역에 인 또는 다른 유사한 물질를 주입하여 트랜지스터 (100) 의 드레쉬홀드 전압을 설정한다.
드레쉬홀드 전압이 일단 설정되면, 드레쉬홀드 전압 마스크 (314) 는 제거되고 희생 산화물층 (312)을 제거한다. (트랜지스터 (100) 의 드레쉬홀드 전압은 트랜지스터 (200) 및 PMOS 트랜지스터의 드레쉬홀드 전압을 설정하기 전에 설정될 수 있다)
도 9b를 참조하면, 산화물층 (312)을 제거한 후, 대략 80 Å 의 두께를 갖는 게이트 산화물층 (316) 이 p 웰 (112, 212) 상에 성장한다. 다음으로, 대략 2,000 Å의 두께를 갖는 폴리실리콘 (폴리) 층 (320) 이 게이트 산화물층 (316) 및 필드 산화물 영역 (FOX) 상에 증착된다. 다음으로, 폴리층 (320) 은 다음과 같은 종래의 단계로 도핑된다.
이후, 폴리 마스크 (322) 가 폴리층 (320) 상에 형성되고 패터닝되어 트랜지스터의 게이트를 정의한다. 다음으로, 폴리 1 의 마스크되지 않은 영역이 제거될 때까지 폴리 1 층 (320) 이 에칭된다. 그후, 폴리 마스크 (322) 가 제거된다.
도 9c를 참조하면, 폴리 마스크 (322) 가 제거된 후, LDD 주입 마스크 (324) 가 형성되고 패터닝되어 PMOS 트랜지스터의 저밀도 소오스 및 드레인 영역 (326, 330)을 정의한다. 다음으로, 노출된 영역에는 붕소 등의 도펀트가 주입되어 영역 (326, 330)을 형성한다.
도 9d를 참조하면, 저밀도 소오스 및 드레인 영역 (326, 330)을 형성한 후, 마스크 (324) 가 제거된다. 다음으로, 산화물층 (도면표시생략) 은 그 결과의 구조물상에 증착되고 폴리층 (320) 의 측면을 따라 스페이서 (332)를 형성하도록 이방적으로 에칭된다.
다음으로, 본 발명에 의하면, 제 1 베이스 주입 마스크 (도면표시생략) 가 형성되고 패터닝되어 트랜지스터 (100) 의 베이스/드레인 영역 (116)을 정의한다. 다음으로, 노출된 영역에는 인 등의 도펀트가 주입되어 영역 (116)을 형성한다.
베이스/드레인 영역 (116) 이 형성된 후에, 제 1 베이스 주입 마스크가 제거되고, 베이스/드레인 영역 (216)을 정의하는 제 2 베이스 주입 마스크 (334)를 형성하는 공정을 반복한다. 그후, 그 영역에는 붕소 또는 유사한 다른 물질이 주입되어 영역 (216)을 형성한다.
그후, 제 2 베이스 주입 마스크 (334) 가 제거된다. 다음으로, 소오스/드레인 주입 마스크 (도면표시생략) 가 형성되고 패터닝되어 MOS 트랜지스터의 소오스/드레인 영역, 트랜지스터 (100) 의 소오스 영역, 및 트랜지스터 (100) 의 에미터 영역이 형성될 영역의 상부에 놓인 게이트 산화물층 (316)을 노출시킨다.
소오스/드레인 주입 마스크가 형성되면, 노출된 영역이 주입되어 MOS 트랜지스터의 소오스/드레인 영역, 트랜지스터 (100) 의 소오스 영역, 및 트랜지스터 (100) 의 에미터 영역을 형성한다.
주입후에, 소오스/드레인 주입 마스크가 제거된다. 다음으로, 폴리 영역은 재산화되고, 트랜지스터 (200) 의 소오스 및 에미터 영역을 형성하는 공정을 반복한다. 그후, 콘택트, 비어 (via), 및 금속층의 어닐링 및 형성을 포함하는 종래의 후속 처리 단계가 계속된다.
그러므로, 본 발명에 의하면, 각각의 결합된 트랜지스터 형태를 위한 베이스 주입 단계를 추가함으로써 트랜지스터 (100, 200) 가 표준 CMOS 제조 흐름의 일부로 용이하게 제조될 수 있다.
본 발명의 실시예의 다양한 다른 방법이 본 발명을 실행하는데 사용될 수 있다. 예를 들어, 트랜지스터 (100, 200) 는, 도 10a 에 도시한 바와 같이 각각의 폴리 영역에 인접한 2 개의 베이스/드레인 영역을 형성하기 위하여 베이스 주입 마스크를 변화시킴으로써 n 형 및 p 형 베이스 영역 (260, 270) 에 각각 n+ 및 p+ 소오스 영역 (114, 214)을 형성하여 고전압 회로에 사용될 수 있다.
그러므로, 다음의 청구항은 본 발명의 범위를 정의하고 이들 청구항내의 방법 및 구조물을 커버할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 바이폴라 장치를 형성하기 위한 추가의 단계를 적게 함으로써 BiCMOS 와 CMOS 회로사이의 비용차를 감소시키는 결합된 MOS/바이폴라 트랜지스터를 제공할 수 있다. 또한, 본 발명에 의한 MOS/바이폴라 트랜지스터는 표준 BiCMOS 회로를 소수의 장치로 형성할 수 있도록 함으로써 BiCMOS 장치의 제조 비용을 감소시키는 효과가 있다.

Claims (37)

  1. 제 1 도전형의 반도체 물질내에 형성된 트랜지스터로서, 상기 반도체 물질내에 형성되는 임의의 도전형을 갖는 웰, 상기 웰내에 형성되는 임의의 도전형을 갖는 제 1 영역, 상기 제 1 영역으로부터 떨어진 상기 웰내에 형성되고, 상기 제 1 영역보다 낮은 도핑 농도와 임의의 도전형을 갖는 제 2 영역, 상기 제 1 및 제 2 영역 사이의 기판 물질내에 정의된 채널 영역, 상기 제 2 영역내에 형성되는 임의의 도전형을 갖는 제 3 영역,
    상기 채널 영역 상의 기판 물질상에 형성된 절연물질층 및 상기 채널 영역상의 절연물질층상에 형성된 게이트, 를 구비하는 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 반도체 물질은 기판상에 형성된 에피 (epi) 층을 포함하는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 반도체 물질은 기판을 포함하는 것을 특징으로 하는 트랜지스터.
  4. 제 1 항에 있어서, 상기 반도체 물질은 반도체 기판내에 형성된 디프 웰 (deep well) 을 포함하는 것을 특징으로 하는 트랜지스터.
  5. 제 4 항에 있어서, 상기 디프 웰은 기판의 도전형과 다른 도전형을 갖는 것을 특징으로 하는 트랜지스터.
  6. 제 1 항에 있어서, 상기 제 1 영역은 MOS 트랜지스터의 소오스로서의 기능을 수행하는 것을 특징으로 하는 트랜지스터.
  7. 제 1 항에 있어서, 상기 제 2 영역은 MOS 트랜지스터의 드레인 및 바이폴라 트랜지스터의 베이스로서의 기능을 수행하는 것을 특징으로 하는 트랜지스터.
  8. 제 1 항에 있어서, 상기 제 3 영역은 바이폴라 트랜지스터의 에미터로서의 기능을 수행하는 것을 특징으로 하는 트랜지스터.
  9. 제 1 항에 있어서, 상기 웰과 상기 제 3 영역의 도전형은 상기 반도체 물질의 도전형과 동일한 것을 특징으로 하는 트랜지스터.
  10. 제 9 항에 있어서, 상기 제 1 및 제 2 영역의 도전형은 상기 웰의 도전형과 다른 것을 특징으로 하는 트랜지스터.
  11. 제 1 항에 있어서, 상기 웰과 상기 제 3 영역의 도전형은 상기 반도체 물질의 도전형과 다른 것을 특징으로 하는 트랜지스터.
  12. 제 11 항에 있어서, 상기 제 1 및 제 2 영역의 도전형은 상기 웰의 도전형과 동일한 것을 특징으로 하는 트랜지스터.
  13. 제 1 도전형의 반도체 물질내에 형성된 트랜지스터로서, 상기 반도체 물질내에 형성되는 임의의 도전형을 갖는 웰, 상기 웰내에 형성되는 임의의 도전형을 갖는 제 1 영역, 상기 제 1 영역으로부터 떨어진 상기 웰내에 형성되는 임의의 도전형을 갖는 제 2 영역, 상기 제 1 및 제 2 영역 사이의 기판 물질내에 정의된 채널 영역, 상기 제 2 영역내에 형성된 임의의 도전형을 갖는 제 3 영역, 상기 제 1 영역내에 형성되는 임의의 도전형을 가지며, 상기 제 1 및 제 2 영역보다 큰 도핑 농도를 갖는 제 4 영역, 상기 채널 영역상의 반도체 물질상에 형성된 절연 물질층 및 상기 채널 영역상의 절연 물질층상에 형성된 게이트 를 구비하는 것을 특징으로 하는 트랜지스터.
  14. 제 13 항에 있어서, 상기 웰 및 상기 제 3 영역의 도전형은 동일한 도전형을 갖는 것을 특징으로 하는 트랜지스터.
  15. 제 14 항에 있어서, 상기 제 1, 제 2, 및 제 4 영역의 도전형은 상기 웰의 도전형과 다른 것을 특징으로 하는 트랜지스터.
  16. 반도체 물질내에 형성되는 임의의 도전형을 갖는 웰, 상기 웰내에 형성되는 임의의 도전형을 갖는 제 1 영역, 상기 제 1 영역으로부터 떨어진 상기 웰내에 형성되고, 상기 제 1 영역보다 낮은 도핑 농도 및 임의의 도전형을 갖는 제 2 영역, 상기 제 1 및 제 2 영역 사이의 기판 물질내에 정의된 채널 영역, 상기 제 2 영역내에 형성되는 임의의 도전형을 갖는 제 3 영역, 상기 채널 영역상의 기판 물질상에 형성된 절연 물질층 및 상기 채널 영역상의 절연 물질층상에 형성된 게이트를 포함하는 트랜지스터를 턴온하는 방법에 있어서, 제 1 전압을 상기 제 3 영역에 접속하는 단계, 상기 제 1 전압보다 작은 제 2 전압을 상기 제 1 영역에 접속하는 단계 및 트랜지스터의 드레쉬홀드 전압이상인 전압을 게이트에 인가하는 단계로서, 게이트에 인가된 전압은 다수 캐리어를 상기 제 1 영역으로부터 상기 제 2 영역으로 흐르게 하고, 상기 다수 캐리어는 상기 제 3 영역으로부터 상기 제 2 영역을 통해 상기 웰로 바이폴라 전류를 흐르게 하는 단계를 구비하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 상기 다수 캐리어는 정공인 것을 특징으로 하는 방법.
  18. 제 16 항에 있어서, 상기 다수 캐리어는 전자인 것을 특징으로 하는 방법.
  19. 제 1 도전형의 반도체 물질내에 트랜지스터를 형성하는 방법으로서,상기 반도체 물질내에 임의의 도전형을 갖는 웰을 형성하는 단계, 상기 웰내에 임의의 도전형을 갖는 제 1 영역을 형성하는 단계, 제 1 영역으로부터 떨어진 상기 웰내에 제 2 영역을 형성하는 단계로서, 상기 제 2 영역은 임의의 도전형을 가지며 상기 제 1 영역보다 낮은 도핑 농도를 갖는 단계, 상기 제 1 및 제 2 영역 사이의 기판 물질내에 채널 영역을 정의하는 단계, 상기 제 2 영역내에 도전형을 갖는 제 3 영역을 형성하는 단계, 상기 채널 영역상의 상기 기판 물질상에 절연 물질층을 형성하는 단계 및 상기 채널 영역상의 절연 물질층상에 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 방법.
  20. 제 19 항에 있어서, 상기 반도체 물질은 에피 (epi) 층을 포함하는 것을 특징으로 하는 방법.
  21. 제 19 항에 있어서, 상기 반도체 물질은 기판을 포함하는 것을 특징으로 하는 방법.
  22. 제 19 항에 있어서, 상기 웰과 제 3 영역의 도전형은 상기 반도체 물질의 도전형과 동일한 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 상기 제 1 및 제 2 영역의 도전형은 상기 웰의 도전형과 다른 것을 특징으로 하는 방법.
  24. 제 19 항에 있어서, 상기 웰과 상기 제 3 영역의 도전형은 상기 반도체 물질의 도전형과 다른 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서, 상기 제 1 및 제 2 영역의 도전형은 상기 웰의 도전형과 동일한 것을 특징으로 하는 방법.
  26. 입력 노드에 접속된 게이트, 출력 노드에 접속된 에미터 및 제 1 노드에 접속된 소오스/콜렉터를 갖는 제 1 트랜지스터 및 입력 노드에 접속된 게이트, 출력 노드에 접속된 에미터, 제 2 노드에 접속된 소오스, 및 제 2 노드에 접속된 콜렉터를 갖는 제 2 트랜지스터를 구비하는 것을 특징으로 하는 드라이버 회로.
  27. 제 26 항에 있어서, 상기 제 1 트랜지스터는, 상기 반도체 물질내에 형성되는 임의의 도전형을 가지며, 콜렉터로서의 기능을 수행하는 웰, 상기 웰내에 형성되는 임의의 도전형을 가지며, 소오스로서의 기능을 수행하는 제 1 영역, 상기 제 1 영역으로부터 떨어진 웰내에 형성되는 임의의 도전형을 가지며, 제 1 영역보다 낮은 도핑 농도를 갖는 제 2 영역, 상기 제 1 및 제 2 영역사이의 기판 물질내에 정의된 채널 영역, 상기 제 2 영역내에 형성되는 임의의 도전형을 가지며, 에미터로서의 기능을 수행하는 제 3 영역, 상기 채널 영역상의 기판 물질상에 형성된 절연 물질층 및 상기 채널 영역상의 절연 물질층상에 형성된 게이트를 구비하는 것을 특징으로 하는 드라이버 회로.
  28. 제 27 항에 있어서, 상기 제 2 트랜지스터는, 반도체 물질내에 형성되는 임의의 도전형을 가지며, 콜렉터로서의 기능을 수행하는 웰, 상기 웰내에 형성되는 임의의 도전형을 가지며, 소오스로서의 기능을 수행하는 제 1 영역, 상기 제 1 영역으로부터 떨어진 웰내에 형성되는 임의의 도전형을 가지며, 상기 제 1 영역보다 낮은 도핑 농도를 갖는 제 2 영역, 상기 제 1 및 제 2 영역 사이의 기판 물질내에 정의된 채널 영역, 상기 제 2 영역내에 형성되는 임의의 도전형을 가지며, 에미터로서의 기능을 수행하는 제 3 영역, 상기 채널 영역상의 기판 물질상에 형성된 절연 물질층 및 상기 채널 영역상의 절연 물질층상에 형성된 게이트를 구비하는 것을 특징으로 하는 드라이버 회로.
  29. 제 28 항에 있어서, 상기 제 1 트랜지스터의 제 1 영역의 도전형은 상기 제 2 트랜지스터의 제 1 영역의 도전형과 다른 것을 특징으로 하는 드라이버 회로.
  30. 제 28 항에 있어서, 상기 제 1 트랜지스터의 제 3 영역의 도전형은 상기 제 2 트랜지스터의 제 3 영역의 도전형과 다른 것을 특징으로 하는 드라이버 회로.
  31. 제 28 항에 있어서, 상기 제 1 트랜지스터의 드레인/베이스 영역 및 상기 제 2 트랜지스터의 드레인/베이스 영역에 접속된 점퍼를 더 구비하는 것을 특징으로 하는 드라이버 회로.
  32. 매입층이 없는 반도체 기판상에 에피 (epi) 층을 형성하는 단계, 상기 에피 (epi) 층에 제 1 도전형의 제 1 웰을 형성하는 단계, 상기 에피 (epi) 층에 제 2 도전형의 제 2 웰을 형성하는 단계, 상기 에피 (epi) 층상에 절연 물질층을 형성하는 단계, 상기 제 1 및 제 2 웰상의 절연 물질층상에 복수의 CMOS 폴리 영역을 형성하는 단계, 상기 제 1 및 제 2 웰상의 절연 물질층상에 복수의 바이폴라 폴리 영역을 형성하는 단계, 상기 제 1 및 제 2 웰에 형성된 CMOS 폴리 영역의 각각의 대향면상의 기판 물질에 한쌍의 저밀도 주입 영역을 형성하는 단계, 바이폴라 폴리 영역 및 CMOS 의 측벽이 인접하도록 복수의 스페이서를 형성하는 단계, 상기 제 1 웰내의 상기 바이폴라 폴리 영역의 각각에 인접하는 베이스 영역을 형성하기 위하여 에피 (epi) 층을 선택적으로 주입하는 단계, 상기 제 2 웰내의 바이폴라 폴리 영역의 각각에 인접하는 베이스 영역을 형성하기 위하여 에피 (epi) 층을 선택적으로 주입하는 단계, 상기 제 1 웰내의 각각의 CMOS 폴리 영역에 인접하는 소오스 및 드레인 영역, 상기 제 1 웰내의 각각의 바이폴라 폴리 영역에 인접하는 소오스 영역, 및 상기 제 1 웰내의 각각의 베이스 영역내의 에미터 영역을 형성하기 위하여 에피 (epi) 층을 선택적으로 주입하는 단계 및 상기 제 2 웰내의 각각의 CMOS 폴리 영역에 인접하는 소오스 및 드레인 영역, 상기 제 2 웰내의 각각의 바이폴라 폴리 영역에 인접하는 소오스 영역, 및 상기 제 2 웰내의 각각의 베이스 영역내의 에미터 영역을 형성하기 위하여 에피 (epi) 층을 선택적으로 주입하는 단계를 구비하는 것을 특징으로 하는 BiCMOS 회로를 형성하는 방법.
  33. 제 32 항에 있어서, 상기 제 1 및 제 2 웰은 역행 웰로서 형성되는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서, 한쌍의 베이스 영역은 각각의 바이폴라 폴리 영역에 인접하여 형성되는 것을 특징으로 하는 방법.
  35. 매입층이 없는 반도체 기판내에 제 1 도전형의 제 1 웰을 형성하는 단계, 상기 기판내에 제 2 도전형의 제 2 웰을 형성하는 단계, 상기 기판내에 절연 물질층을 형성하는 단계, 상기 제 1 및 제 2 웰상의 절연 물질층상에 복수의 CMOS 폴리 영역을 형성하는 단계, 상기 제 1 및 제 2 웰상의 절연 물질층상에 복수의 바이폴라 폴리 영역을 형성하는 단계
    상기 제 1 및 제 2 웰내에 형성된 CMOS 폴리 영역의 각각의 대향면상의 기판 물질내에 한쌍의 저밀도 주입 영역을 형성하는 단계, 바이폴라 폴리 영역 및 CMOS 의 측벽을 결합하기 위하여 복수의 스페이서를 형성하는 단계, 상기 제 1 웰내의 바이폴라 폴리 영역의 각각에 인접하는 베이스 영역을 형성하기 위하여 기판을 선택적으로 주입하는 단계, 상기 제 2 웰내의 바이폴라 폴리 영역의 각각에 인접하는 베이스 영역을 형성하기 위하여 기판을 선택적으로 주입하는 단계, 상기 제 1 웰내의 각각의 CMOS 폴리 영역에 인접하는 소오스 및 드레인 영역, 상기 제 1 웰의 각각의 바이폴라 폴리 영역에 인접하는 소오스 영역 및 제 1 웰내의 각각의 베이스 영역내의 에미터 영역을 형성하기 위하여 기판을 선택적으로 주입하는 단계 및 상기 제 2 웰내의 각각의 CMOS 영역에 인접하는 소오스 및 드레인 영역, 상기 제 2 웰내의 각각의 바이폴라 폴리 영역에 인접하는 소오스 영역 및 상기 제 2 웰내의 각각의 베이스 영역내의 에미터 영역을 형성하기 위하여 기판을 선택적으로 주입하는 단계를 구비하는 것을 특징으로 하는 BiCMOS 회로를 형성하는 방법.
  36. 제 35 항에 있어서, 상기 제 1 및 제 2 웰은 역행 (retrograde) 웰로서 형성되는 것을 특징으로 하는 방법.
  37. 제 35 항에 있어서, 한쌍의 베이스 영역은 각각의 바이폴라 폴리 영역에 인접하도록 형성되는 것을 특징으로 하는 방법.
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