KR100511024B1 - 가변 용량 컨덴서 및 증폭기에 적용되는 반도체 장치 - Google Patents

가변 용량 컨덴서 및 증폭기에 적용되는 반도체 장치 Download PDF

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Abstract

반도체 기판 내에 제1 도전형의 웰 영역이 형성되어 있다. 소자 분리 영역에 의해 분리된 웰 영역의 제1 영역 내에 제2 도전형의 반도체층이 형성되어 있다. 웰 영역의 저부에 제1 도전형의 저저항 영역이 형성되어 있다.

Description

가변 용량 컨덴서 및 증폭기에 적용되는 반도체 장치{SEMICONDUCTOR DEVICE APPLICABLE TO VARIABLE CAPACITANCE CONDENSER AND AMPLIFIER}
본 발명은, 예를 들면 아날로그 회로에 이용되는 가변 용량 컨덴서 및 증폭기에 적용되는 반도체 장치에 관한 것이다.
예를 들면 전압 제어 발진기는, 가변 용량 컨덴서를 포함하며, 이 가변 용량 컨덴서의 용량을 변화시킴으로써, 소요의 주파수의 신호가 발진 가능하게 되어 있다. 전압 제어 발진기는, 페이즈 노이즈(phase noise)를 저감하기 위해, 높은 Q값이 요구된다. 이것을 실현하기 위해, 가변 용량 컨덴서의 특성은, 낮은 기생 용량 및 낮은 기생 저항이 요구된다.
일반적으로, 이 가변 용량 컨덴서는, N형의 웰 영역 내에 형성된 P+형의 반도체층의 접합 부분, 혹은 P형의 웰 영역 내에 형성된 N+의 접합 부분을 이용하여 구성된다.
도 17은 N형의 웰 영역을 이용한 가변 용량 컨덴서의 일례를 도시하고 있다. 예를 들면 P형의 반도체 기판(100)의 표면 영역에 N형의 웰 영역(101)이 형성되어 있다. 이 N형의 웰 영역(101) 내에는, P+형의 반도체층(102), N+형의 반도체층(103)이 형성되어 있고, P+형의 반도체층(102)과 N형의 웰 영역(101)의 접합 부분을 이용하여 가변 용량 컨덴서(104)가 구성되어 있다. 각 반도체층(102, 103)에는 배선(105)이 접속되어 있다. 이 가변 용량 컨덴서(104)에서, 기생 용량으로서는 배선(105)간의 용량(106), 기생 저항으로서는 배선 저항(도시 생략), 웰 영역의 저항(이하, 웰 저항이라고도 함)(107)이 지배적이다.
디바이스의 디자인 룰의 진보에 수반하여, P+형의 반도체층(102)과 N+의 반도체층(103) 사이의 스페이스를 작게 할 수 있도록 되었다. 이에 의해, 웰 영역(101)의 기생 저항을 저감하는 것이 가능하다. 그러나, P+형의 반도체층(102)과 N+의 반도체층(103) 사이의 스페이스를 작게 한 경우, 배선(105) 사이의 거리도 좁아진다. 그 결과, 기생 용량으로서의 배선간 용량(107)이 증대된다.
도 18은 P+형의 반도체층(102)과 N+의 반도체층(103)간에 인가되는 바이어스 전압과 용량의 변화의 모습을 도시하고 있다. 도 18에 도시한 바와 같이, 기생 용량이 증대되면, 바이어스 전압에 따른 용량의 가변 범위가 저감되게 된다. 따라서, 배선간 용량을 저감하기 위해, P+형의 반도체층(102)과 N+의 반도체층(103) 사이의 스페이스를 넓혀 가변 용량 컨덴서를 형성할 필요가 있다. 이것은, 웰 저항을 저감할 수 없는 것을 의미하고 있다.
한편, 기생 저항은 저항값에 비례하는 열 잡음의 발생원이 된다. 이것은 예를 들면 전압 제어 발진기에서 Q값을 저하시켜, 페이즈 노이즈의 열화를 야기한다.
또한, 도 19에 도시한 바와 같이, 증폭기를 구성하는 MOS 트랜지스터(이하, MOSFET로 칭함)는, P형의 웰 영역(110)의 저항이 큰 경우 파워 손실이 발생하여, 고이득의 증폭기를 구성하는 것이 곤란해진다. 일반적으로, 이러한 종류의 증폭기는 디지털 회로와 혼재된다. 그러나, 현상의 디지털 회로에 사용되는 웰의 저항은, 증폭기의 이득을 내리게 된다.
도 20은 웰 저항과 이득과의 관계를 도시하고 있다. 현상의 아날로그/디지털 혼재 반도체 장치에서, 디지털부에서 사용되는 웰의 저항값은 예를 들면 50Ω이다. 이 웰 저항의 경우, 높은 이득을 얻는 것이 곤란하다. 도 20으로부터 명백해진 바와 같이, 이득을 올리기 위해서는, 웰 저항을 올리거나, 내려야만 한다. 웰 저항을 올리기 위해서는, 고저항 기판을 이용하는 것을 생각할 수 있다. 그러나, 고저항 기판은, 웨이퍼 내에 슬립이 발생하는 등의 문제가 있다. 또한, 웰 저항을 내리기 위해서는 저저항 기판을 이용하는 것을 생각할 수 있다.
도 21은 저저항 기판을 이용한 아날로그/디지털 혼재 반도체 장치의 일례를 도시하고 있다. 저저항 기판으로서의 P+ 기판(120) 내에 웰 영역(121, 122)을 형성하고, 이 웰 영역(121, 122) 내에 아날로그 회로와 디지털 회로를 형성하고 있다. 이와 같이, 저저항 기판을 이용한 경우, 웰 저항을 저하시킬 수 있다. 그러나, 웰 저항을 낮게 한 경우, 디지털 회로로부터 아날로그 회로로 노이즈가 침입하여, 아날로그 회로의 특성에 악영향을 미치게 된다.
도 22는 웰 저항과 침입 노이즈량의 관계를 도시하고 있다. 이와 같이, 침입 노이즈량은 웰 저항이 낮을수록 많아진다. 이 때문에, 아날로그/디지털 혼재 반도체 장치에서, 저저항 기판을 채용할 수 없다.
따라서, 회로 소자의 종류에 따라 웰의 저항값을 설정함으로써, 회로 소자의 특성을 향상시키는 것이 가능한 반도체 장치가 요망되고 있다.
본 발명의 일 양태에 따르면, 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면 영역 내에 형성된 제1 도전형의 웰 영역과, 상기 웰 영역 내에 형성된 복수의 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 상기 웰 영역의 제1 영역 내에 형성된 제2 도전형의 반도체층-상기 제2 도전형의 반도체층은 컨덴서의 제1 전극임-과, 상기 웰 영역의 저부에 형성된 제1 도전형의 저저항 영역을 포함하며, 상기 저저항 영역의 저항값은 상기 웰 영역의 저항값보다 낮은 것을 특징으로 한다.
이하, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 가변 용량 컨덴서를 도시하고 있다. 이 가변 용량 컨덴서(10)는, 예를 들면 N형의 웰 영역(13)과 P+형의 반도체층(15)의 접합 부분을 이용하고 있다.
예를 들면 P형의 반도체 기판(11)은, 예를 들면 5Ω의 저항을 갖고 있다. 이 기판(11)의 표면 영역 내에는, 예를 들면 STI(Shallow Trench Isolation)로 이루어지는 복수의 소자 분리 영역(12)이 형성되어 있다. 이들 소자 분리 영역(12)이 형성된 반도체 기판(11)의 표면 영역 내에는, 웰 영역(13)이 형성되어 있다. 소자 분리 영역(12)에 의해 분리된 웰 영역(13)의 제1 영역 내에는, P+형의 반도체층(15)이 형성되어 있다. 이 반도체층(15)의 주위에 위치하는 제2 영역에는, N+형의 반도체층(14)이 형성되어 있다. P+형의 반도체층(15)은 가변 용량 컨덴서의 제1 전극을 구성하고, N+형의 반도체층(14)은 제2 전극을 구성한다.
또한, 상기 웰 영역(13)의 저부에는, 예를 들면 N형의 저저항 영역(16)이 형성되어 있다. 이 저저항 영역(16)은, 웰 영역(13)보다 불순물 농도가 높게 설정되며, 상기 웰 영역(13)의 저항값보다 낮게 설정되어 있다. 구체적으로는, 저저항 영역(16)의 불순물 농도는, 웰 영역(13)의 불순물 농도의 예를 들면 2배 이상, 혹은 1×1018㎝-3 이상으로 설정된다. 이 저저항 영역(16)은, 예를 들면 P+형의 반도체층(15)과 웰 영역과의 접합 부분의 공핍층 DL에 접촉하지 않고, 각 소자 분리 영역(12)의 저부에 접촉하고 있다.
다음으로, 상기 가변 용량 컨덴서의 제조 방법에 대하여 설명한다.
도 2에 도시한 바와 같이, 예를 들면 P형의 반도체 기판(11)의 표면 영역에 STI로 이루어지는 복수의 소자 분리 영역(12)이 형성된다. 이 소자 분리 영역(12)은 주지의 공정에 의해 제조된다. 즉, 우선, 기판(11)의 표면에 트렌치가 형성된다. 다음으로, 기판(11)의 전면에 예를 들면 CVD(Chemical Vapor Deposition)에 의해 실리콘 산화막이 퇴적되어, 트렌치가 실리콘 산화막에 의해 매립된다. 계속해서, 기판(11) 위의 실리콘 산화막이 예를 들면 CMP(Chemical Mechanical Polishing)에 의해 제거된다.
이 후, 기판(11)의 표면 영역에 N형의 불순물, 예를 들면 인이 이온 주입되어, N형의 웰 영역(13)이 형성된다. 이 웰 영역(13)의 깊이는 소자 분리 영역(12)의 깊이보다 깊게 설정되어 있다.
다음으로, 도 3에 도시한 바와 같이, 웰 영역(13)의 전면에 N형의 불순물, 예를 들면 인이 이온 주입되어, 저저항 영역(16)이 형성된다. 이온 주입 조건은, 예를 들면 가속 전압이 1000∼2000KeV, 도우즈량이 1×1013∼1×1014㎝-2이다. 이 이온 주입 조건은 일례이며, 저저항 영역(16)이 도 1에 도시한 바와 같이 P+ 반도체층(15)의 공핍층에 접촉하지 않고, 소자 분리 영역(12)의 저부에 접촉하는 깊이로 되는 조건이면 된다. 이와 같이 하여, 웰 영역(13)의 저부의 불순물 농도가 올라간다.
이 후, 도 1에 도시한 바와 같이, 웰 영역(13)의 제1 영역에 P형의 불순물, 예를 들면 붕소가 이온 주입되어, P+형의 반도체층(15)이 형성된다. 계속해서, 웰 영역(13)의 제2 영역에 N형의 불순물, 예를 들면 인이 이온 주입되어, N+형의 반도체층(14)이 형성된다.
도 4는 웰 영역(13) 내의 각 부의 불순물 농도와 깊이를 개략적으로 도시하고 있으며, 도 1 내지 도 3과 동일한 부분에는 동일한 부호를 붙인다.
상기 제1 실시예에 따르면, 가변 용량 컨덴서(10)가 형성되는 웰 영역(13)의 저부에 저저항 영역(16)을 형성함으로써, 웰 저항을 저감하고 있다. 이 때문에, 배선간 용량을 저감하기 위해 P+형의 반도체층(15)과 N+의 반도체층(14) 사이의 스페이스를 넓힌 경우에도, 웰 저항을 낮게 유지할 수 있다. 따라서, 열 잡음을 억제할 수 있다.
또한, 이 가변 용량 컨덴서는 열 잡음이 적기 때문에, 이 가변 용량 컨덴서를 전압 제어 발진기에 적용한 경우, 전압 제어 발진기의 Q값을 향상시킬 수 있어, 페이즈 노이즈를 저감할 수 있다.
(제2 실시예)
도 5는 본 발명의 제2 실시예를 도시하고 있다. 제2 실시예는, 제1 실시예를 변형한 것이며, 제1 실시예와 동일한 부분에는 동일한 부호를 붙인다.
도 5에 도시한 가변 용량 컨덴서(10)는, 예를 들면 P형의 웰 영역(17)과 N+형의 반도체층(14)의 접합 부분을 이용하고 있다. 즉, 예를 들면 P형의 반도체 기판(11) 내에 예를 들면 P형의 웰 영역(17)이 형성되어 있다. 웰 영역(17)의 중앙부 내에는, N+형의 반도체층(14)이 형성되고, 이 반도체층(14)의 주위에 P+형의 반도체층(15)이 형성되어 있다.
또한, 웰 영역(17)의 저부에는 저저항 영역(18)이 형성되어 있다. 이 저저항 영역(18)은 예를 들면 N+형의 반도체층(14)과 웰 영역(17)과의 접합 부분의 공핍층에 접촉하지 않고, 각 소자 분리 영역(12)의 저부에 접촉하고 있다. 이 저저항 영역(18)은, 예를 들면 P형으로 웰 영역(17)보다 불순물 농도가 높게 설정되어 있다. 구체적으로는, 저저항 영역(18)의 불순물 농도는, 웰 영역(17)의 불순물 농도의 예를 들면 2배 이상, 혹은 1×1018㎝-3 이상으로 설정된다.
상기 구성의 가변 용량 컨덴서의 제조 방법은 제1 실시예와 마찬가지이다. 저저항 영역(18)을 형성하기 위한 이온 주입 조건은, 예를 들면 이온종이 붕소이며, 가속 전압이 1000∼2000KeV, 도우즈량이 1×1013∼1×1014㎝-2이다.
상기 제2 실시예에 의해서도, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제3 실시예)
도 6은 본 발명의 제3 실시예에 관한 것으로, 가변 용량 컨덴서와 MOSFET로 이루어지는 증폭기를 도시하고 있다. 가변 용량 컨덴서(10)의 구성은, 도 5와 마찬가지이기 때문에, 동일한 부분에는 동일한 부호를 붙이고, 설명은 생략한다. 제3 실시예는, P형의 웰 영역(17)과 N+ 반도체층(14)으로 이루어지는 가변 용량 컨덴서(10)와, N채널 MOSFET(20)를 나타내고 있다. 그러나, 컨덴서 및 트랜지스터의 도전형은 이에 한정되는 것은 아니다.
도 6에서, 또한, MOSFET(20)는 P형의 웰 영역(21)에 형성되어 있다. 즉, 소자 분리 영역(12)에 의해 분리된 웰 영역(21)의 제1 영역 위에 게이트 산화막(22)이 형성되어 있다. 이 게이트 산화막(22) 위에 예를 들면 폴리실리콘으로 이루어지는 게이트 전극(23)이 형성되어 있다. 이 게이트 전극(23)의 양측에 위치하는 웰 영역(21) 내에는 소스/드레인 영역(25)이 형성되어 있다.
또한, 소자 분리 영역(12)에 의해 분리된 웰 영역(21)의 제2 영역에는, P+형의 반도체층(24)이 형성되어 있다. 이 반도체층(24)은 웰 영역(21)에 전압을 공급하기 위한 전압 공급 노드로서 기능한다.
또한, 웰 영역(21)의 저부에는 저저항 영역(26)이 형성되어 있다. 이 저저항 영역(26)이 형성되는 깊이는, 저저항 영역(18)과 거의 동일하다. 즉, MOSFET(20)의 소스/드레인 영역의 공핍층에 접촉하지 않고, 각 소자 분리 영역(12)의 저부에 접촉하고 있다. 이 저저항 영역(26)은, 예를 들면 P형으로 웰 영역(21)보다 불순물 농도가 높게 설정되어 있다. 구체적으로는, 저저항 영역(26)의 불순물 농도는, 웰 영역(21)의 불순물 농도의 예를 들면 2배 이상, 혹은 1×1018㎝-3 이상으로 설정된다.
다음으로, 상기 반도체 장치의 제조 방법에 대하여 설명한다.
제3 실시예에서, 가변 용량 컨덴서(10) 및 MOSFET(20)는 동시에 형성된다.
도 7에 도시한 바와 같이, 우선, 예를 들면 P형의 반도체 기판(11) 내에 복수의 소자 분리 영역(12)이 형성된다. 이 후, 가변 용량 컨덴서(10)의 형성 영역, 및 MOSFET(20)의 형성 영역에 각각 P형의 웰 영역(17, 21)이 형성된다.
다음으로, 기판(11)의 전면에 P형의 불순물로서, 예를 들면 붕소가 이온 주입되어, 웰 영역(17, 21)의 저부의 불순물 농도가 높아진다. 이온 주입 조건은, 예를 들면 가속 전압이 1000∼2000KeV, 도우즈량이 1×1013∼1×1014㎝-2이다. 이와 같이 하여, 웰 영역(17, 21)의 저부에 저저항 영역(18, 26)이 형성된다.
이 후, 도 6에 도시한 바와 같이, MOSFET(20)의 형성 영역에서, 웰 영역(21) 위에 게이트 산화막(22)이 형성되고, 이 게이트 산화막(22) 위에 게이트 전극(23)이 형성된다.
계속해서, 가변 용량 컨덴서(10)에서의 N+ 반도체층(14)의 형성과 동시에, 소스/드레인 영역(25)이 형성된다. 또한, 가변 용량 컨덴서(10)에서의 P+ 반도체층(15)의 형성과 동시에, 전원 공급 노드로서의 P+ 반도체층(24)이 형성된다.
또한, P+ 반도체층(15, 24)을 먼저 형성하고, 이 후, N+ 반도체층(14) 및 소스/드레인 영역(25)을 형성해도 된다.
또한, 저저항 영역(18, 26)은, 가변 용량 컨덴서(10), MOSFET(20)를 형성한 후에 형성하는 것도 가능하다.
제3 실시예에 따르면, 증폭기(20)가 형성되는 웰 영역(21)의 저부에 저저항 영역(26)을 형성하고 있다. 이 때문에, 웰 영역(21)의 기생 저항을 저감할 수 있다. 따라서, 파워 손실을 저감할 수 있어, 고이득의 증폭기(20)를 구성할 수 있다.
(제4 실시예)
도 8은 본 발명의 제4 실시예를 도시하고 있다. 제4 실시예는 제3 실시예를 변형한 것이다.
도 8에서, MOSFET(20)는, 제3 실시예와 마찬가지이며, 가변 용량 컨덴서(10)는, 제1 실시예와 마찬가지로, 예를 들면 N형의 웰 영역(13)과 P+형의 반도체층(15)의 접합 부분을 이용하여 가변 용량 컨덴서를 형성하고 있다. 가변 용량 컨덴서(10)의 웰 영역(13)에는 N형의 저저항 영역(16)이 형성되고, MOSFET(20)의 웰 영역(27)에는 P형의 저저항 영역(26)이 형성되어 있다. 이와 같이, 각기 다른 도전형의 저저항 영역의 형성 방법에 대하여 이하에 설명한다.
도 9에 도시한 바와 같이, 우선, 예를 들면 P형의 반도체 기판(11) 내에 복수의 소자 분리 영역(12)이 형성된다. 이 후, 가변 용량 컨덴서의 형성 영역에 N형의 웰 영역(13)이 형성되고, MOSFET의 형성 영역에 P형의 웰 영역(21)이 형성된다. 즉, 예를 들면 MOSFET(20)의 형성 영역 위는 레지스트막(41)에 의해 피복된다. 이 레지스트막(41)을 마스크로 하여 N형의 불순물, 예를 들면 인이 기판 내에 이온 주입되어, 웰 영역(13)의 저부에 N형의 저저항 영역(16)이 형성된다.
계속해서, 도 10에 도시한 바와 같이, 레지스트막(41)을 제거한 후, 가변 용량 컨덴서의 형성 영역 위는 레지스트막(42)에 의해 피복된다. 이 레지스트막(42)을 마스크로 하여 P형의 불순물, 예를 들면 붕소가 기판 내에 이온 주입되어, 웰 영역(21)의 저부에 P형의 저저항 영역(26)이 형성된다. 이온 주입 조건은 제2, 제3 실시예와 마찬가지이다.
상기한 바와 같이 하여, 저저항 영역(16, 26)을 형성한 후, 상술한 공정에 의해 가변 용량 컨덴서 및 MOSFET가 형성된다.
제4 실시예에 의해서도 제3 실시예와 마찬가지의 효과를 얻을 수 있다.
(제5 실시예)
도 11, 도 12는 본 발명의 제5 실시예를 도시하고 있다. 도 11은 본 발명을 전력 증폭기에 적용한 예를 도시하고, 도 12는 도 11의 등가 회로를 도시하고 있다. 도 11에 도시한 증폭기의 구성은 기본적으로 도 6에 도시한 증폭기와 마찬가지이다. 즉, MOSFET(20)가 형성되는 웰 영역(21)에는 저저항 영역(26)이 형성되어 있다. 이 저저항 영역(26)은, 도 12에 도시한 등가 회로에서, 저항(51)으로 도시되어 있다. 또한, MOSFET(20)의 전류 통로의 일단부에는 예를 들면 알루미늄 배선(53)을 통해 부하 저항(52)이 접속되어 있다. 이 부하 저항(52)은 예를 들면 게이트 전극(23)과 동시에 형성되며, 또한 불순물이 주입되어 저항값이 설정되어 있다.
제5 실시예에 따르면, MOSFET(20)가 형성되는 웰 영역(21)의 저부에 저저항 영역(26)이 형성되어 있다. 이 때문에, 파워 손실을 저감할 수 있어, 고이득의 전력 증폭기를 구성할 수 있다.
(제6 실시예)
도 13, 도 14는 본 발명의 제6 실시예를 도시하고 있다. 도 13은 가변 용량 컨덴서로서의 가변 용량 다이오드를 이용한 전압 제어 발진기의 일례를 도시하고, 도 14는 도 13의 A부에 대응하는 가변 용량 컨덴서(61)와 MOSFET(62)의 단면도를 도시하고 있다.
도 14에 도시한 단면도는 기본적으로 도 8에 도시한 구성과 마찬가지이다. 도 14에서, 가변 용량 컨덴서의 P+ 반도체층(15)과 MOSFET(62)의 소스가 알루미늄 배선(63)을 통해 접속되어 있다.
제6 실시예에 따르면, 가변 용량 컨덴서(61)는, 기생 저항이 적고 용량의 가변 범위가 넓으며, MOSFET(62)는 고이득을 얻을 수 있다. 이 때문에, 이 가변 용량 컨덴서(61)와 MOSFET(62)를 이용함으로써, 페이즈 노이즈가 적고, 고성능의 전압 제어 발진기를 구성할 수 있다.
(제7 실시예)
도 15는 본 발명의 제7 실시예를 도시하고 있다. 제7 실시예는, 본 발명을 바이폴라 트랜지스터를 이용한 전압 제어 발진기에 적용한 경우를 나타내고 있다. 도 15에서, 가변 용량 컨덴서(10)의 구성은, 예를 들면 제1 실시예와 마찬가지이기 때문에, 설명은 생략한다.
바이폴라 트랜지스터(70)에서, 기판(11) 내에는 예를 들면 N형의 웰 영역(71)이 형성되어 있다. 이 N형의 웰 영역(71)은 콜렉터층으로서 기능하고 있다. 소자 분리 영역(12)에 의해 분리된 웰 영역(71)의 제1 영역 위에는 P형의 베이스층(72)이 형성되어 있다. 이 베이스층(72) 위에는 N형의 에미터층(73)이 형성되어 있다. 또한, 소자 분리 영역(12)에 의해 분리된 웰 영역(71)의 제2 영역 위에는 N+형의 반도체층(74)이 형성되어 있다. 이 반도체층(74)은 콜렉터 접속 노드로서 기능하고 있다.
한편, 웰 영역(71)의 저부에는 N형의 저저항 영역(75)이 형성되어 있다. 이 저저항 영역(75)은, 가변 용량 컨덴서(10)의 저저항 영역(13)과 함께 형성된다. 저저항 영역(75)의 불순물 농도는 MOSFET의 경우와 마찬가지이다. 저저항 영역(75)은, 콜렉터-베이스 사이의 공핍층에 접하지 않고, 소자 분리 영역(12)의 저부에 접하는 형성 위치에 형성된다.
제7 실시예에 따르면, 바이폴라 트랜지스터가 형성되는 웰 영역(71)의 저부에 저저항 영역(75)을 형성하고 있다. 이 때문에, 웰 저항을 저하시킬 수 있기 때문에, 파워 손실을 억제할 수 있어, 고이득의 증폭기를 구성할 수 있다.
또한, 도 15는 NPN형의 바이폴라 트랜지스터를 도시하고 있지만, 이에 한정되지 않고, 본 실시예를 PNP형의 바이폴라 트랜지스터에 적용하는 것도 가능하다.
(제8 실시예)
도 16은 본 발명의 제8 실시예를 도시하고 있다. 제8 실시예는 본 발명을 아날로그/디지털 혼재 반도체 장치에 적용한 경우를 나타내고 있다.
도 16에서, 예를 들면 P형의 반도체 기판(81)은, 저항값이 예를 들면 30∼500Ω의 비교적 고저항의 기판이다. 이 기판(81)의 표면 영역 내에는 복수의 소자 분리 영역(12)이 형성되어 있다. 이들 소자 분리 영역(12)에 의해 분리된 제1 영역에는 예를 들면 P형의 웰 영역(82)이 형성되고, 제2 영역에는 예를 들면 P형의 웰 영역(83)이 형성되어 있다. 이들 웰 영역(82)의 불순물 농도는 웰 영역(83)의 불순물 농도보다 예를 들면 높게 설정되어 있다. 웰 영역(82) 내에는 아날로그 회로(85)를 구성하는 예를 들면 MOSFET가 형성되고, 웰 영역(83) 내에는 디지털 회로(86)를 구성하는 예를 들면 MOSFET가 형성되어 있다. 상기 아날로그 회로(85)가 형성된 웰 영역(82)의 저부에는 예를 들면 P형의 저저항 영역(84)이 형성되어 있다. 이 저저항 영역(84)의 형성 위치 및 불순물 농도는, 예를 들면 제4, 제5 실시예와 마찬가지이다. 즉, 저저항 영역(84)의 불순물 농도는, 아날로그 회로(85)가 형성된 웰 영역(82)의 불순물 농도의 예를 들면 2배 이상, 혹은 1×1018㎝-3 이상으로 설정된다. 따라서, 아날로그 회로(85)가 형성된 웰 영역(82)의 웰 저항은, 디지털 회로(86)가 형성된 웰 영역(83)의 웰 저항보다 높게 설정된다.
제8 실시예에 따르면, 고저항의 기판(81) 내에 아날로그 회로(85)와 디지털 회로(86)를 형성하고 있다. 이 때문에, 디지털 회로(86)로부터 아날로그 회로(85)로의 노이즈의 침입을 방지할 수 있다. 게다가, 아날로그 회로(85)가 형성된 웰 영역(82)의 저부에는 저저항 영역(84)을 형성하고 있다. 이 때문에, 증폭기의 이득의 저하를 방지할 수 있다. 또한, 아날로그 회로가, 예를 들면 가변 용량 컨덴서인 경우, 용량의 가변 범위를 넓게 할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생성할 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
본 발명에 따르면, 회로 소자의 종류에 따라 웰의 저항값을 설정할 수 있어, 회로 소자의 특성이 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 가변 용량 컨덴서를 도시하는 단면도.
도 2는 도 1에 도시한 장치의 제조 방법을 도시하는 단면도.
도 3은 도 2에 이어지는 제조 공정을 도시하는 단면도.
도 4는 도 1의 주요부의 불순물 농도를 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 가변 용량 컨덴서를 도시하는 단면도.
도 6은 본 발명의 제3 실시예에 따른 가변 용량 컨덴서를 도시하는 단면도.
도 7은 도 6에 도시한 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제4 실시예에 따른 가변 용량 컨덴서를 도시하는 단면도.
도 9는 도 8에 도시한 장치의 제조 방법을 도시하는 단면도.
도 10은 도 9에 이어지는 제조 공정을 도시하는 단면도.
도 11은 본 발명의 제5 실시예에 따른 증폭기를 도시하는 단면도.
도 12는 도 11에 도시한 장치의 등가 회로도.
도 13은 본 발명의 제6 실시예에 따른 전압 제어 발진기의 일례를 도시하는 회로도.
도 14는 도 13의 주요부를 도시하는 단면도.
도 15는 본 발명의 제7 실시예에 따른 바이폴라 트랜지스터의 일례를 도시하는 단면도.
도 16은 본 발명의 제7 실시예에 따른 아날로그/디지털 혼재 반도체 장치의 일례를 도시하는 단면도.
도 17은 일반적인 가변 용량 컨덴서의 일례를 도시하는 단면도.
도 18은 도 17에 도시한 가변 용량 컨덴서의 특성을 도시하는 도면.
도 19는 일반적인 증폭기의 일례를 도시하는 단면도.
도 20은 도 19에 도시한 증폭기의 특성을 도시하는 도면.
도 21은 일반적인 아날로그/디지털 혼재 반도체 장치의 일례를 도시하는 단면도.
도 22는 도 21에 도시한 아날로그/디지털 혼재 반도체 장치의 특성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 가변 용량 컨덴서
11 : 반도체 기판
12 : 소자 분리 영역
13 : 웰 영역
14, 15 : 반도체층
16 : 저저항 영역

Claims (28)

  1. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면 영역 내에 형성된 제1 도전형의 웰 영역;
    상기 웰 영역 내에 형성된 복수의 소자 분리 영역;
    상기 소자 분리 영역에 의해 분리된 상기 웰 영역의 제1 영역 내에 형성된 제2 도전형의 반도체층 - 상기 제2 도전형의 반도체층은 컨덴서의 제1 전극을 형성함 -;
    상기 소자 분리 영역에 의해 분리된 상기 웰 영역의 제2 영역 내에 형성된 제1 도전형의 반도체층 - 상기 제1 도전형의 반도체층은 컨덴서의 제2 전극을 형성함 -; 및
    상기 웰 영역보다 낮은 저항값을 갖는 제1 도전형의 저저항 영역
    을 포함하되,
    상기 제1 도전형의 저저항 영역은, 상기 소자 분리 영역과는 접촉하되, 상기 제2 도전형의 반도체층과 상기 웰 영역의 접합 부분의 공핍층과는 접촉하지 않으며, 또한 상기 제1 도전형의 반도체층과 상기 웰 영역의 접합 부분의 공핍층과는 접촉하지 않으며,
    상기 제1 도전형의 저저항 영역은, 상기 웰 영역의 저부와 접촉하며 상기 제1 및 제2 영역을 접속시키는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 저저항 영역은 상기 웰 영역의 저부에서, 상기 제1 도전형의 반도체층으로부터 상기 제2 도전형의 반도체층에 걸쳐 배치되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 저저항 영역의 불순물 농도는 상기 웰 영역의 불순물 농도의 2배 이상으로 설정되어 있는 반도체 장치.
  6. 제5항에 있어서,
    상기 저저항 영역의 불순물 농도는 1×1018㎝-3 이상으로 설정되어 있는 반도체 장치.
  7. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면 영역 내에 형성된 제1 도전형의 웰 영역;
    상기 반도체 기판의 표면 영역 내에 형성된 제2 도전형의 웰 영역;
    상기 제1 및 제2 웰 영역 내에 형성된 복수의 소자 분리 영역;
    상기 소자 분리 영역에 의해 분리된 상기 제1 웰 영역의 제1 영역 내에 형성된 MOS 트랜지스터;
    상기 소자 분리 영역에 의해 상기 MOS 트랜지스터로부터 분리된 상기 제1 웰 영역의 제2 영역 내에 형성된 제1 도전형의 제1 반도체층 - 상기 제1 반도체층은 상기 제1 웰 영역에 전위를 공급하는 노드임 -; 및
    상기 제1 웰 영역보다 낮은 저항값을 갖는 제1 도전형의 제1 저저항 영역
    을 포함하되,
    상기 제1 저저항 영역은, 상기 소자 분리 영역과는 접촉하되, 상기 MOS 트랜지스터의 소스/드레인 영역과 상기 제1 웰 영역 사이의 접합 부분의 공핍층과는 접촉하지 않으며,
    상기 제1 저저항 영역은, 상기 제1 웰 영역의 저부와 접촉하며 상기 제1 및 제2 영역을 접속시키는 반도체 장치.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 저저항 영역은 상기 웰 영역의 저부에서, 상기 제1 도전형의 반도체층으로부터 제2 도전형의 반도체층에 걸쳐 배치되어 있는 반도체 장치.
  11. 제7항에 있어서,
    상기 저저항 영역의 불순물 농도는 상기 웰 영역의 불순물 농도의 2배 이상으로 설정되어 있는 반도체 장치.
  12. 제11항에 있어서,
    상기 저저항 영역의 불순물 농도는 1×1018㎝-3 이상으로 설정되어 있는 반도체 장치.
  13. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면 영역 내에 형성된 제1 도전형의 제1 웰 영역;
    상기 반도체 기판의 표면 영역 내에 형성된 제2 웰 영역;
    상기 제1 및 제2 웰 영역 내에 형성된 복수의 소자 분리 영역;
    상기 소자 분리 영역에 의해 분리된 상기 제1 웰 영역의 제1 영역 상에 형성된 바이폴라 트랜지스터의 제2 도전형의 제1 전극;
    상기 제1 전극 상에 형성된 상기 바이폴라 트랜지스터의 제1 도전형의 제2 전극;
    상기 소자 분리 영역에 의해 상기 제1 영역으로부터 분리된 상기 제1 웰 영역의 제2 영역 내에 형성된 상기 바이폴라 트랜지스터의 제1 도전형의 제3 전극; 및
    상기 제1 웰 영역보다 낮은 저항값을 갖는 제1 저저항 영역
    을 포함하되,
    상기 제1 저저항 영역은, 상기 소자 분리 영역과는 접촉하되, 상기 바이폴라 트랜지스터의 접합 부분의 공핍층과는 접촉하지 않으며,
    상기 제1 저저항 영역은 상기 제1 웰 영역의 저부와 접촉하며 상기 제1 및 제2 영역을 접속시키는 반도체 장치.
  14. 삭제
  15. 삭제
  16. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판의 표면 영역 내에 형성된 제1 웰 영역;
    상기 반도체 기판의 표면 영역 내에 형성된 제2 웰 영역;
    상기 제1 웰 영역 내에 형성된 아날로그 회로;
    상기 제2 웰 영역 내에 형성된 디지털 회로;
    상기 제1 및 제2 웰 영역 사이에 형성된 분리 영역; 및
    상기 제2 웰 영역을 제외한 상기 제1 웰 영역의 저부에 형성된 저저항 영역 - 상기 저저항 영역의 저항값은 상기 제1 웰 영역의 저항값보다 낮음 -
    을 포함하되,
    상기 저저항 영역은 상기 아날로그 회로의 공핍층과는 접촉하지 않되 상기 분리 영역과는 접촉하는 반도체 장치.
  17. 제16항에 있어서,
    상기 저저항 영역의 불순물 농도는 상기 웰 영역의 불순물 농도의 2배 이상으로 설정되어 있는 반도체 장치.
  18. 제16항에 있어서,
    상기 저저항 영역의 불순물 농도는 1×1018㎝-3 이상으로 설정되어 있는 반도체 장치.
  19. 제17항에 있어서,
    상기 아날로그 회로가 형성된 제1 웰 영역의 불순물 농도는, 상기 디지털 회로가 형성된 제2 웰 영역의 불순물 농도보다 높게 설정되어 있는 반도체 장치.
  20. 제7항에 있어서,
    상기 소자 분리 영역에 의해 분리된 상기 제2 웰 영역의 제3 영역에 형성된 제2 도전형의 제2 반도체층 - 상기 제2 반도체층은 컨덴서의 제1 전극을 형성함 -;
    상기 소자 분리 영역에 의해 분리된 상기 제2 웰 영역의 제4 영역에 형성된 제1 도전형의 제3 반도체층 - 상기 제3 반도체층은 컨덴서의 제2 전극을 형성함 -; 및
    상기 제2 웰 영역의 저부에 형성되며 상기 제3 영역과 상기 제4 영역을 접속시키는 제1 도전형의 제2 저저항 영역 - 상기 제2 저저항 영역의 저항값은 상기 제2 웰 영역의 저항값보다 낮음 -
    을 더 구비하되,
    상기 제2 저저항 영역은, 상기 제2 반도체층과 상기 제2 웰 영역 사이의 접합 영역의 공핍층과는 접촉하지 않으며, 또한 상기 제3 반도체층과 상기 제2 웰 영역 사이의 접합 영역의 공핍층과는 접촉하지 않되, 상기 소자 분리 영역과는 접촉하는 반도체 장치.
  21. 제20항에 있어서,
    상기 제2 반도체층과 상기 MOS 트랜지스터의 소스/드레인 영역 중 하나에 접속된 배선층을 더 구비하는 반도체 장치.
  22. 제1항에 있어서,
    상기 컨덴서는 가변 용량 컨덴서인 반도체 장치.
  23. 제20항에 있어서,
    상기 컨덴서는 가변 용량 컨덴서인 반도체 장치.
  24. 제13항에 있어서,
    상기 소자 분리 영역에 의해 분리된 상기 제2 웰 영역의 제3 영역에 형성된 제2 도전형의 제2 반도체층 - 상기 제2 반도체층은 컨덴서의 제1 전극을 형성함 -;
    상기 소자 분리 영역에 의해 분리된 상기 제2 웰 영역의 제4 영역에 형성된 제1 도전형의 제3 반도체층 - 상기 제3 반도체층은 컨덴서의 제2 전극을 형성함 -; 및
    상기 제2 웰 영역의 저부에 형성되며 상기 제3 영역과 상기 제4 영역을 접속시키는 제1 도전형의 제2 저저항 영역 - 상기 제2 저저항 영역의 저항값은 상기 제2 웰 영역의 저항값보다 낮음 -
    을 더 구비하되,
    상기 제2 저저항 영역은, 상기 제2 반도체층과 상기 제2 웰 영역 사이의 접합 영역의 공핍층과는 접촉하지 않으며, 또한 상기 제3 반도체층과 상기 제2 웰 영역 사이의 접합 영역의 공핍층과는 접촉하지 않되, 상기 소자 분리 영역과는 접촉하는 반도체 장치.
  25. 제24항에 있어서,
    상기 컨덴서는 가변 용량 컨덴서인 반도체 장치.
  26. 제1항에 있어서,
    상기 저저항 영역의 저부는 상기 소자 분리 영역보다 낮은 반도체 장치.
  27. 제7항에 있어서,
    상기 저저항 영역의 저부는 상기 소자 분리 영역보다 낮은 반도체 장치.
  28. 제13항에 있어서,
    상기 저저항 영역의 저부는 상기 소자 분리 영역보다 낮은 반도체 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936898B2 (en) 2002-12-31 2005-08-30 Transmeta Corporation Diagonal deep well region for routing body-bias voltage for MOSFETS in surface well regions
JP3781736B2 (ja) * 2003-05-09 2006-05-31 ローム株式会社 半導体装置及びこれを用いたオーディオ機器
JP2005158936A (ja) * 2003-11-25 2005-06-16 Sharp Corp 調整インピーダンス素子、半導体装置及びトリミング方法
CN100353568C (zh) * 2004-04-07 2007-12-05 联华电子股份有限公司 可变电容器与差动式可变电容器
JP4857531B2 (ja) * 2004-07-08 2012-01-18 三菱電機株式会社 半導体装置
KR101099563B1 (ko) * 2004-07-21 2011-12-28 매그나칩 반도체 유한회사 바이폴라 접합 트랜지스터 및 그의 제조방법
US7884440B2 (en) 2006-04-26 2011-02-08 Magnachip Semiconductor, Ltd. Semiconductor integrated circuit
KR100854440B1 (ko) * 2006-04-26 2008-08-26 매그나칩 반도체 유한회사 반도체 집적회로
JP5081030B2 (ja) * 2008-03-26 2012-11-21 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7919382B2 (en) * 2008-09-09 2011-04-05 Freescale Semicondcutor, Inc. Methods for forming varactor diodes

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61127147A (ja) 1984-11-26 1986-06-14 Hitachi Ltd 半導体装置
JPH073811B2 (ja) 1985-04-12 1995-01-18 株式会社日立製作所 半導体記憶装置
JPS63207173A (ja) 1987-02-24 1988-08-26 Toshiba Corp 半導体装置の製造方法
US5087579A (en) * 1987-05-28 1992-02-11 Texas Instruments Incorporated Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5057443A (en) * 1988-06-29 1991-10-15 Texas Instruments Incorporated Method for fabricating a trench bipolar transistor
JPH02184081A (ja) 1989-01-10 1990-07-18 Nec Corp 半導体集積回路
JPH03147375A (ja) 1989-11-02 1991-06-24 Nissan Motor Co Ltd 可変容量素子
JP2705344B2 (ja) 1990-04-13 1998-01-28 日本電気株式会社 半導体装置及びその製造方法
JPH05243490A (ja) 1992-03-02 1993-09-21 Fuji Electric Co Ltd 半導体装置
JPH05315545A (ja) 1992-05-12 1993-11-26 Oki Electric Ind Co Ltd 半導体装置における電源パッドの構造
JPH06151896A (ja) * 1992-11-10 1994-05-31 Nec Corp 半導体装置の製造方法
JP2755135B2 (ja) 1993-11-25 1998-05-20 日本電気株式会社 可変容量装置および該可変容量装置を有する半導体集積回路装置
US5627097A (en) * 1995-07-03 1997-05-06 Motorola, Inc. Method for making CMOS device having reduced parasitic capacitance
US5742090A (en) * 1996-04-04 1998-04-21 Advanced Micro Devices, Inc. Narrow width trenches for field isolation in integrated circuits
US5965912A (en) 1997-09-03 1999-10-12 Motorola, Inc. Variable capacitor and method for fabricating the same
US6191451B1 (en) * 1998-01-30 2001-02-20 International Business Machines Corporation Semiconductor device with decoupling capacitance
JP3408762B2 (ja) 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
TW409353B (en) 1998-12-31 2000-10-21 Anpec Electronics Corp Process for lowering metal contact resistance and the transistor metal contact formed by the said method
US6396090B1 (en) * 2000-09-22 2002-05-28 Industrial Technology Research Institute Trench MOS device and termination structure

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