JP2003197759A - 半導体装置 - Google Patents

半導体装置

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    • H01L29/93—Variable capacitance diodes, e.g. varactors

Abstract

(57)【要約】 【課題】 回路素子の種類に応じてウェルの抵抗値が設
定されていなかった。 【解決手段】 半導体基板１１内に第１導電型のウェル
領域１３が形成されている。素子分離領域１２により分
離されたウェル領域１３の第１の領域内に第２導電型の
半導体層１５形成されている。ウェル領域１３の底部に
第１導電型の低抵抗領域１６が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばアナログ回
路に用いられる可変容量コンデンサ及び増幅器に適用さ
れる半導体装置に関する。
【０００２】
【従来の技術】例えば電圧制御発振器は、可変容量コン
デンサを含み、この可変容量コンデンサの容量を変化す
ることにより、所要の周波数の信号を発振可能とされて
いる。電圧制御発振器は、フェーズノイズ(phase nois
e)を低減するため、高いＱ値が要求される。これを実現
するため、可変容量コンデンサの特性は、低い寄生容量
及び低い寄生抵抗が要求される。
【０００３】
【発明が解決しようとする課題】一般に、この可変容量
コンデンサは、Ｎ型のウェル領域内に形成されたＰ＋型
の半導体層の接合部分、あるいはＰ型ウェル領域内に形
成されたＮ＋の接合部分を用いて構成される。
【０００４】図１７は、Ｎ型のウェル領域を用いた可変
容量コンデンサの一例を示している。例えばＰ型の半導
体基板１００の表面領域にＮ型のウェル領域１０１が形
成されている。このＮ型のウェル領域１０１内には、Ｐ
＋型の半導体層１０２、Ｎ＋型の半導体層１０３が形成
されており、Ｐ＋型の半導体層１０２とＮ型のウェル領
域１０１の接合部分を用いて可変容量コンデンサ１０４
が構成されている。各半導体層１０２、１０３には配線
１０５が接続されている。この可変容量コンデンサ１０
４において、寄生容量としては配線１０５間の容量１０
６、寄生抵抗としては配線抵抗（図示せず）、ウェル領
域の抵抗（以下、ウェル抵抗とも言う）１０７が支配的
である。
【０００５】デバイスのデザインルールの進歩に伴い、
Ｐ＋型の半導体層１０２とＮ＋の半導体層１０３間のス
ペースを小さくできるようになっている。これにより、
ウェル領域１０１の寄生抵抗を低減することが可能であ
る。しかし、Ｐ＋型の半導体層１０２とＮ＋の半導体層
１０３間のスペースを小さくした場合、配線１０５間の
距離も狭まる。この結果、寄生容量としての配線間容量
１０７が増大する。
【０００６】図１８は、Ｐ＋型の半導体層１０２とＮ＋
の半導体層１０３間に印加されるバイアス電圧と容量の
変化の様子を示している。図１８に示すように、寄生容
量が増大すると、バイアス電圧に応じた容量の可変範囲
が低減してしまう。したがって、配線間容量を低減する
ため、Ｐ＋型の半導体層１０２とＮ＋の半導体層１０３
間のスペースを広げて可変容量コンデンサを形成する必
要がある。これは、ウェル抵抗を低減できないことを意
味している。
【０００７】一方、寄生抵抗は、抵抗値に比例する熱雑
音の発生源となる。これは例えば電圧制御発振器におい
てＱ値を低下させ、位相フェーズノイズ(phase noise)
の劣化を引き起こす。
【０００８】また、図１９に示すように、増幅器を構成
するＭＯＳトランジスタ（以下、ＭＯＳＦＥＴと称す）
は、Ｐ型のウェル領域１１０の抵抗が大きい場合パワー
ロスが生じ、高利得な増幅器を構成することが困難とな
る。一般に、この種の増幅器は、デジタル回路と混載さ
れる。しかし、現状のデジタル回路に使用されているウ
ェルの抵抗は、増幅器の利得を下げることとなる。
【０００９】図２０は、ウェル抵抗と利得との関係を示
している。現状のアナログ／デジタル混載半導体装置に
おいて、デジタル部で使用されているウェルの抵抗値は
例えば５０Ωである。このウェル抵抗の場合、高い利得
を得ることが困難である。同図から明らかなように、利
得を上げるためには、ウェル抵抗を上げるか、下げるか
しなければいけない。ウェル抵抗を上げるためには、高
抵抗基板を用いることが考えられる。しかし、高抵抗基
板は、ウェハ内にスリップが生じるなどの問題がある。
また、ウェル抵抗を下げるためには低抵抗基板を用いる
ことが考えられる。
【００１０】図２１は、低抵抗基板を用いたアナログ／
デジタル混載半導体装置の一例を示している。低抵抗基
板としてのＰ＋基板１２０内にウェル領域１２１、１２
２を形成し、このウェル領域１２１、１２２内にアナロ
グ回路とデジタル回路を形成している。このように、低
抵抗基板を用いた場合、ウェル抵抗を低下できる。しか
し、ウェル抵抗を低くした場合、デジタル回路からアナ
ログ回路にノイズが侵入し、アナログ回路の特性に悪影
響を与えることとなる。
【００１１】図２２は、ウェル抵抗と侵入ノイズ量の関
係を示している。このように、侵入ノイズ量はウェル抵
抗が低いほど多くなる。このため、アナログ／デジタル
混載半導体装置において、低抵抗基板を採用することが
できない。
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、回路素子の
種類に応じてウェルの抵抗値を設定することにより、回
路素子の特性を向上することが可能な半導体装置を提供
しようとするものである。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、半導体基板と、前記半導体基
板の表面領域内に形成された第１導電型のウェル領域
と、前記ウェル領域内に形成された複数の素子分離領域
と、前記素子分離領域により分離された前記ウェル領域
の第１の領域内に形成され、コンデンサの第１の電極と
しての第２導電型の半導体層と、前記ウェル領域の底部
に設けられ、前記ウェル領域の抵抗値より低い第１導電
型の低抵抗領域とを具備している。
【００１４】また、本発明の半導体装置は、半導体基板
と、前記半導体基板の表面領域内に形成された第１導電
型のウェル領域と、前記ウェル領域内に形成された複数
の素子分離領域と、前記素子分離領域により分離された
前記ウェル領域の第１の領域内に形成されたＭＯＳトラ
ンジスタと、前記ウェル領域の底部に設けられ、前記ウ
ェル領域の抵抗値より低い第１導電型の低抵抗領域とを
具備している。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００１６】（第１の実施形態）図１は、本発明の第１
の実施形態に係る可変容量コンデンサを示している。こ
の可変容量コンデンサ１０は、例えばＮ型のウェル領域
１３とＰ＋型の半導体層１５の接合部分を用いている。
【００１７】例えばＰ型の半導体基板１１は、例えば５
Ωの抵抗を有している。この基板１１の表面領域内に
は、例えばＳＴＩ（Shallow Trench Isolation）からな
る複数の素子分離領域１２が形成されている。これら素
子分離領域１２の形成された半導体基板１１の表面領域
内には、ウェル領域１３が形成されている。素子分離領
域１２により分離されたウェル領域１３の第１の領域内
には、Ｐ＋型の半導体層１５が形成されている。この半
導体層１５の周囲に位置する第２の領域には、Ｎ ＋型の
半導体層１４が形成されている。Ｐ＋型の半導体層１５
は可変容量コンデンサの第１の電極を構成し、Ｎ＋型の
半導体層１４は第２の電極を構成する。
【００１８】また、前記ウェル領域１３の底部には、例
えばＮ型の低抵抗領域１６が形成されている。この低抵
抗領域１６は、ウェル領域１３より不純物濃度が高く設
定され、前記ウェル領域１３の抵抗値より低く設定され
ている。具体的には、低抵抗領域１６の不純物濃度は、
ウェル領域１３の不純物濃度の例えば２倍以上、あるい
は１×１０18ｃｍ-3以上に設定される。この低抵抗領域
１６は、例えばＰ＋型の半導体層１５とウェル領域との
接合部分の空乏層に接触せず、各素子分離領域１２の底
部に接触している。
【００１９】次に、上記可変容量コンデンサの製造方法
について説明する。
【００２０】図２に示すように、例えばＰ型の半導体基
板１１の表面領域にＳＴＩからなる複数の素子分離領域
１２が形成される。この素子分離領域１２は周知の工程
により製造される。すなわち、先ず基板１１の表面にト
レンチが形成される。次に、基板１１の全面に例えばＣ
ＶＤ(Chemical Vapor Deposition)によりシリコン酸化
膜が堆積され、トレンチがシリコン酸化膜によって埋め
込まれる。次いで、基板１１上のシリコン酸化膜が例え
ばＣＭＰ(Chemical Mechanical Polishing)により除去
される。
【００２１】この後、基板１１の表面領域にＮ型の不純
物、例えばリンがイオン注入され、Ｎ型のウェル領域１
３が形成される。このウェル領域１３の深さは、素子分
離領域１２の深さより深く設定されている。
【００２２】次に、図３に示すように、ウェル領域１３
の全面にＮ型の不純物、例えばリンがイオン注入され、
低抵抗領域１６が形成される。イオン注入の条件は、例
えば加速電圧が１０００〜２０００ＫｅＶ、ドーズ量が
１×１０13〜１×１０14ｃｍ -2である。このイオン注入
の条件は一例であり、低抵抗領域１６が図１に示すよう
にＰ＋半導体層１５の空乏層に接触せず、素子分離領域
１２の底部に接触する深さとなる条件であれば良い。こ
のようにして、ウェル領域１３の底部の不純物濃度が上
げられる。
【００２３】この後、図１に示すように、ウェル領域１
３の第１の領域にＰ型の不純物、例えばボロンがイオン
注入され、Ｐ＋型の半導体層１５が形成される。次い
で、ウェル領域１３の第２の領域にＮ型の不純物、例え
ばリンがイオン注入され、Ｎ＋型の半導体層１４が形成
される。
【００２４】図４は、ウェル領域１３内の各部の不純物
濃度と深さを概略的に示しており、図１乃至図３と同一
部分には同一符号を付す。
【００２５】上記第１の実施形態によれば、可変容量コ
ンデンサ１０が形成されるウェル領域１３の底部に低抵
抗領域１６を形成することにより、ウェル抵抗を低減し
ている。このため、配線間容量を低減するためにＰ＋型
の半導体層１５とＮ＋の半導体層１４間のスペースを広
げた場合においても、ウェル抵抗を低く保持することが
できる。したがって、熱雑音を抑えることができる。
【００２６】また、この可変容量コンデンサは熱雑音が
少ないため、この可変容量コンデンサを電圧制御発振器
に適用した場合、電圧制御発振器のＱ値を向上でき、フ
ェーズノイズを低減できる。
【００２７】（第２の実施形態）図５は、本発明の第２
の実施形態を示している。第２の実施形態は、第１の実
施形態を変形したものであり、第１の実施形態と同一部
分には同一符号を付す。
【００２８】図５に示す可変容量コンデンサ１０は、例
えばＰ型のウェル領域１７とＮ＋型の半導体層１４の接
合部分を用いている。すなわち、例えばＰ型の半導体基
板１１内に例えばＰ型のウェル領域１７が形成されてい
る。ウェル領域１７の中央部内には、Ｎ＋型の半導体層
１４が形成され、この半導体層１４の周囲にＰ＋型の半
導体層１５が形成されている。
【００２９】さらに、ウェル領域１７の底部には、低抵
抗領域１８が形成されている。この低抵抗領域１８は例
えばＮ＋型の半導体層１４とウェル領域１７との接合部
分の空乏層に接触せず、各素子分離領域１２の底部に接
触している。この低抵抗領域１８は、例えばＰ型でウェ
ル領域１７より不純物濃度が高く設定されている。具体
的には、低抵抗領域１８の不純物濃度は、ウェル領域１
３の不純物濃度の例えば２倍以上、あるいは１×１０18
ｃｍ-3以上に設定される。
【００３０】上記構成の可変容量コンデンサの製造方法
は第１の実施形態と同様である。低抵抗領域１８の形成
するためのイオン注入の条件は、例えばイオン種がボロ
ンであり、加速電圧が１０００〜２０００ＫｅＶ、ドー
ズ量が１×１０13〜１×１０ 14ｃｍ-2である。
【００３１】上記第２の実施形態によっても、第１の実
施形態と同様の効果を得ることができる。
【００３２】（第３の実施形態）図６は、本発明の第３
の実施形態に係り、可変容量コンデンサとＭＯＳＦＥＴ
からなる増幅器を示している。可変容量コンデンサ１０
の構成は、図５と同様であるため、同一部分には同一符
号を付し、説明は省略する。第３の実施形態は、Ｐ型の
ウェル領域１７とＮ＋半導体層１４とからなる可変容量
コンデンサ１０と、ＮチャネルＭＯＳＦＥＴ２０を示し
ている。しかし、コンデンサ及びトランジスタの導電型
はこれに限定されるものではない。
【００３３】図６において、また、ＭＯＳＦＥＴ２０
は、Ｐ型のウェル領域２１に形成されている。すなわ
ち、素子分離領域１２により分離されたウェル領域２１
の第１の領域上にゲート酸化膜２２が形成されている。
このゲート酸化膜２２の上に例えばポリシリコンからな
るゲート電極２３が形成されている。このゲート電極２
３の両側に位置するウェル領域２１内にはソース／ドレ
イン領域２５が形成されている。
【００３４】また、素子分離領域１２により分離された
ウェル領域２１の第２の領域には、Ｐ＋型の半導体層２
４が形成されている。この半導体層２４は、ウェル領域
２１に電圧を供給するための電圧供給ノードとして機能
する。
【００３５】さらに、ウェル領域２１の底部には、低抵
抗領域２６が形成されている。この低抵抗領域２６が形
成される深さは、低抵抗領域１８とほぼ同様である。す
なわち、ＭＯＳＦＥＴ２０のソース／ドレイン領域の空
乏層に接触せず、各素子分離領域１２の底部に接触して
いる。この低抵抗領域２６は、例えばＰ型でウェル領域
２１より不純物濃度が高く設定されている。具体的に
は、低抵抗領域２６の不純物濃度は、ウェル領域２１の
不純物濃度の例えば２倍以上、あるいは１×１０ 18ｃｍ
-3以上に設定される。
【００３６】次に、上記半導体装置の製造方法について
説明する。
【００３７】第３の実施形態において、可変容量コンデ
ンサ１０及びＭＯＳＦＥＴ２０は同時に形成される。
【００３８】図７に示すように、先ず、例えばＰ型の半
導体基板１１内に複数の素子分離領域１２が形成され
る。この後、可変容量コンデンサ１０の形成領域、及び
ＭＯＳＦＥＴ２０の形成領域にそれぞれＰ型のウェル領
域１７、２１が形成される。
【００３９】次に、基板１１の全面にＰ型の不純物とし
て、例えばボロンがイオン注入され、ウェル領域１７、
２１の底部の不純物濃度が高められる。イオン注入の条
件は、例えば加速電圧が１０００〜２０００ＫｅＶ、ド
ーズ量が１×１０13〜１×１０14ｃｍ-2である。このよ
うにして、ウェル領域１７、２１の底部に低抵抗領域１
８、２６が形成される。
【００４０】この後、図６に示すように、ＭＯＳＦＥＴ
２０の形成領域において、ウェル領域２１上にゲート酸
化膜２２が形成され、このゲート酸化膜２２の上にゲー
ト電極２３が形成される。
【００４１】次いで、可変容量コンデンサ１０における
Ｎ＋半導体層１４の形成と同時に、ソース／ドレイン領
域２５が形成される。さらに、可変容量コンデンサ１０
におけるＰ＋半導体層１５の形成と同時に、電源供給ノ
ードとしてのＰ＋半導体層２４が形成される。
【００４２】尚、Ｐ＋半導体層１５及び２４を先に形成
し、この後、Ｎ＋半導体層１４、及びソース／ドレイン
領域２５を形成してもよい。
【００４３】また、低抵抗領域１８、２６は、可変容量
コンデンサ１０、ＭＯＳＦＥＴ２０を形成した後に形成
することも可能である。
【００４４】第３の実施形態によれば、増幅器２０が形
成されるウェル領域２１の底部に低抵抗領域２６を形成
している。このため、ウェル領域２１の寄生抵抗を低減
できる。したがって、パワーロスを低減でき、高利得の
増幅器２０を構成することができる。
【００４５】（第４の実施形態）図８は、本発明の第４
の実施形態を示している。第４の実施形態は第３の実施
形態を変形したものである。
【００４６】図８において、ＭＯＳＦＥＴ２０は、第３
の実施形態と同様であり、可変容量コンデンサ１０は、
第１の実施形態と同様に、例えばＮ型のウェル領域１３
とＰ ＋型の半導体層１５の接合部分を用いて可変容量コ
ンデンサを形成している。可変容量コンデンサ１０のウ
ェル領域１３にはＮ型の低抵抗領域１６が形成され、Ｍ
ＯＳＦＥＴ２０のウェル領域２２にはＰ型の低抵抗領域
２６が形成されている。このように、異なる導電型の低
抵抗領域の形成方法について以下に説明する。
【００４７】図９に示すように、先ず、例えばＰ型の半
導体基板１１内に複数の素子分離領域１２が形成され
る。この後、可変容量コンデンサの形成領域にＮ型のウ
ェル領域１３が形成され、ＭＯＳＦＥＴの形成領域にＰ
型のウェル領域２１が形成される。すなわち、例えばＭ
ＯＳＦＥＴ２０の形成領域上がレジスト膜４１により覆
われる。このレジスト膜４１をマスクとしてＮ型の不純
物、例えばリンが基板内にイオン注入され、ウェル領域
１３の底部にＮ型の低抵抗領域１６が形成される。
【００４８】次いで、図１０に示すように、レジスト膜
４１を除去した後、可変容量コンデンサの形成領域上が
レジスト膜４２により覆われる。このレジスト膜４２を
マスクとしてＰ型の不純物、例えばボロンが基板内にイ
オン注入され、ウェル領域２１の底部にＰ型の低抵抗領
域２６が形成される。イオン注入の条件は、第２、第３
の実施形態と同様である。
【００４９】上記のようにして、低抵抗領域１６、２６
を形成した後、上述した工程により可変容量コンデンサ
及びＭＯＳＦＥＴが形成される。
【００５０】第４の実施形態によっても第３の実施形態
と同様の効果を得ることができる。 （第５の実施形態）図１１、図１２は、本発明の第５の
実施形態を示している。図１１は、本発明を電力増幅器
に適用した例を示し、図１２は図１１の等価回路を示し
ている。図１１に示す増幅器の構成は基本的に図６に示
す増幅器と同様である。すなわち、ＭＯＳＦＥＴ２０が
形成されるウェル領域２１には、低抵抗領域２６が形成
されている。この低抵抗領域２６は、図１２に示す等価
回路において、抵抗５１で示されている。また、ＭＯＳ
ＦＥＴ２０の電流通路の一端部には例えばアルミニウム
配線５３を介して負荷抵抗５２が接続されている。この
負荷抵抗５２は例えばゲート電極２３と同時に形成さ
れ、さらに不純物が注入されて抵抗値が設定されてい
る。
【００５１】第５の実施形態によれば、ＭＯＳＦＥＴ２
０が形成されるウェル領域２１の低部に低抵抗領域２６
が形成されている。このため、パワーロスを低減でき、
高利得の電力増幅器を構成できる。
【００５２】（第６の実施形態）図１３、図１４は、本
発明の第６の実施形態を示している。図１３は、可変容
量コンデンサとしての可変容量ダイオードを用いた電圧
制御発振器の一例を示し、図１４は、図１３のＡ部に対
応する可変容量コンデンサ６１とＭＯＳＦＥＴ６２の断
面図を示している。
【００５３】図１４に示す断面図は、基本的に図８に示
す構成と同様である。図１４において、可変容量コンデ
ンサのＰ＋半導体層１５とＭＯＳＦＥＴ６２のソースと
がアルミニウム配線６３を介して接続されている。
【００５４】第６の実施形態によれば、可変容量コンデ
ンサ６１は、寄生抵抗が少なく容量の可変範囲が広く、
ＭＯＳＦＥＴ６２は高利得を得ることができる。このた
め、この可変容量コンデンサ６１とＭＯＳＦＥＴ６２と
を用いることにより、フェーズノイズが少なく、高性能
の電圧制御発振器を構成することができる。
【００５５】（第７の実施形態）図１５は、本発明の第
７の実施形態を示している。第７の実施形態は、本発明
をバイポーラトランジスタを用いた電圧制御発振器に適
用した場合を示している。図１５において、可変容量コ
ンデンサ１０の構成は、例えば第１の実施形態と同様で
あるため、説明は省略する。
【００５６】バイポーラトランジスタ７０において、基
板１１内には例えばＮ型のウェル領域７１が形成されて
いる。このＮ型のウェル領域７１はコレクタ層として機
能している。素子分離領域１２により分離されたウェル
領域７１の第１の領域上にはＰ型のベース層７２が形成
されている。このベース層７２の上にはＮ型のエミッタ
層７３が形成されている。また、素子分離領域１２によ
り分離されたウェル領域７１の第２の領域上にはＮ＋型
の半導体層７４が形成されている。この半導体層７４
は、コレクタ接続ノードとして機能している。
【００５７】一方、ウェル領域７１の底部には、Ｎ型の
低抵抗領域７５が形成されている。この低抵抗領域７５
は、可変容量コンデンサ１０の低抵抗領域１３とともに
形成される。低抵抗領域７５の不純物濃度はＭＯＳＦＥ
Ｔの場合と同様である。低抵抗領域７５は、コレクタ・
ベース間の空乏層に接することなく、素子分離領域１２
の底部に接する形成位置に形成される。
【００５８】第７の実施形態によれば、バイポーラトラ
ンジスタが形成されるウェル領域７１の底部に低抵抗領
域７５を形成している。このため、ウェル抵抗を低下す
ることができるため、パワーロスを抑えることができ、
高利得の増幅器を構成することができる。
【００５９】尚、図１５はＮＰＮ型のバイポーラトラン
ジスタを示しているが、これに限らず、この実施形態を
ＰＮＰ型のバイポーラトランジスタに適用することも可
能である。
【００６０】（第８の実施形態）図１６は、本発明の第
８の実施形態を示している。第８の実施形態は、本発明
をアナログ／デジタル混載半導体装置に適用した場合を
示している。
【００６１】図１６において、例えばＰ型の半導体基板
８１は、抵抗値が例えば３０〜５００Ωの比較的高抵抗
の基板である。この基板８１の表面領域内には複数の素
子分離領域１２が形成されている。これら素子分離領域
１２により分離された第１の領域には例えばＰ型のウェ
ル領域８２が形成され、第２の領域には例えばＰ型のウ
ェル領域８３が形成されている。これらウェル領域８
２、８３の不純物濃度は例えば等しく設定されている。
ウェル領域８２内にはアナログ回路８５を構成する例え
ばＭＯＳＦＥＴが形成され、ウェル領域８３内にはデジ
タル回路８６を構成する例えばＭＯＳＦＥＴが形成され
ている。前記アナログ回路８５が形成されたウェル領域
８２の底部には例えばＰ型の低抵抗領域８４が形成され
ている。この低抵抗領域８４の形成位置及び不純物濃度
は、例えば第４、第５の実施形態と同様である。すなわ
ち、アナログ回路８５が形成されたウェル領域８２の不
純物濃度は、デジタル回路が形成されたウェル領域の不
純物濃度の例えば２倍以上、あるいは１×１０18ｃｍ-3
以上に設定される。したがって、アナログ回路８５が形
成されたウェル領域８２のウェル抵抗は、デジタル回路
８６が形成されたウェル領域８３のウェル抵抗より高く
設定される。
【００６２】第８の実施形態によれば、高抵抗の基板８
１内にアナログ回路８５とデジタル回路８６を形成して
いる。このため、デジタル回路８６からアナログ回路８
５へのノイズの侵入を防止できる。しかも、アナログ回
路８５が形成されたウェル領域８２の底部には低抵抗領
域８４を形成している。このため、アナログ回路８５を
構成する。増幅器の利得の低下を防止できる。また、ア
ナログ回路が、例えば可変容量コンデンサである場合、
容量の可変範囲を広くすることができる。
【００６３】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
【００６４】
【発明の効果】以上、詳述したように本発明によれば、
回路素子の種類に応じてウェルの抵抗値を設定すること
により、回路素子の特性を向上することが可能な半導体
装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る可変容量コンデ
ンサを示す断面図。
【図２】図１に示す装置の製造方法を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図１の要部の不純物濃度を示す図。
【図５】本発明の第２の実施形態に係る可変容量コンデ
ンサを示す断面図。
【図６】本発明の第３の実施形態に係る可変容量コンデ
ンサを示す断面図。
【図７】図６に示す装置の製造方法を示す断面図。
【図８】本発明の第４の実施形態に係る可変容量コンデ
ンサを示す断面図。
【図９】図８に示す装置の製造方法を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】本発明の第５の実施形態に係る増幅器を示す
断面図。
【図１２】図１１に示す装置の等価回路図。
【図１３】本発明の第６の実施形態に係る電圧制御発振
器の一例を示す回路図。
【図１４】図１３の要部を示す断面図。
【図１５】本発明の第７の実施形態に係るバイポーラト
ランジスタの一例を示す断面図。
【図１６】本発明の第７の実施形態に係るアナログ／デ
ジタル混載半導体装置の一例を示す断面図。
【図１７】一般的な可変容量コンデンサの一例を示す断
面図。
【図１８】図１７に示す可変容量コンデンサの特性を示
す図。
【図１９】一般的な増幅器の一例を示す断面図。
【図２０】図１９に示す増幅器の特性を示す図。
【図２１】一般的なアナログ／デジタル混載半導体装置
の一例を示す断面図。
【図２２】図２１に示すアナログ／デジタル混載半導体
装置の特性を示す図。
【符号の説明】
１０…可変容量コンデンサ、 １１…半導体基板、 １２…素子分離領域、 １３…ウェル領域、 １４…Ｎ＋型の半導体層、 １５…Ｐ＋型の半導体層、 １６…低抵抗領域、 １７…Ｐ型のウェル領域、 １８…低抵抗領域、 ２０…ＭＯＳＦＥＴ、 ２１…Ｐ型のウェル領域、 ２３…ゲート電極、 ２５…ソース／ドレイン領域、 ２６…低抵抗領域、 ６１…可変容量コンデンサ、 ６２…ＭＯＳＦＥＴ、 ７０…バイポーラトランジスタ、 ７５…低抵抗領域、 ８１…半導体基板、 ８２…ウェル領域、 ８３…低抵抗領域、 ８４…アナログ回路、 ８５…デジタル回路。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の表面領域内に形成された第１導電型の
    ウェル領域と、 前記ウェル領域内に形成された複数の素子分離領域と、 前記素子分離領域により分離された前記ウェル領域の第
    １の領域内に形成され、コンデンサの第１の電極として
    の第２導電型の半導体層と、 前記ウェル領域の底部に設けられ、前記ウェル領域の抵
    抗値より低い第１導電型の低抵抗領域とを具備すること
    を特徴とする半導体装置。
  2. 【請求項２】 前記低抵抗領域は、前記半導体層と前記
    ウェル領域の接合部分の空乏層に接触せず、前記素子分
    離領域に接触することを特徴とする請求項１記載の半導
    体装置。
  3. 【請求項３】 前記素子分離領域により分離された前記
    ウェル領域の第２の領域内に形成され、コンデンサの第
    ２の電極としての第１導電型の半導体層をさらに具備
    し、前記低抵抗領域は前記ウェル領域の底部において、
    前記第１導電型の半導体層から第２導電型の半導体層に
    亘って配置されていることを特徴とする請求項２記載の
    半導体装置。
  4. 【請求項４】 半導体基板と、 前記半導体基板の表面領域内に形成された第１導電型の
    ウェル領域と、 前記ウェル領域内に形成された複数の素子分離領域と、 前記素子分離領域により分離された前記ウェル領域の第
    １の領域内に形成されたＭＯＳトランジスタと、 前記ウェル領域の底部に設けられ、前記ウェル領域の抵
    抗値より低い第１導電型の低抵抗領域とを具備すること
    を特徴とする半導体装置。
  5. 【請求項５】 前記低抵抗領域は、前記ＭＯＳトランジ
    スタのソース／ドレイン領域と前記ウェル領域の接合部
    分の空乏層に接触せず、前記素子分離領域に接触するこ
    とを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 前記素子分離領域により分離された前記
    ウェル領域の第２の領域内に形成された第１導電型の半
    導体層をさらに具備し、前記低抵抗領域は前記ウェル領
    域の底部において、前記第１導電型の半導体層から第２
    導電型の半導体層に亘って配置されていることを特徴と
    する請求項５記載の半導体装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板の表面領域内に形成された第１導電型の
    ウェル領域と、 前記ウェル領域内に形成された複数の素子分離領域と、 前記素子分離領域により分離されたバイポーラトランジ
    スタの第１の電極としての前記ウェル領域上に形成され
    た第２導電型のベース層と、 前記ベース層の上に形成された第１導電型の第２の電極
    と、 前記ウェル領域の底部に設けられ、前記ウェル領域の抵
    抗値より低い第１導電型の低抵抗領域とを具備すること
    を特徴とする半導体装置。
  8. 【請求項８】 前記低抵抗領域は、前記バイポーラトラ
    ンジスタのソース／ドレイン領域と前記ウェル領域の接
    合部分の空乏層に接触せず、前記素子分離領域に接触す
    ることを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】 前記素子分離領域により分離された前記
    ウェル領域の第２の領域内に形成された第１導電型の半
    導体層をさらに具備し、前記低抵抗領域は前記ウェル領
    域の底部において、前記第１導電型の半導体層から第２
    導電型の半導体層に亘って配置されていることを特徴と
    する請求項８記載の半導体装置。
  10. 【請求項１０】 半導体基板と、 前記半導体基板の表面領域内に形成された第１導電型の
    ウェル領域と、 前記半導体基板の表面領域内に形成された第２導電型の
    ウェル領域と、 前記第１のウェル領域内に形成されたアナログ回路と、 前記第２のウェル領域内に形成されたデジタル回路と、 前記第１のウェル領域の底部に設けられ、前記第１のウ
    ェル領域の抵抗値より低い第１導電型の低抵抗領域とを
    具備することを特徴とする半導体装置。
  11. 【請求項１１】 前記低抵抗領域の不純物濃度は、前記
    ウェル領域の不純物濃度の２倍以上に設定されているこ
    とを特徴とする請求項３、６、１０のいずれかに記載の
    半導体装置。
  12. 【請求項１２】 前記低抵抗領域の不純物濃度は、１×
    １０18ｃｍ-3以上に設定されていることを特徴とする請
    求項３、６、１０のいずれかに記載の半導体装置。
  13. 【請求項１３】 前記アナログ回路が設けられた第１の
    ウェル領域の不純物濃度は、前記デジタル回路が設けら
    れた第２のウェル領域の不純物濃度より高く設定されて
    いることを特徴とする請求項１０記載の半導体装置。
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