KR100306797B1 - 반도체전력소자및그의제조방법 - Google Patents
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Abstract
본 발명은 반도체 전력 소자 및 그의 제조방법에 관한 것으로, 본 발명에 따른 반도체 전력 소자는 디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자에 있어서, 제 1 도전형 반도체 기판상에 형성된 고농도의 제 2 도전형 매몰층; 상기 제 2 도전형 매몰층 및 기판상에 형성된 저농도의 제 2 도전형 에피층; 상기 제 2 도전형 매몰층과 연결된 고농도의 제 2 도전형 딥 콜렉터; 상기 제 2 도전형 딥 콜렉터의 외측의 에피층에 형성되어 소자간을 분리시키는 제 1 및 제 2 격리 산화막과 상기 제 2 도전형 딥 콜렉터의 내측의 에피층에 형성되어 상기 제 2 도전형 딥 콜레터와 상기 에피층을 분리시키는 제 3 및 제 4 격리 산화막; 상기 제 2 도전형 딥 콜렉터의 내측의 상기 에피층에 형성된 저농도의 제 1 도전형 확산 영역; 상기 제 3 및 제 4 격리 산화막 및 상기 에피층상에 형성된 제 1 및 제 2 필드 산화막; 상기 제 1 및 제 2 필드 산화막과 상기 제 1 도전형 확산영역과 소정 부분 오버랩되면서 상기 에피층상에 형성된 게이트 절연막 및 게이트; 상기 제 1 도전형 확산영역의 중앙의 표면에 형성된 고농도의 제 2 도전형 제 1 확산영역; 상기 제 1 도전형 확산영역의 양측의 표면에 형성되고, 상기 제 1 및 제 2 게이트와 소정 부분 오버랩되면서 서로 이격된 고농도의 제 2 도전형 제 2 및 제 3 확산영역; 상기 딥 콜렉터의 표면에 형성된 고농도의 제 2 도전형 제 4 및 제 5 확산영역; 상기 저농도의 제 1 도전형 확산영역의 표면에 형성되고, 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역과 접하면서 상기 고농도의 제 2 도전형 제 1 확산영역과 이격된 고농도의 제 1 도전형 제 1 및 제 2 확산영역을 포함한다.
또한, 본 발명에 따른 반도체 전력 소자의 제조방법은 디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자의 제조방법에 있어서, 제 1 도전형 반도체 기판상에 고농도의 제 2 도전형 매몰층을 형성하는 단계; 상기 제 2 도전형 매몰층이 형성된 상기 기판상에 저농도의 제 2 도전형 에피층을 형성하는 단계; 상기 제 2 도전형 매몰층의 양측의 상단에 고농도의 제 2 도전형 딥 콜렉터를 형성하는 단계; 상기 제 2 도전형 딥 콜렉터의 외측의 에피층에 제 1 및 제 2 격리 산화막을 형성하는 동시에, 상기 제 2 도전형 딥 콜렉터의 내측의 에피층에 제 3 및 제 4 격리 산화막을 형성하는 단계; 상기 제 2 도전형 딥콜렉터의 내측의 상기 에피층에 저농도의 제 1 도전형 확산영역을 형성하는 단계; 상기 제 3 및 제 4 격리 산화막 및 에피층상에 제 1 및 제 2 필드 산화막을 형성하는 단계; 상기 제 1 및 제 2 필드 산화막과 상기 제 1 도전형 확산영역과 소정 부분 오버랩되도록 상기 에피층상에 게이트 절연막 및 게이트를 형성하는 단계; 상기 제 1 도전형 확산영역의 중앙의 표면에 고농도의 제 2 도전형 제 1 확산영역을 형성함과 동시에, 상기 제 1 도전형 확산영역의 양측 표면에 상기 제 1 및 제 2 게이트와 소정 부분 오버랩되면서 서로 이격되도록 고농도의 제 2 도전형 제 2 및 제 3 확산영역을 형성하고, 상기 제 2 도전형 딥 콜렉터의 표면에 고농도의 제 2 도전형 제 4 및 제 5 확산영역을 형성하는 단계; 상기 저농도의 제 1 도전형 확산영역의 표면에 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역과 접하면서 상기 고농도의 제 2 도전형 제 1 확산영역과 이격되도록 고농도의 제 1 도전형 제 1 및 제 2 확산영역을 형성하는 단계를 포함한다.
그리고, 본 발명에 의하면, 디모스와 바이폴라 트랜지스터를 결합시켜, 모든 전극을 칩 상부에 배치함으로써 CMOS 회로와 동일 칩상에 공존시킬 수 있으며, 바이폴라 트랜지스터의 콜렉터를 매몰층과 연결되도록 형성함으로써, 콜렉터 직렬 저항을 감소시킬 수 있고, 콜렉터의 형성후, 트랜치 산화막을 콜렉터 주위에 형성함으로써, 전체 면적을 줄일 수 있는 효과가 있다.
Description
본 발명은 반도체 전력 소자 및 그의 제조방법에 관한 것으로, 특히 DMOS와 바이폴라 트랜지스터가 결합된 반도체 전력 소자 및 그의 제조방법에 관한 것이다.
이상적으로, 반도체 전력 소자로서는 반도체의 이론적 항복 전압(breakdown voltage)에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다. 이에 따라, 고전압을 사용하는 외부 시스템이 집적회로에 의해 제어되는 경우, 집적회로는 내부에 고전압 제어를 위하여 높은 항복 전압을 갖는 소자를 필요로 한다.
일반적인 반도체 전력 소자중 절연 게이트 바이폴라 트랜지스터(Insulated G -ate Bipolar Transistor, 이하, IGBT 라함) 소자는 바이 모스(Bi-MOS)형 반도체 소자로서, 입력단인 MOS 트랜지스터의 전류가 바이폴라 트랜지스터의 베이스 전류를 형성하여 바이폴라 트랜지스터의 전류 이득만큼 증폭되므로 전류 구동 능력이 높고, 온(ON) 상태에서의 저항(Ron)이 작아 전력 소모가 작은 장점을 갖는다.
그러나, 상기한 IGBT 소자는 바이폴라 트랜지스터의 콜렉터 전극이 칩의 저부에 위치하여, 상보형 모스(CMOS) 회로와 동일칩상에 구현할 수 없는 구조로 되어 있기 때문에, 스마트 전력 집적회로 등에서의 응용이 불가능한 문제를 갖는다.
본 발명의 목적은 DMOS와 바이폴라 트랜지스터를 결합하여 CMOS 회로와 동일 칩상에 공존하는 것이 가능한 반도체 전력 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 전력 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 전력 소자 및 그의 제조방법의 공정 순서를 나타낸 도면.
도 2는 본 발명의 실시예에 따른 반도체 전력 소자의 등가 회로도.
〔도면의 주요 부분에 대한 부호의 설명〕
1 : p－- 반도체 기판 2 : n＋- 매몰층
3 : n－-에피층 4 : n＋- 딥 콜렉터
5a, 5b, 5c, 5d : 격리 산화막
6 : p－-확산영역
7a, 7b : 필드 산화막 8a, 8b : 게이트 절연막
9a, 9b : 게이트
10a, 10b, 10c, 10d, 10e : n＋- 확산영역
11a, 11b : p＋-확산영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 반도체 전력 소자는 디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자에 있어서, 제 1 도전형 반도체 기판상에 형성된 고농도의 제 2 도전형 매몰층; 상기 제 2 도전형 매몰층 및 기판상에 형성된 저농도의 제 2 도전형 에피층; 상기 제 2 도전형 매몰층과 연결된 고농도의 제 2 도전형 딥 콜렉터; 상기 제 2 도전형 딥 콜렉터의 외측의 에피층에 형성되어 소자간을 분리시키는 제 1 및 제 2 격리 산화막과 상기 제 2 도전형 딥 콜렉터의 내측의 에피층에 형성되어 상기 제 2 도전형 딥 콜렉터와 상기 에피층을 분리시키는 제 3 및 제 4 격리 산화막; 상기 제 2 도전형 딥 콜렉터 내측의 상기 에피층에 형성된 저농도의 제 1 도전형 확산영역; 상기 제 3 및 제 4 격리 산화막 및 상기 에피층상에 형성된 제 1 및 제 2 필드 산화막; 상기 제 1 및 제 2 필드 산화막과 상기 제 1 도전형 확산영역과 소정 부분 오버랩되면서 상기 에피층상에 형성된 게이트 절연막 및 게이트; 상기 제 1 도전형 확산영역의 중앙의 표면에 형성된 고농도의 제 2 도전형 제 1 확산영역; 상기 제 1 도전형 확산영역의 양측의 표면에 형성되고, 상기 제 1 및 제 2 게이트와 소정 부분 오버랩되면서 서로 이격된 고농도의 제 2 도전형 제 2 및 제 3 확산영역; 상기 딥 콜렉터의 표면에 형성된 고농도의 제 2 도전형 제 4 및 제 5 확산영역; 상기 저농도의 제 1 도전형 확산영역의 표면에 형성되고, 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역과 접하면서 상기 고농도의 제 2 도전형 제 1 확산영역과 이격된 고농도의 제 1 도전형 제 1 및 제 2 확산영역을 포함한다.
여기서, 상기 저농도의 제 1 도전형 확산영역은 상기 디모스 트랜지스터의 채널 영역으로서 작용함과 동시에, 상기 바이폴라 트랜지스터의 베이스로서 작용하고, 상기 고농도의 제 2 도전형 제 1 확산영역은 상기 바이폴라 트랜지스터의 에미터로서 작용한다.
또한, 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역은 상기 디모스 트랜지스터의 소오스로서 작용하고, 상기 고농도의 제 2 도전형 제 4 및 제 5 확산영역은 상기 디모스 트랜지스터와 바이폴라 트랜지스터의 공통 콜렉터/드레인으로 작용하며, 상기 고농도의 제 1 도전형 제 1 및 제 2 확산영역은 상기 저농도의 제 1 도전형 확산영역의 픽업으로 작용한다.
그리고, 상기 고농도의 제 2 도전형 제 1 확산영역과 콘택하는 에미터 전극과, 상기 고농도의 제 2 도전형 제 4 및 제 5 확산영역과 콘택하는 공통 콜렉터/드레인 전극, 및 상기 게이트와 콘택하는 게이트 전극을 더 포함한다.
또한, 본 발명에 따른 반도체 전력 소자의 제조방법은 디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자의 제조방법에 있어서, 제 1 도전형 반도체 기판상에 고농도의 제 2 도전형 매몰층을 형성하는 단계; 상기 제 2 도전형 매몰층이 형성된 상기 기판상에 저농도의 제 2 도전형 에피층을 형성하는 단계; 상기 제 2 도전형 매몰층의 양측의 상단에 고농도의 제 2 도전형 딥 콜렉터을 형성하는 단계; 상기 제 2 도전형 딥 콜렉터의 외측의 에피층에 제 1 및 제 2 격리산화막을 형성함과 동시에, 상기 제 2 도전형 딥 콜렉터의 내측의 에피층에 제 3 및 제 4 격리 산화막을 형성하는 단계; 상기 제 2 도전형 딥콜렉터의 내측의 상기에피층에 저농도의 제 1 도전형 확산영역을 형성하는 단계; 상기 제 3 및 제 4 격리 산화막 및 에피층상에 제 1 및 제 2 필드 산화막을 형성하는 단계; 상기 제 1 및 제 2 필드 산화막과 상기 제 1 도전형 확산영역과 소정 부분 오버랩되도록 상기 에피층상에 게이트 절연막 및 게이트를 형성하는 단계; 상기 제 1 도전형 확산영역의 중앙의 표면에 고농도의 제 2 도전형 제 1 확산영역을 형성함과 동시에, 상기 제 1 도전형 확산영역의 양측 표면에 상기 제 1 및 제 2 게이트와 소정 부분 오버랩되면서 서로 이격되도록 고농도의 제 2 도전형 제 2 및 제 3 확산영역을 형성하고, 상기 제 2 도전형 딥 콜렉터의 표면에 고농도의 제 2 도전형 제 4 및 제 5 확산영역을 형성하는 단계; 상기 저농도의 제 1 도전형 확산영역의 표면에 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역과 접하면서 상기 고농도의 제 2 도전형 제 1 확산영역과 이격되도록 고농도의 제 1 도전형 제 1 및 제 2 확산영역을 형성하는 단계를 포함한다.
여기서, 상기 제 1 내지 제 4 격리 산화막을 형성하는 단계는 상기 제 2 도전형 딥 콜렉터 외측의 에피층 및 상기 제 2 도전형 딥콜렉터의 내측의 에피층을 상기 기판이 노출되도록 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 매립되도록 기판의 전면에 산화막을 형성하는 단계; 상기 산화막을 상기 에피층의 표면이 노출되도록 식각하는 단계를 포함한다.
상기한 본 발명에 의하면, 디모스와 바이폴라 트랜지스터를 결합시켜, 모든 전극을 칩 상부에 배치함으로써 CMOS 회로와 동일 칩상에 공존시킬 수 있다. 또한, 바이폴라 트랜지스터의 콜렉터를 매몰층과 연결되도록 형성함으로써, 콜렉터 직렬저항을 감소시킬 수 있고, 콜렉터의 형성후 트렌치 산화막을 콜렉터 주위에 형성함으로써, 전체 면적을 줄일 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 전력 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, p－- 반도체 기판(1)에 공지된 방법에 의해 n＋-매몰층(2)을 형성하고, n＋-매몰층(2)이 형성된 기판(1) 상에 에피택셜 성장법으로 n－-에피층 (3)을 형성한다. 여기서, n－-에피층(3)은 바이폴라 트랜지스의 콜렉터로서 작용할 뿐만 아니라, 동시에 고내압을 얻기 위한 DMOS의 드리프트 영역으로 작용한다. 이어서, 상기 n－-에피층(3) 상에 포토리소그라피로 n＋-매몰층(2)의 양측 상단의 n－-에피층(3)을 노출시키는 마스크 패턴(미도시)을 형성하고, 상기 노출된 n－- 에피층 (3)으로 n＋불순물 이온을 주입하여 n＋-매몰층(2)과 연결되는 n＋- 딥 콜렉터(4)를 형성한다. 그리고, 공지된 방법에 의해 상기 마스크 패턴을 제거한다. 여기서, n＋-매몰층(2)과 n＋-딥 콜렉터(4)는 DMOS 트랜지스터의 드레인으로서 작용한다. 또한, n＋-매몰층(2)과 n＋-딥 콜렉터(4)가 서로 연결됨에 따라, 바이폴라 트랜지스터의 콜렉터 직렬 저항이 감소된다.
도 1b를 참조하면, n＋-딥 콜렉터(4) 양측의 n－-에피층(3)에 p－- 반도체 기판(1)이 노출되도록 트렌치를 각각 형성한다. 그런 다음, 상기 트렌치에 매립되도록 기판의 전면에 산화막을 증착하고, n－-에피층(3)의 표면이 노출되도록 상기 산화막을 식각한다. 이에 따라, 상기 n＋-딥 콜렉터(4)의 외측의 n－-에피층(3)에는 소자간의 분리를 위한 제 1 및 제 2 격리 산화막(5a, 5b)이 형성되고, n＋-딥 콜렉터 (4)의 내측의 n－-에피층(3)에는 드리프트 영역인 n－-에피층(3)과 드레인 영역인 n＋-딥 콜렉터(4)를 격리시키는 제 3 및 제 4 격리 산화막(5c, 5d)이 형성된다. 즉, 드리프트 영역과 드레인 영역 사이에 산화막이 삽입됨으로써, 바이폴라 트랜지스터의 콜렉터 기생용량 성분을 감소시킬 수 있을 뿐만 아니라, 트랜지스터의 면적이 감소된다. 그리고 나서, n＋-딥 콜렉터(4)의 내측의 n－-에피층(3)에 p－-확산영역(6)을 형성한다. 여기서, 상기 p－-확산영역(6)은 DMOS 트랜지스터의 채널 영역으로 작용함과 동시에, 바이폴라 트랜지스터의 베이스로 작용한다.
도 1c를 참조하면, 제 3 및 제 4 격리 산화막(5c, 5d)과 n－-에피층(3)의 소정 부분에 제 1 및 제 2 필드 산화막(7a, 7b)을 형성한다. 그런 다음, 기판의 전면에 절연막 및 폴리 실리콘막을 증착하고 패터닝하여, 제 1 및 제 2 필드 산화막(7a, 7b)과 p－-확산영역(6)의 소정부분과 오버랩되도록 n－-에피층(3) 상에 게이트 절연막(8a, 8b)이 개재된 제 1 및 제 2 게이트(9a, 9b)를 형성한다.
도 1d를 참조하면, n＋- 딥 콜렉터(4)과 p－-확산영역(6)의 소정 부분에 n＋불순물 이온을 주입하여, p－-확산영역(6)의 중앙 표면에 제 1 n＋-확산영역(10a)을 형성함과 더불어, p－-확산영역(6)의 양측 표면에 제 1 및 제 2 게이트(9a, 9b)와 소정 부분 오버랩되면서 서로 이격된 제 2 및 제 3 n＋-확산영역(10b,10c)를 형성하고, n＋- 딥 콜렉터(4)의 표면에는 상기 n＋-딥 콜렉터(4)와 연결된 제 4 및 제 5 n＋-확산영역(10d, 10e)을 형성한다. 여기서, 제 1 n＋-확산영역(10a)은 에미터로서 작용하고, 제 2 및 제 3 n＋-확산영역(10b,10c)은 소오스로서 작용하고, 제 4 및 제 5 n＋-확산영역(10d, 10e)은 공통 콜렉터/드레인으로서 작용한다.
그런 다음, p－-확산영역(6)의 소정 부분에 p＋불순물 이온을 주입하여, p＋-확산영역(6)의 표면에 제 2 및 제 3 n＋-확산영역(10b, 10c)와 접하면서 제 1 n＋- 확산영역(10a)과 이격된 제 1 및 제 2 p＋-확산영역(11a, 11b)를 형성한다. 여기서, 제 1 및 제 2 p＋-확산영역(10a, 10b)은 베이스인 p－-확산영역(6)의 픽업(pick -up)으로 작용한다.
그리고 나서, 도시되지는 않았지만, 기판의 전면에 절연막을 증착한 후, 상기 제 1 n＋-확산영역(10a), 제 4 및 제 5 n＋-확산영역(10d, 10e), 게이트가 노출되도록 상기 절연막을 식각하여 콘택홀을 형성한다. 상기 콘택홀에 매립되도록 상기 절연막 상에 금속층을 증착한 후 패터닝하여, 제 1 n＋-확산영역(10a)과 콘택하는 에미터 전극, 제 4 및 제 5 n＋-확산영역(10d, 10e)과 콘택하는 공통 콜렉터/드레인 전극, 및 게이트 전극을 형성한다.
한편, 도 2는 도 1d의 등가 회로도로서, DMOS 트랜지스터(Q1)의 드레인이 npn 바이폴라 트랜지스터(Q2)의 콜렉터 단자와 접속되어 공통 콜렉터/드레인(C/D; 10a)을 이루고, DMOS 트랜지스터(Q1)의 소오스는 바이폴라 트랜지스터(Q2)의 베이스와 접속되어, 바이 모스형 전력 소자를 이룬다. 이때, DMOS 트랜지스터(Q1)는 입력단으로 동작하고, 바이폴라 트랜지스터(Q2)는 출력단으로 동작한다.
콜렉터(C)에는 에미터(E)보다 더 높은 전압이 인가되고, 구동 전류는 게이트 단자의 전압에 의해 제어되기 때문에, DMOS 트랜지스터(Q1)와 바이폴라 트랜지스터 (Q2)가 모두 턴온되면 전류가 흐르게 된다. 즉, DMOS 트랜지스터(Q1)는 게이트(G)와 소오스 사이의 전압이 문턱전압(VTM)이상이 되면 동작하게 되고, 바이폴라 트랜지스터(Q2)는 에미터(E)와 베이스 사이에 순방향 바이어스(VBE)가 인가되면 동작하므로, 상기한 바와 같은 바이-모스형 전력 소자는 DMOS 트랜지스터(Q1)의 게이트 (G)와 바이폴라 트랜지스터(Q2)의 에미터(E) 사이에 VTM＋VBE이상의 전압이 인가되면 동작하게 된다.
예컨대, DMOS 트랜지스터(Q1)의 게이트(G)와 바이폴라 트랜지스터(Q2)의 에미터(E) 사이에 VTM＋VBE이상의 전압이 인가되어 전류가 흐르게 되면, DMOS 트랜지스터(Q1)의 전류는 바이폴라 트랜지스터(Q2)의 베이스 전류가 된다. 따라서, 바이폴라 트랜지스터(Q2)의 콜렉터 전류는 공통 에미터의 전류 이득(β) 만큼 증폭된다.
상기 실시예에 의하면, DMOS와 바이폴라 트랜지스터를 결합시켜 모든 전극을 칩 상부에 배치함으로써, CMOS 회로와 동일 칩상에 공존시킬 수 있다. 또한, 바이폴라 트랜지스터의 콜렉터를 매몰층과 연결되도록 깊게 형성함으로써, 콜렉터 직렬 저항을 감소시킬 수 있고, 콜렉터의 형성후 트렌치 산화막을 콜렉터의 주위에 형성함으로써, 전체 면적을 줄일 수 있다.
한편, 상기한 소자를 고속 동작시키기 위해서 에미터와 베이스 사이에 저항을 추가할 수도 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (15)
- 디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자에 있어서,제 1 도전형 반도체 기판상에 형성된 고농도의 제 2 도전형 매몰층;상기 제 2 도전형 매몰층 및 기판상에 형성된 저농도의 제 2 도전형 에피층;상기 제 2 도전형 매몰층과 연결된 고농도의 제 2 도전형 딥 콜렉터;상기 제 2 도전형 딥 콜렉터의 외측의 에피층에 형성되어 소자간을 분리시키는 제 1 및 제 2 격리 산화막과 상기 제 2 도전형 딥 콜렉터의 내측의 에피층에 형성되어 상기 제 2 도전형 딥 콜렉터와 상기 에피층을 분리시키는 제 3 및 제 4 격리 산화막;상기 제 2 도전형 딥 콜렉터 내측의 상기 에피층에 형성된 저농도의 제 1 도전형 확산영역;상기 제 3 및 제 4 격리 산화막 및 상기 에피층상에 형성된 제 1 및 제 2 필드산화막;상기 제 1 및 제 2 필드 산화막과 상기 제 1 도전형 확산영역과 소정 부분 오버랩되면서 상기 에피층상에 형성된 게이트 절연막 및 게이트;상기 제 1 도전형 확산영역의 중앙의 표면에 형성된 고농도의 제 2 도전형 제 1 확산영역;상기 제 1 도전형 확산영역의 양측의 표면에 형성되고, 상기 제 1 및 제 2게이트와 소정 부분 오버랩되면서 서로 이격된 고농도의 제 2 도전형 제 2 및 제 3 확산영역;상기 딥 콜렉터의 표면에 형성된 고농도의 제 2 도전형 제 4 및 제 5 확산영역;상기 저농도의 제 1 도전형 확산영역의 표면에 형성되고, 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역과 접하면서 상기 고농도의 제 2 도전형 제 1 확산영역과 이격된 고농도의 제 1 도전형 제 1 및 제 2 확산영역을 포함하는 것을 특징으로 하는 반도체 전력 소자.
- 제 1 항에 있어서, 상기 저농도의 제 1 도전형 확산영역은 상기 디모스 트랜지스터의 채널 영역으로서 작용함과 동시에 상기 바이폴라 트랜지스터의 베이스로서 작용하는 것을 특징으로 하는 반도체 전력 소자.
- 제 1 항에 있어서, 상기 고농도의 제 2 도전형 제 1 확산영역은 상기 바이폴라 트랜지스터의 에미터로서 작용하는 것을 특징으로 하는 반도체 전력소자.
- 제 1 항에 있어서, 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역은 상기 디모스 트랜지스터의 소오스로서 작용하는 것을 특징으로 하는 반도체 전력 소자.
- 제 1 항에 있어서, 상기 고농도의 제 2 도전형 제 4 및 제 5 확산영역은 상기 디모스 트랜지스터와 바이폴라 트랜지스터의 공통 콜렉터/드레인으로 작용하는 것을 특징으로 하는 반도체 전력 소자.
- 제 1 항에 있어서, 상기 고농도의 제 1 도전형 제 1 및 제 2 확산영역은 상기 저농도의 제 1 도전형 확산영역의 픽업으로 작용하는 것을 특징으로 하는 반도체 전력 소자.
- 제 1 항에 있어서, 상기 고농도의 제 2 도전형 제 1 확산영역과 콘택하는 에미터 전극과, 상기 고농도의 제 2 도전형 제 4 및 제 5 확산영역과 콘택하는 공통 콜렉터/드레인 전극, 및 상기 게이트와 콘택하는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 전력 소자.
- 디모스 트랜지스터와 바이폴라 트랜지스터가 결합된 반도체 전력 소자의 제조방법에 있어서,제 1 도전형 반도체 기판상에 고농도의 제 2 도전형 매몰층을 형성하는 단계 ;상기 제 2 도전형 매몰층이 형성된 상기 기판상에 저농도의 제 2 도전형 에피층을 형성하는 단계;상기 제 2 도전형 매몰층의 양측의 상단에 고농도의 제 2 도전형 딥 콜렉터를 형성하는 단계;상기 제 2 도전형 딥 콜렉터의 외측의 에피층에 제 1 및 제 2 격리 산화막을 형성함과 동시에, 상기 제 2 도전형 딥 콜렉터의 내측의 에피층에 제 3 및 제 4 격리 산화막를 형성하는 단계;상기 제 2 도전형 딥콜렉터의 내측의 상기 에피층에 저농도의 제 1 도전형 확산영역을 형성하는 단계;상기 제 3 및 제 4 격리 산화막 및 에피층상에 제 1 및 제 2 필드 산화막을 형성하는 단계;상기 제 1 및 제 2 필드 산화막과 상기 제 1 도전형 확산영역과 소정 부분 오버랩되도록 상기 에피층상에 게이트 절연막 및 게이트를 형성하는 단계;상기 제 1 도전형 확산영역의 중앙의 표면에 고농도의 제 2 도전형 제 1 확산영역을 형성함과 동시에, 상기 제 1 도전형 확산영역의 양측 표면에 상기 제 1 및 제 2 게이트와 소정 부분 오버랩되면서 서로 이격되도록 고농도의 제 2 도전형 제 2 및 제 3 확산영역을 형성하고, 상기 제 2 도전형 딥 콜렉터의 표면에 고농도의 제 2 도전형 제 4 및 제 5 확산영역을 형성하는 단계;상기 저농도의 제 1 도전형 확산영역의 표면에 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역과 접하면서 상기 고농도의 제 2 도전형 제 1 확산영역과 이격되도록 고농도의 제 1 도전형 제 1 및 제 2 확산영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 제 1 내지 제 4 격리 산화막을 형성하는 단계는상기 제 2 도전형 딥 콜렉터 외측의 에피층 및 상기 제 2 도전형 딥콜렉터의 내측의 에피층을 상기 기판이 노출되도록 식각하여 트렌치를 형성하는 단계;상기 트렌치에 매립되도록 기판 전면에 산화막을 형성하는 단계; 및,상기 산화막을 상기 에피층의 표면이 노출되도록 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 저농도의 제 1 도전형 확산영역은 상기 디모스 트랜지스터의 채널영역으로서 작용함과 동시에 상기 바이폴라 트랜지스터의 베이스로서 작용하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 고농도의 제 2 도전형 제 1 확산영역은 상기 바이폴라 트랜지스터의 에미터로서 작용하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 고농도의 제 2 도전형 제 2 및 제 3 확산영역은 상기 디모스 트랜지스터의 소오스로서 작용하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 고농도의 제 2 도전형 제 4 및 제 5 확산영역은 상기 디모스 트랜지스터와 바이폴라 트랜지스터의 공통 콜렉터/드레인으로 작용하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 고농도의 제 1 도전형 제 1 및 제 2 확산영역은 상기 저농도의 제 1 도전형 확산영역의 픽업으로 작용하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
- 제 8 항에 있어서, 상기 기판 전면에 절연막을 형성하는 단계;상기 고농도의 상기 제 1 도전형 제 1, 제 4, 제 5 확산영역 및 게이트가 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀에 매립되도록 상기 절연막 상에 금속층을 증착하는 단계;상기 금속층을 패터닝하여, 상기 고농도의 제 2 도전형 제 1 확산영역과 콘택하는 에미터 전극과, 상기 고농도의 제 2 도전형 제 4 및 제 5 확산영역과 콘택하는 공통 콜렉터/드레인 전극, 및 상기 게이트와 콘택하는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 전력 소자의 제조방법.
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