JP2001156182A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 32
- 239000004020 conductor Substances 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 8
- 238000003780 insertion Methods 0.000 abstract description 12
- 230000037431 insertion Effects 0.000 abstract description 12
- 239000010410 layer Substances 0.000 description 23
- 238000009792 diffusion process Methods 0.000 description 21
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 102100024222 B-lymphocyte antigen CD19 Human genes 0.000 description 1
- 101000980825 Homo sapiens B-lymphocyte antigen CD19 Proteins 0.000 description 1
- 229910007933 Si-M Inorganic materials 0.000 description 1
- 229910008318 Si—M Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
失特性を改善すること。 【解決手段】 Si基板に形成されたフィンガー型MOSF
ETからなる高周波スイッチにおいて、p型ウエル102
に固定電位を与えるp+型ウエルコンタクト領域105
を素子分離層101の中に設け、p+型ウエルコンタク
ト領域105とp型ウエルとの間に容量109を設け
る。
Description
製造方法に関し、特に半導体装置において高周波信号を
扱う高周波スイッチ及びその製造方法に関する。
イル市場の急激な成長に伴って、GHz帯の高周波信号
を処理するデバイスの需要が拡大している。従来、この
ようなデバイスは要素回路構成毎にSiバイポーラトラ
ンジスタ、GaAsFETなどの個別デバイスを組み合
わせた構成で実現されてきたが、これらの構成では、シ
ステムボード面積の縮小やコストの低減等が困難であっ
た。しかし最近になって、Si−MOSFETの性能が
急激に向上してきている。それはSi−MOSFETの
性能向上にはスケーリング則にのった微細化が極めて有
効であるためで、最近ではゲート長0.18μm以下の微
細加工技術を使用したものが製品化され始めている。こ
のため、GHz帯での高周波アナログ回路をSi−MO
SFETのみで実現し、システムボード面積の縮小やコ
ストの低減を実現しようと検討されている。
ノイズアンプ、ミキサー、ドライバーアンプ等の他に、
高周波スイッチが必要になる。高周波スイッチは送受信
のモードを切り替える回路に使用され、低挿入損失、高
入出力分離特性が要求される。図8は基本的なスイッチ
回路の構成図である。FET1のゲート電極に抵抗R1
を介してコントロール端子VC1が、FET2のゲート
電極に抵抗R2を介してコントロール端子VC2が接続
されている。VC1がHighレベル、VC2がLow
レベルであれば、FET1はオン状態、FET2はオフ
状態となるので、このスイッチ回路はIN端子からOU
T端子へ導通状態となる。一方、VC1がLowレベ
ル、VC2がHighレベルであれば、FET1はオフ
状態、FET2はオン状態となるので、このスイッチ回
路はIN端子からOUT端子へ非導通状態、すなわち入
出力分離状態となる。挿入損失、入出力分離特性ともに
Si−MOSFETのデバイス性能に依存することはも
ちろんであるが、寄生成分の影響を排除できればさらに
特性を向上させることができる。
がゼロと仮定すると、図12(a)及び(b)に示すよ
うにスイッチ回路の等価回路を非常に簡単に示すことが
できる。ここで、Cdbはドレイン−基板間容量、Rd
bはドレイン拡散層−基板抵抗、Csbはソース−基板
間容量、Rsbはソース拡散層−基板抵抗を示す。Si
−MOSFETではソース/ドレインの拡散層領域と基
板/ウエルがpn接合で分離しているために、一般にC
db、Csbはゲート容量より大きい。また、基板は最
低電位に接続されているものとする。したがって、高周
波的には基板抵抗を介して接地されることになり、Cd
bとRdbもしくはCsbとRsbを介して高周波信号
のリークパスが生じる。これがGaAsFETにはない
Si−MOSFET独自の問題である。GaAsFET
の場合は、基板が半絶縁性であるため、対地容量が小さ
く、上記の問題はほとんど無視できる。この問題をより
定量的に説明するために、図13に挿入損失の対基板容
量依存性を示す。対基板容量が大きい場合、基板抵抗の
効果が顕著になることがわかる。また、基板抵抗が低下
するほど挿入損失が悪化することがわかる。
す。図14(a)及び(b)はn型Si−MOSFET
のコンタクト工程前の平面図と断面図である。本構造を
図14(a)に示す平面図で説明すると、シャロートレ
ンチ分離301、pウエル領域302、n+型ソース/
ドレイン拡散領域304、p+型ウエルコンタクト領域
305、4本のゲート電極307から構成されている。
そして、図14(b)は図14(a)のE−E‘線での
断面図である。図14−(b)でも同様に、p型Si基
板300、シャロートレンチ分離301、pウエル領域
302、n+型ソース/ドレイン拡散領域304、p+
型ウエルコンタクト領域305、ゲート酸化膜306、
4本のゲート電極307、サイドウオール絶縁膜308
が示されている。
コンタクト領域305がpウエル領域302内に設けら
れている。
ロセスでは、短チャネル効果抑制及びラッチアップ耐性
の観点から、Pウエルの不純物濃度は基板濃度よりも高
い濃度で形成されている。したがって、Pウェルの抵抗
値はP基板の抵抗値よりも低いものとなっている。ま
た、ウエル電位を固定する基板(ウエル)コンタクトは
MOSFETのウエル領域内に配置するのが普通であ
る。このプロセスでスイッチ回路を構成した場合、たと
えば、ゲート長0.18μmのMOSFETでは、基板
抵抗は50〜80Ω程度であり、挿入損失を低減するに
は、さらに基板抵抗を高くする必要がある。しかしなが
ら、高周波アナログ信号処理を行う回路の他にデジタル
信号を処理する回路をオンチップで搭載しなければなら
ないことを考えると、標準MOSプロセスに対してさら
にプロセスを追加しないと実現できない。そして、この
ようなプロセスの追加はコストの上昇を引き起こすた
め、現実問題として実現は困難である。
取ることのできる半導体装置を提供すること及び当該半
導体装置を標準MOSプロセスにプさらにロセスを追加
することなく製造する製造方法を提供することを目的と
する。
一導電型の半導体基板と、前記半導体基板上の第1の領
域に形成された前記一導電型のウエルと、前記ウエルを
囲むように形成された素子分離領域と、前記素子分離領
域の外側に形成され所定の電位に接続された前記一導電
型のウエルコンタクト領域とを備えることを特徴とす
る。
に電位を供給するためのウエルコンタクトを形成するこ
とによってウエルとウエルコンタクトとの間に大きな基
板抵抗を作り出すことができる。
一導電型の半導体基板上の第1の領域に素子分離領域を
形成する工程と、前記素子分離領域で囲まれた第2の領
域に不純物を注入して前記一導電型のウエルを形成する
工程と、前記素子分離領域の外側に前記一導電型のウエ
ルコンタクト領域を形成する工程と、前記第2の領域に
トランジスタを形成する工程とを備えることを特徴とす
る。
に電位を供給するためのウエルコンタクトを形成するこ
とによってウエルとウエルコンタクトとの間に大きな基
板抵抗を作り出すことが、従来の標準MOSプロセスに
さらにプロセスを加えることなく実現することができ
る。
は、一導電型の半導体基板と、前記半導体基板上の第1
の領域に形成された前記一導電型のウエルと、前記ウエ
ルを囲むように形成された素子分離領域と、前記素子分
離領域の外側に形成され所定の電位に接続された前記一
導電型のウエルコンタクト領域、前記素子分離領域上に
形成され前記所定の電位に接続された第1の導電体と、
前記第1の導電体上に形成された容量絶縁膜と、前記容
量絶縁膜上に形成された第2の導電体とを備えることを
特徴とする。
ることによって、ウエルに接続された任意の容量値を持
つ容量素子を形成することができる。
説明する。第一に、MOSFETのウエル領域の外側に一定距
離を離し、基板コンタクトを設けることによって、実効
的な基板抵抗を増加させること、第2にウエル領域と基
板コンタクトの間にゲート電極からなるMOS容量を設
けること、第3にMOS容量とウエルと基板コンタクトと
を同電位に接続することである。これによって、Si−
MOSFETの基板インピーダンスを調整することがで
き、高周波の基板リーク電流を抑制するものである。
ら詳述する。
工程前の平面図及び断面図を図1(a)及び(b)に示
す。本実施例の構造を図1(a)の平面図で説明する
と、シャロートレンチ分離101、pウエル領域10
2、n+型ソース/ドレイン拡散領域104、p+型ウ
エルコンタクト領域105、4本のゲート電極107か
ら構成されている。pウエル102はp+型ウエルコン
タクト領域105よりも内側に形成されており、pウエ
ル102中にp+型ウエルコンタクト領域は形成されて
いない。そして、n+型ソース/ドレイン拡散領域10
4の両端にMOS容量109が設置されている。図1
(b)は図1(a)のA−A‘線での断面図である。図
1(b)では、p型Si基板100、シャロートレンチ
分離101、pウエル領域102、n+型ソース/ドレ
イン拡散領域104、p+型ウエルコンタクト領域10
5、ゲート酸化膜106、4本のゲート電極107、サ
イドウオール絶縁膜108が示されている。そして、M
OS容量109とp型Si基板100の間にはゲート酸
化膜106と同じ酸化膜が容量絶縁膜として形成されて
いる。MOS容量109は、容量絶縁膜106を挟んで
上部電極としてのゲート電極107と株電極としてのp
ウェル領域102とから構成され、p+型ウエルコンタ
クト領域105と電気的に接続されている。また、図1
−(b)で“X“はp+型ウエルコンタクト領域105
とpウエル102の距離を表し、基板抵抗を意図的に高
くするために、p+型ウエルコンタクト領域105を従
来よりも離して設置している。
おける製造方法を説明する。
i基板100上に酸化膜(図示しない)を50〜150
nm、窒化膜110を150〜300nmの膜厚で成長
する。窒化膜110は後工程のCMPでのストッパー膜
として機能するが、酸化膜は、後工程で窒化膜を除去し
やすくするために設けられている。すなわち、窒化膜の
ウエットエッチはホットリン酸で行われるため、シリコ
ン基板上に直接窒化膜を成長してウエットエッチした場
合、シリコン基板がエッチングされたり、シリコン基板
内にリンが拡散するおそれがある。しかしながら、酸化
膜はホットリン酸に対して選択比があるのでバリア層と
して働くため、シリコン基板上に酸化膜を成長しておく
と、この問題を回避できる。この酸化膜のことを、通
常、パッド酸化膜と呼んでいる。
i基板100上にソースドレインとなる拡散層を形成す
るために、ホトレジストをマスクとして選択的にドライ
エッチングされる。この後、先のホトレジストをそのま
まマスクとするか、もしくはホトレジストを除去して、
窒化膜110をマスクとし、p型Si基板100をエッ
チングして、300〜500nmの深さの溝を形成す
る。その後、全面に熱酸化によって酸化膜を10〜30
nm成長させ、絶縁膜111を500〜700nm堆積
させ、溝を完全に埋め込む。これによって、溝をはみ出
た余分の膜を後工程のCMPで除去することができる。
ルメカニカルポリッシング(CMP)で基板全面を研磨
する。ここで窒化膜110がストッパーとなるので、素
子が形成される領域(拡散層)は保護され、基板に対し
て平坦性を得ることができる。この後、窒化膜110と
酸化膜とをウエットエッチングで除去する。このウエッ
トエッチングの時間を調整すれば、図のようにほぼ平坦
な形状が得られる。
護用の酸化膜を形成するための犠牲酸化を行った後、ボ
ロンのイオン注入を行い、pウエル102を形成する。
ウエルの不純物プロファイルは、レトログレードになる
ように、100〜400keVの高エネルギー注入を複
数回組み合わせて形成する。次に、MOSFETのしき
い値(Vt)を決定するために、50keV以下のエネ
ルギーでボロンを注入し、基板表面上のチャネル領域の
ボロン濃度を調整する。尚、図はnチャネル型MOSF
ETの場合であるが、pチャネル型MOSFETを形成
する場合には、導電型がn型となるように、リン等を注
入すればよい。続いて、ゲート酸化膜106を2〜5n
m成長し、さらにゲート酸化膜106上にポリシリコン
からなるゲート電極107をパターニングする。ホット
キャリア対策のために、n−型領域をゲート電極107
をマスクとしてイオン注入で形成した後、全面に酸化膜
もしくは窒化膜からなる絶縁膜を成長する。そして、全
面エッチバックして、サイドウオール108を形成す
る。その後、サイドウオールをマスクとして高ドーズの
イオン注入を行うことにより、ソース/ドレイン拡散領
域104を形成する。イオン注入する不純物としては、
nチャネル型MOSFETの場合には砒素を、pチャネ
ル型MOSFETの場合にはボロンもしくはBF2を注
入する。尚、高周波用途のMOSFETでは、ドレイン
容量を小さくしたいため、ゲート本数を偶数とし、最外
周の拡散層をソース領域としている。続いて、pウエル
をホトレジストで選択的に覆い、p型不純物をイオン注
入することによりp+型ウエルコンタクト領域105を
形成する。
/ドレイン拡散領域104、p+型ウエルコンタクト領
域105に注入された不純物を電気的に活性化させるた
めに、1000から1100℃程度の温度で10〜30
秒ほど、ランプアニールを行う。その後、拡散層とゲー
ト電極の層抵抗を下げるために、コバルトなどの金属を
ソース/ドレイン拡散領域104上に形成してシリサイ
ド化する。そして、層間膜112を堆積し、コンタクト
113を開口する。
クト113を埋め込んでアルミ等の金属を堆積させ、C
MPを行って平坦化した後、選択的にパターニングする
ことによって第1層の金属配線114を形成する。ゲー
ト電極の引き出し配線は、第1層の金属配線114を使
用する。
の金属配線114上を覆うように層間膜115を堆積
し、選択的にスルーホール116を開口する。そして、
スルーホール116を埋め込んでアルミ等の金属を堆積
させ、CMPを行って平坦化した後、選択的にパターニ
ングすることによって第2層の金属配線117を形成す
る。ソース/ドレインの引き出し配線及びウエル電位を
与える配線は、第2層の金属配線117を使用する。
して第1層の金属配線を使用し、ソースドレインの引き
出し配線として第2層の金属配線を使用することによっ
て、櫛形構造のゲート電極の引き出し配線と、ソースド
レインの引き出し配線とを第1層の金属配線とすると、
配線がぶつかるという問題を解決することができ、ま
た、ゲート電極の引き出し配線とソースドレインの引き
出し配線の厚さ方向の間隔が広がるので、これら配線間
の寄生容量の低減することもできる。
領域の外側にMOSFETのウエル領域からある一定距
離を離して基板コンタクトを設けることによって実効的
な基板抵抗(接地とウエルとの間の抵抗)を増加させる
とともに、2層ポリシリコンからなるMOS容量をウエ
ル領域と基板コンタクトの間に設け、かつウエル、基板
コンタクトと同電位に接続することによって、Si−M
OSFETの基板インピーダンスを調整することによ
り、基板電流を抑制するものである。
と断面図を図9(a)、(b)に示す。本実施例の構造
を図9(a)の平面図で説明すると、シャロートレンチ
分離201、pウエル領域202、n+型ソース/ドレ
イン拡散領域204、p+型ウエルコンタクト領域20
5、4本のゲート電極207から構成されている。pウ
エル201は、p+型ウエルコンタクト領域205より
も内側に形成されている。そして、n+型ソース/ドレ
イン領域となる拡散層203の両端に2層ポリシリコン
容量209が設置されている。図9(a)は、図9
(b)のC−C‘線での断面図である。図9(b)で
は、p型Si基板200、シャロートレンチ分離20
1、pウエル領域202、n+型ソース/ドレイン領域
となる拡散層203、n+型ソース/ドレイン領域20
4、p+型ウエルコンタクト領域205、ゲート酸化膜
206、4本のゲート電極207、サイドウオール絶縁
膜208が示されている。さらに、2層ポリシリコン容
量209が設けられており、2層ポリシリコン容量20
9は下層電極がゲート電極206からなり、上層電極は
別のポリシリコン211からなっている。そして上部電
極と下層電極の間には容量絶縁膜210が形成されてい
る。尚、2層ポリシリコンはその下部電極とp+型ウエ
ルコンタクト領域103が電気的に接続されており、上
部電極にはコントロール電圧が印加されている。コント
ロール電圧を印加することによって、ポリシリ容量20
9の容量値を制御することが可能となる。すなわち、容
量部の下部電極はグランド固定なので、容量部の上部電
極の電圧を変えることによって、容量値を制御すること
ができる。この容量絶縁膜及び上部電極はを形成する工
程は、CMOSだけのプロセスであれば工程増加になる
が、高周波回路やアナログ回路のように性能のよい抵抗
素子や容量素子の形成が通常必要であるため、その容量
素子を形成する工程をそのまま使用すれば、工程増加に
はならない。CMOSに容量素子を付加する工程は、M
OSゲート電極を容量素子の上部電極と共用するか、下
部電極と共用するかで違ってくるが、ここでは、下部電
極を共用しているので、ゲートのサイドウオールを形成
した後、容量の上部電極を形成している。また、図9
(b)で“X‘“はp+型ウエルコンタクト領域205
とpウエル201の距離を表し、基板抵抗を意図的に高
くするために第一の実施例よりもさらに離すことができ
る。
200μmであり、ソース・ドレイン拡散層容量は約6
0〜80fF程度ある。並列接続する容量の値として
は、使用するMOSFETのゲート幅に対応して容量値
を設定する必要がある。一般に、本発明の効果を得るに
は、並列接続する容量の値を使用するMOSFETのソ
ース/ドレイン拡散層容量の少なくとも10倍以上の値
に設定しなければならない。
(基板抵抗値は60Ω)に対して基板抵抗のみを増加さ
せた場合(基板抵抗は600Ω)、2.5GHzより高
周波領域は挿入損失が改善されているが、低周波領域は
挿入損失が悪化している。しかし、さらに容量を基板抵
抗と並列に接続した場合(容量値が1pF)には全周波
数領域にわたって挿入損失が改善されていることがわか
る。これは、基板抵抗が大きい場合、直流基板電流によ
る基板電位の上昇を起こすが、容量を並列に接続するこ
とによって、交流基板電流が流れて電位上昇を抑えるこ
とができるからである。
を増加させることによって高周波領域の挿入損失を改善
することができ、さらに、容量を基板抵抗と並列に接続
することによって、低周波領域の挿入損失をも改善する
ことができる。
置の上面図、(b)本発明の第1の実施例における半導
体装置の断面図
置の製造工程を示す上面図、(b)本発明の第1の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、(b)本発明の第1の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、(b)本発明の第1の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、(b)本発明の第1の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、(b)本発明の第1の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、(b)本発明の第1の実施
例における半導体装置の製造工程を示す断面図
置の製造工程を示す上面図、(b)本発明の第2の実施
例における半導体装置の製造工程を示す断面図
装置の製造工程を示す上面図、(b)本発明の第2の実
施例における半導体装置の製造工程を示す断面図
装置の製造工程を示す上面図、(b)本発明の第2の実
施例における半導体装置の製造工程を示す断面図
来の半導体装置の断面図
Claims (9)
- 【請求項1】 一導電型の半導体基板と、前記半導体基
板上の第1の領域に形成された前記一導電型のウエル
と、前記ウエルを囲むように形成された素子分離領域
と、前記素子分離領域の外側に形成され所定の電位に接
続された前記一導電型のウエルコンタクト領域とを備え
ることを特徴とする半導体装置。 - 【請求項2】 前記ウエルコンタクト領域は前記素子分
離領域を囲むように形成されていることを特徴とする請
求項1記載の半導体装置。 - 【請求項3】 前記ウエルと前記所定の電位との間に接
続された容量素子をさらに備えることを特徴とする請求
項1または2記載の半導体装置。 - 【請求項4】 前記容量素子は前記ウエル上に絶縁膜を
介して形成されたMOS容量であることを特徴とする請
求項3記載の半導体装置。 - 【請求項5】 一導電型の半導体基板上の第1の領域に
素子分離領域を形成する工程と、 前記素子分離領域で囲まれた第2の領域に不純物を注入
して前記一導電型のウエルを形成する工程と、 前記素子分離領域の外側に前記一導電型のウエルコンタ
クト領域を形成する工程と、 前記第2の領域にトランジスタを形成する工程とを備え
ることを特徴とする半導体装置の製造方法。 - 【請求項6】 前記トランジスタを形成する工程は、前
記第2の領域上にゲート絶縁膜を介してトランジスタの
ゲート電極を形成すると共に、前記第2の領域上に前記
ゲート絶縁膜を介して容量素子の上部電極を形成する工
程とを備え、前記上部電極、ゲート絶縁膜及び前記ウエ
ルとによって前記容量素子が形成されることを特徴とす
る請求項5記載の半導体装置の製造方法。 - 【請求項7】 一導電型の半導体基板と、前記半導体基
板上の第1の領域に形成された前記一導電型のウエル
と、前記ウエルを囲むように形成された素子分離領域
と、前記素子分離領域の外側に形成され所定の電位に接
続された前記一導電型のウエルコンタクト領域、前記素
子分離領域上に形成され前記所定の電位に接続された第
1の導電体と、前記第1の導電体上に形成された容量絶
縁膜と、前記容量絶縁膜上に形成された第2の導電体と
を備えることを特徴とする半導体装置。 - 【請求項8】 前記第2の導電体には、前記第1の導電
体、容量絶縁膜及び第2の導電体で構成される容量の容
量値を制御するためのコントロール電圧が印加されてい
ることを特徴とする請求項7記載の半導体装置。 - 【請求項9】 一導電型の半導体基板上の第1の領域に
素子分離領域を形成する工程と、 前記素子分離領域で囲まれた第2の領域に不純物を注入
して前記一導電型のウエルを形成する工程と、 前記素子分離領域の外側に前記一導電型のウエルコンタ
クト領域を形成する工程と、 全面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に導電体を形成する工程と、 前記ゲート絶縁膜及び導電体を選択的に除去し、前記第
2の領域上にトランジスタのゲート電極を形成すると共
に前記素子分離領域上に容量素子の下部電極を形成する
工程と、 前記下部電極上に選択的に容量絶縁膜を形成する工程
と、 前記容量絶縁膜上に選択的に前記容量素子の上部電極を
形成する工程とを備えることを特徴とする半導体装置の
製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33961899A JP3520973B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
US09/725,271 US6531746B2 (en) | 1999-11-30 | 2000-11-29 | Semiconductor device with high-speed switching circuit implemented by MIS transistors and process for fabrication thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33961899A JP3520973B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001156182A true JP2001156182A (ja) | 2001-06-08 |
JP3520973B2 JP3520973B2 (ja) | 2004-04-19 |
Family
ID=18329208
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33961899A Expired - Fee Related JP3520973B2 (ja) | 1999-11-30 | 1999-11-30 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6531746B2 (ja) |
JP (1) | JP3520973B2 (ja) |
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US8559907B2 (en) | 2004-06-23 | 2013-10-15 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
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US9024700B2 (en) | 2008-02-28 | 2015-05-05 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
US9197194B2 (en) | 2008-02-28 | 2015-11-24 | Peregrine Semiconductor Corporation | Methods and apparatuses for use in tuning reactance in a circuit device |
US8669804B2 (en) | 2008-02-28 | 2014-03-11 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
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US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
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US11870431B2 (en) | 2018-03-28 | 2024-01-09 | Psemi Corporation | AC coupling modules for bias ladders |
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Also Published As
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JP3520973B2 (ja) | 2004-04-19 |
US6531746B2 (en) | 2003-03-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030422 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040128 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080213 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090213 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |