KR20030084997A - Ｓｏｉ 집적 회로 - Google Patents

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KR20030084997A
KR20030084997A KR10-2003-7012057A KR20037012057A KR20030084997A KR 20030084997 A KR20030084997 A KR 20030084997A KR 20037012057 A KR20037012057 A KR 20037012057A KR 20030084997 A KR20030084997 A KR 20030084997A
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Abstract

본 발명에 따른 SOI 웨이퍼는, 디바이스 층(30) 내에 형성되어 있으며, 선택적으로 매립된 절연체(20)를 통해 연장되는 게터링 부분(72, 74)을 가지며, 이 게터링 부분은 트랜지스터의 소스/드레인 영역 내에 형성된다.

Description

ＳＯＩ 집적 회로 {SOI DEVICES WITH INTEGRATED GETTERING STRUCTURE}
SOI MOS 회로의 접합부, 게이트 산화물, 채널과 같은 디바이스의 민감한 부분으로부터 금속 오염물을 제거하기 위해 게터링(gettering)이 요구된다는 것은 공지되어 있다. 종래기술에서는 매립된 폴리 층을 형성하고(1995년 5월 IEEE Transactions on Electron Devices 제 42권 제 5호, Horiuchi 및 Ohoyu의 Reduction on PN Junction Leakage Current by Using Poly-Si Interlayered SOI Wafers 참조) 본체 접촉부를 형성하였다. 이 방법의 단점은 공정 복잡도 및 비용을 크게 증가시키며, 본체 접촉부의 도펀트 극성이 본체의 도펀트 극성과 동일해야 하므로 활성 영역이 증가된다는 것이다.
본 발명은 SOI 집적 회로 프로세싱에 관한 것이다.
도 1은 게터링 부재가 없는 종래기술의 SOI 디바이스의 단면도.
도 2a는 본 발명의 일실시예의 단면도.
도 2b는 도 2a의 실시예의 평면도.
도 3은 본 발명의 다른 실시예의 단면도.
도 4 내지 6은 도 2의 실시예를 형성하기 위한 공정을 단계적으로 도시한 도면.
도 7 및 8은 도 2의 구조를 형성하기 위한 상기 공정의 제 2 실시예에서의 단계를 도시한 도면.
도 9 내지 11은 본 발명의 다른 실시예들을 도시한 도면.
본 발명은 트랜지스터들 또는 다른 디바이스들을 포함하는 활성 영역군 내에 형성된 게터링 부재들(gettering members)을 포함하는 SOI 구조에 관한 것이다.
본 발명의 특징은 트랜지스터의 소스/드레인(S/D) 영역 내에 집적된 게터링 부재들을 형성하는 것이다.
본 발명의 선택적인 특징은 매립된 절연층 속에 게터링 부재를 침투시키는 것이다.
도 1은 게터링 부재가 없는 종래기술에 따른 NFET 쌍의 단면도이다. p 형 기판(10)은 절연층(20)(예를 들면, SIMOX(Separation by IMplantation of OXygen) 층)과, 두 개의 NFET를 포함하는 디바이스 층(30)을 갖고 있다. 이들 트랜지스터는 다결정 실리콘(폴리(poly)) 게이트(52), 질화물(Si3N4) 측벽(54), 본체(36) 소스 및 드레인(32, 34), 실리사이드(56)를 갖는 종래의 구조를 갖는다. 트랜지스터는 층간 유전체(40) 내에 매립되고, 층간 유전체는 그 내부를 통과하는 접촉부(62)를 갖는다.
본 발명의 제 1 실시예의 대응 단면은 도 2a에 도시되어 있는데, 도 2a는 디바이스 층(30) 내에 매립된 폴리 영역을 포함하는 세 개의 게터링 부재(72, 74)를 갖는다는 점이 도 1과 다르다. 게터링 부재(72, 74)는, 도시된 바와 같이 소스-드레인 확산 영역을 통과하거나 디바이스 층(30) 또는 STI(35)의 다른 부분들을 통과할 수도 있다. 이 실시예에서, 게터링 부재(72, 74)를 탑재하는 트렌치는 에칭 중지(etch stop)로서 산화물(20)을 사용하였으며, 따라서 상기 부재는 산화물을 관통하지 않고 접하게 된다. 당해 기술분야에서 공지되어 있는 바와 같이, 게터링 부재(72, 74)는 금속 오염물을 트랩(trap)하며, 따라서 트랜지스터의 성능 및 게이트 산화물의 신뢰도를 향상시킨다. 도 2b는 도 2a의 레이아웃의 평면도이며, 여기서 점선(74)은 게터링 부재(74)가 크기 및 정렬에 있어서 중요하지 않다는 것을 나타낸다. 적용가능한 디자인룰에 의해 허용된다면, 게터링을 위해 이용가능한 폴리의 부피를 증가시키기 위해 게터링 부재가 수평으로 확장될 수도 있다. 35로 표시된 박스는 트랜지스터들을 서로 격리시키는, 산화물로 채워진 얕은 트렌치 격리(STI) 부재를 나타낸다. 이 경우, STI 부재(35)는 두 개의 트랜지스터를 포함한다. 이것은 무엇보다도 2-입력 NAND 및 NOR 게이트에 사용되는 공통 레이아웃이다. STI내에 단 하나의 트랜지스터를 갖거나 하나 이상의 트랜지스터를 갖는 레이아웃이 사용될 수도 있다.
도 3은 게터링 부재(72, 74)가 산화물(20)을 관통하여 기판(10)으로 진행하는 실시예에 대해 도시하고 있다. 이 실시예는 기판(10)에 접근할 수 있도록 함으로써 게터링 부피를 증가시킨다는 이점을 갖는데, 이는 금속 오염물의 확산 길이가 매우 크기 때문이다. 다른 선택적인 실시예로는, 게터링 부재들이 기판(10)의 상부면에서 중지되는 것을 들 수 있다. 또 다른 실시예로는, 게터링 부재가 기판(10)의 상부면 앞에서 중지되어, 도핑된 게터링 부재가 기판과 전기 접촉하지 않게 하는 것을 들 수 있다.
이들 선택사항들의 선택은 회로 구성의 요건에 의존한다. 기판이 p 형이고 게터링 부재가 n 형이며 기판이 통상적으로 그라운드에서 바이어스되는 경우에, NFET들의 단자에 0 또는 양의 전압이 인가된다고 가정하면, 도 3의 실시예는 게터링 부재 및 기판(10)의 계면에서 세 개의 역바이어스된 다이오드를 가질 것이다. 이 경우, 저 주파수 회로 동작은 기판과 게터링 부재들 사이의 접속에 의해 영향을 받지 않을 것이다. 이 방법은 또한 애플리케이션들을 디커플링하는데 유용하다. 게터링 부재가 기판(10)과 접촉하는 경우에, 기판 특성의 과도한 저하를 회피하기 위해, 선택적인 기준에 따라 그들을 형성하는 것이 바람직할 수도 있다. 기판(10)에서, 110으로 표시된 점선은 트랜지스터가 PFET인 경우에 사용될 수 있는 통상적인 N-웰을 개략적으로 나타낸다. 당업자라면, 회피되어야 할 웰 바이어스 및 노드 바이어스의 조합 또는 상이한 트랜지스터의 극성에 대해 이점을 제공하는 웰 바이어스 및 노드 바이어스의 조합을 쉽게 고안할 수 있을 것이다.
도 4는 도 2의 실시예를 제공하는 초기 단계를 단면도로서 도시한 것이다. 초기 주입, 패드 산화물(22), 패드 질화물(24)과 같은 예비 단계들이 수행되었다. 이들 예비 단계들은 설명을 위해 "기판 준비(preparing the substrate)"로 지칭된다. 또한, STI(35)가 에칭되고, 산화물(TEOS)로 채워져서, 연마 중지로서 패드 질화물(24)을 사용하여 예를 들어 화학 기계적 연마(CMP)에 의해 평탄화되었다.
그 다음에, 도 5는 게터링 부재용 트렌치를 에칭하고 트렌치를 폴리로 채우고 연마한 결과를 도시하고 있다. 실례로, 게터 트렌치를 위한 화학적 에칭법으로는 질화물에 대해서는 플루오르 기반 반응성 이온 에칭(RIE)이 있고, 실리콘에 대해서는 염소 기반 RIE가 있으며, 에칭 중지로서 산화물(20) 상에서 중지한다. 본 발명의 유익한 특징은, 트렌치가 산화물(20)에 약간 침투하는 것이 아무런 문제가 없으며, 이렇게 하는 것이 게터링 부피를 증가시키기 때문에 실제로는 더 바람직하다는 것이다. 따라서, 에칭 엔드 포인트(etch end point) 검출이 요구되지 않으며, 적절한 타이밍의 에칭이 적절하다. 바람직하게는, 고온 어닐링 동안 입자의 성장을 억제하기 위해, 폴리가 1019내지 1020/cm3의 저농도의 산소, 질소, 또는 탄소로 도핑된다. 다결정 SiGe와 같은 다른 재료가 사용될 수도 있다. 연마 중지로서 종래의 폴리 CMP 슬러리 및 패드 질화물(24)을 사용하는 평탄화가 이 단계에서 행해진다. 또한, 게터용 트렌치가, 디바이스 층 외에 STI의 일부를 통해 에칭될 수도 있다. 이 경우, 전술한 에칭 외에 적절한 타이밍의 산화물 에칭이 이용될 것이다.
다음에, 종래의 인산 스트립(또는 건식 에칭)에 의해 패드 질화물이 벗겨지고, 건식 에칭 또는 CMP를 이용하여 폴리 게터링 부재들이 평탄화된다. 패드 산화물(22)(및 STI(35)의 상부)이 습식 에칭, 바람직하게는 묽은 또는 완화된 HF에 의해 제거된다. 그 결과는 도 6에 도시되어 있다. STI(35)의 상부의 제거는 주로 패드 질화물/산화물 스트립에 의해 완료된다.
다른 순서로는 STI 산화물 증착 후 STI CMP 이전에 게터링 멤버용 트렌치를 에칭하는 것이 있다. 이 순서는 STI 에칭, STI 증착, 게터링 트렌치 에칭, 게터링 층 증착, 폴리 CMP, STI CMP 순이다. STI(35) 및 실리콘(30)에 대해 게터링 층의 높이를 조절하기 위해 폴리 리세스 에칭이 선택적으로 사용될 수 있다.
상기 다른 실시예의 이점은, 연마 단계를 생략할 수 이으며, STI 산화물과 게터링 재료가 함께 연마되어 패드 질화물 상에서 중지된다는 것이다. 단점은 연마 깊이 제어가 감소된다는 것인데, 이는 슬러리가 이제 두 재료를 동시에 수용해야 하며, 따라서 각각에 대해 최적화되지 않을 수가 있기 때문이다.
트랜지스터는 도 2a에 도시된 바와 같이 형성되며, 종래의 백 엔드 프로세스(back end processes)에 의해 회로를 형성하도록 상호접속된다.
도 7은 폴리 게터링 위치가 STI 이전에 형성되는 다른 프로세스에서의 단계를 도시하고 있다. 층(10, 20, 30)은 제 1 실시예에서와 같이 형성되었다. 패드 산화물(22') 및 패드 질화물(24')(3-50㎚, 바람직하게는 10㎚)이 통상적으로 놓여지며, 게터링 부재용 게터링 트렌치를 에칭하는데 하드 마스크로서 사용된다. 게터링 트렌치는 박스(20) 상에서 중지되거나, 부분적으로 박스(20)를 침투하거나 또는 원한다면 관통하여 기판과 접촉할 수도 있다. 당업자라면 적절한 화학적 에칭 방법을 잘 알고 있을 것이다. 폴리 층이 놓여지고, 연마 중지로서 패드 질화물(24')을 이용하여 종래의 CMP에 의해 평탄화되어, 게터링 부재(72', 74')와 함께 도 7에 도시된 구조를 남겨 둔다. 폴리 층은, 전술한 바와 같이 입자 성장을 방지하기 위해 낮은 도즈량의 산소, 탄소 또는 질소로 도핑될 수도 있다.
그 다음에, 두꺼운(50 내지 250㎚, 바람직하게는 100㎚) 패드 질화물 층(24")이 형성되며, STI용 트렌치를 에칭하기 위한 마스크로서 사용된다. 여분의 산화물은 연마 중지로서 질화물(24")을 사용하여 연마되어, 도 8에 도시된 구조가 남겨진다. 질화물(24", 24')은 종래의 습식 또는 건식 에칭(바람직하게는 인산)으로 벗겨진다. 그 다음에 패드 산화물(22')이 제거된다. 바람직하게는, 이 순서는 a) 습식 에칭(묽거나 또는 완화된 HF)으로 패드 산화물(22')을 제거한다. 이것은 패드 산화물 및 여분의 STI 부재(35)의 일부를 제거한다. 그 다음에, b) 노출된 SOI(30) 표면상에서 희생 게이트 산화가 행해지는데(예를 들어 약 800℃에서의 습식 산화), 이것은 낮게 도핑된 폴리가 SOI 층(30)을 1.5X로 산화시키도록 하며, 높게 도핑된(1019/cm3As) 폴리는 4X의 속도로 산화될 수 있다. 이 점에서 SOI로의 채널 도핑이 행해진다. HF 스트립 후에, 표면은 실질적으로 공면(coplanar)이다. 그 결과는 도 6에 도시된 것과 거의 동일하다. 당업자라면 동일한 결과를 얻기 위해 다른 에칭 및/또는 CMP 순서들을 쉽게 착안할 수 있을 것이다. 이 실시예는,게터링 재료가 다른 실시예에서보다 더 많은 가열 사이클 동안에 적소에 있어 게터링 효과를 개선한다고 하는 이점을 갖는다. 이것은 게터링 영역의 크기가 STI 트렌치의 정렬에 의존한다고 하는 단점을 갖는데, 이는 제 1 실시에의 경우와 다르다.
다음에, 게이트 산화물, 게이트 도전체, 확산 스페이서, 접촉부 등의 종래의 순서가 행해져서, 도 3a에 도시된 구성이 이루어진다. 도 9는 집적된 게터러(getterer)를 갖는 게이트된 저항기의 단면도이다. 칩의 나머지에서는 동일한 기본 층(10, 20, 30, 40)이 사용된다. 디바이스 층(30)에는, 두 개의 n 형 소자(232) 및 저항기에 저항을 제공하는 넓은 n형 영역(236)을 갖는 구조체가 형성되어 있다. 추가된 특징으로서, 산화물(255)에 의해 벌크 저항기로부터 분리된 게이트(256)가 벌크(236) 내의 자유 캐리어의 양을 제어하여 디바이스의 저항을 제어한다. 저항기의 어느 한 단부에 있는 게터러 부재(72)는 이동성의 금속 이온에 대한 트랩을 제공하며 또한 도전성 경로의 일부를 제공한다. 회로의 다른 부분들과의 접촉을 위해 접촉부(62)가 제공된다. 이들 공정이 실리사이드를 포함하고 있으면, 굵고 어두운 선으로 표시된 부분이 실리사이드화될 수도 있다. 당업자라면, 이 구성이 트랜지스터의 구성과 다소 유사하며, 따라서 트랜지스터에 대해 사용되는 많은 공정 단계들이 이 구성에 대해서도 사용될 수 있음을 알 수 있을 것이다. 게터러 부재(62)는 이동성 이온에 대한 트랩을 제공하며, 따라서 게터러가 없는 경우보다 더 안정된 값으로 저항기의 비저항을 유지할 수 있다.
도 10은 집적된 게터러를 갖는 캐패시터의 단면을 도시하고 있다. 칩의 나머지에는 동일한 기본 층(10, 20, 30, 40)이 사용된다. 디바이스 층(30)에는, 두 개의 n 형 소자(232) 및 구성에 있어서는 도 9의 실시예와 유사하지만 상이한 기능을 제공하는 p 형 영역(236')을 갖는 구조체가 형성되어 있다. 폴리 게이트(256)(산화물 유전체(255) 상에 증착된)는 전원(도시되어 있지 않음)에 의해 제어되어 반전층(256')의 형성에 영향을 미친다. 전극으로서 반전층(256') 및 게이트(256)를 이용하며 절연체로서 산화물(255)을 갖는 캐패시터에 전하가 저장될 수 있다. 게터러(72)는 이전과 같이 도전성 경로를 제공하며 이동성 이온을 위한 트랩을 제공한다. 전극(62')은 하부 캐패시터 판(256')에 전원을 공급하기 위해 접촉부(62)와 단락된다. 선택적으로, 실리사이드(256)는 도전성을 향상시킨다. 게터러 부재(62)는 이동성 이온에 대한 트랩을 제공하며, 따라서 게터러가 없는 경우보다 더 안정된 값으로 반전층(256')의 전도도를 유지할 수 있다.
도 11은 이온 주입에 의해 p 형 기판(10)에 형성된 n 형 매립형 저항기(132)를 도시하고 있다. 좌측에는, 게터러 부재(72)가 접촉부(62)로부터 저항 소자(132)로 도전성 경로를 제공하며, 우측에는, 제 2 게터러(72)가 트랜지스터(50)에의 도전성 경로를 제공하는데, 이것은 회로 요구에 따라서 선택적으로 저항기를 격리하는데 사용될 수도 있다. 맨 우측에는, 제 3 게터러 부재가 다른 트랜지스터 단자에 접촉하고 있으며 또한 트랜지스터의 다른 쪽에 이동성 이온을 트랩한다. 선택적인 소자(134)는 여분의 공간을 취하지 않고 기판을 접촉부(62)의 전압(바람직하게는 그라운드)에 묶어둔다.
이상 여러 가지 바람직한 실시예들을 통해 본 발명을 설명하였지만, 당업자라면 첨부한 청구범위의 사상 및 범주 내에서 다양한 변형들이 실시될 수 있음을 알 수 있을 것이다.
본 발명은 집적 회로 프로세싱에 유용하며, 특히 SOI MOS 회로의 게이트 산화물, 채널 및 접합부와 같은 디바이스의 민감한 부분들로부터 금속 오염물을 제거하기 위한 게터링에 유용하다.

Claims (11)

  1. SOI 집적 회로에 있어서,
    기판 층(10), 상기 기판 층 상에 증착된 매립된 절연층(20) 및 상기 매립된 절연층 상에 증착된 디바이스 층(30)을 포함하는 SOI 웨이퍼 기판과,
    상기 디바이스 층 내에 형성되어, 활성 영역 세트(a set of active areas)를 규정하는 격리 부재 세트(35) -상기 활성 영역 세트는 상기 격리 부재(35) 세트에 의해 서로 격리됨- 와,
    상기 활성 영역 세트 내에 형성된 디바이스 세트 -상기 디바이스 세트의 적어도 일부는 그 내부에 형성된 게터링 부재들(gettering members)(72, 74)을 갖고 있음-,
    를 포함하는 SOI 집적 회로.
  2. 제 1 항에 있어서,
    상기 디바이스 세트는 트랜지스터 세트를 포함하며, 상기 게터링 부재 세트(72, 74)는 상기 트랜지스터 세트의 소스/드레인 영역 내에 형성되는 SOI 집적 회로.
  3. 제 2 항에 있어서,
    상기 게터링 부재 세트(72, 74)는 상기 디바이스 층(30)을 통해 하향으로 연장되어 상기 매립된 절연체층(20)과 접하는 SOI 집적 회로.
  4. 제 2 항에 있어서,
    상기 게터링 부재 세트(72, 74)는 상기 디바이스 층(30)을 통해 하향으로 연장되며, 상기 게터링 부재 세트의 적어도 일부는 상기 매립된 절연체층(20)을 침투하는 SOI 집적 회로.
  5. 제 2 항에 있어서,
    상기 게터링 부재 세트(72, 74)는 하향으로 연장되며, 상기 게터링 부재 세트의 적어도 일부는 상기 매립된 절연체층(20)을 통과하고 상기 기판(10)을 침투하는 SOI 집적 회로.
  6. 제 2 항에 있어서,
    상기 디바이스 세트는 측면 게이트된(lateral gated) 다이오드 세트를 포함하고, 상기 게터링 부재 세트(72, 74)는 상기 측면 게이트된 다이오드 세트의 상기 활성 영역 세트 내에 형성되는 SOI 집적 회로.
  7. 제 1 항에 있어서,
    상기 디바이스 세트는, 상기 디바이스 층(30) 내에 형성되어 있으며 적어도 하나의 게터러(getterer) 부재(72)를 포함하는 도전성 경로를 통해 상기 집적 회로의 다른 소자에 접속된 저항 소자(236) 세트를 포함하는 SOI 집적 회로.
  8. 제 7 항에 있어서,
    상기 저항 소자(236) 위에 증착되어, 인가된 전압에 따라서 상기 저항 소자의 비저항을 제어하는 도전성 게이트(256)를 더 포함하는 SOI 집적 회로.
  9. 제 1 항에 있어서,
    상기 디바이스 세트는, 상기 기판(10) 내에 형성되어 있으며 적어도 하나의 게터러 부재(72)를 포함하는 도전성 경로를 통해 상기 집적 회로의 다른 소자에 접속된 저항 소자 세트(132)를 포함하는 SOI 집적 회로.
  10. 제 1 항에 있어서,
    상기 디바이스 세트는, 상기 디바이스 층(30) 내에 형성되어 있으며 적어도 하나의 게터러 부재(72)를 포함하는 도전성 경로를 통해 상기 집적 회로의 다른 소자에 접속된 캐패시터 세트를 포함하는 SOI 집적 회로.
  11. 제 10 항에 있어서,
    상기 캐패시터 세트는 상기 도전성 게이트 아래의 상기 디바이스 층 내에 형성된 반전 층(256')을 제어하는 상기 디바이스 층(30) 상에 증착된 도전성 게이트(256)를 더 포함하며, 상기 도전성 게이트 및 상기 반전층은 상기 캐패시터의 전극을 형성하는 SOI 집적 회로.
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