KR20060120488A - 트렌치 구조들을 가진 반도체 장치 및 이의 제조방법 - Google Patents

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KR20060120488A
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

일 실시예에서, 측벽 불활성화 트렌치 접촉부들의 쌍은 부-표면 피처에 전기적 접촉부를 제공하기 위하여 기판내에 형성된다. 도핑된 영역은 저저항 접촉부들을 제공하기 위하여 측벽 불활성화 트렌치들의 쌍 사이에 확산된다.
반도체 장치, 트렌치 구조, 측벽 불활성화 트렌치 접촉부, 부-표면 피처, 다중-기능 트렌치

Description

트렌치 구조들을 가진 반도체 장치 및 이의 제조방법{Semiconductor device having trench structures and method}
도 1은 초기 제조 스테이지에서 본 발명의 실시예에 따른 구조의 크게 확대된 부분 단면도.
도 2는 후속 제조 스테이지에서 도 1의 구조의 크게 확대된 부분 단면도.
도 3은 다른 제조 스테이지에서 도 1의 구조의 크게 확대된 부분 단면도.
도 4는 또 다른 제조 스테이지에서 도 1의 구조의 크게 확대된 부분 단면도.
도 5는 다른 처리 후에 도 1의 구조의 크게 확대된 부분 단면도.
도 6은 또 다른 추가 처리 후 도 1의 구조의 크게 확대된 부분 단면도.
도 7은 추가 처리 후에 도 1의 구조의 크게 확대된 부분 단면도.
도 8은 후속 제조 단계에서 도 1의 구조의 크게 확대된 부분 단면도.
도 9 내지 12는 다양한 제조 스테이지에서 본 발명에 따른 대안 구조의 크게 확대된 부분 단면도.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 장치 11: 반도체 기판
14: 부-표면 영역 16: 주표면
17: 유전체층 23: 하드 마스크 구조
41, 42, 43: 개구부 46, 47, 48: 트렌치
본 발명은 일반적으로 반도체 장치 제조, 특히 다중-기능 트렌치들을 형성하기 위한 구조들 및 방법들에 관한 것이다.
많은 반도체 장치들은 매립층(buried layer) 또는 하부 기판(underlying substrate)과 같은 부-표면 피처(sub-surface feature) 또는 구조에 장치의 한 표면을 전기적으로 접속하는, 접촉 영역들(contact regions)이 형성될 것을 요구한다. 부-표면 영역들이 기판 또는 에피택셜층(epitaxial layer)내에 깊게(예를 들면, 약 10 마이크론 이상) 형성될 때, 접촉 영역들을 형성하는 것은 매우 곤란하다. 일반적으로, 제조업자들은 부-표면 피처에 접촉하기에 충분한 도펀트들 깊이(dopants deep)를 유도하기 위하여 초고에너지 이온 주입 기술들(implantation techniques) 및/또는 깊은 확산들을 사용한다. 대안적으로, 제조업자들은 제 1 영역이 기판내에 주입되고, 그 후 에피택셜 층이 증착되며 제 2 영역이 제 1 영역 위의 에피택셜층내에 주입되는 이중 확산 기술들(double diffusion techniques)을 사용한다. 그 다음에, 두 개의 영역들은 함께 확산된다.
깊은 고에너지 이온 주입 공정들은 비용이 비싸며 일부의 경우들에는 기술적으로 실행하기가 곤란하다. 부가적으로, 이중 확산된 영역들(double diffused regions)을 포함하는 깊은 확산 영역들(deep diffused regions)은 확산된 도펀트들 이 전방향들로 이동하거나 또는 확산하기 때문에 반도체 장치의 크기에 악영향을 미칠 수 있다. 게다가, 깊게 확산된 모노-실리콘 층들(mono-silicon layers)과 연관된 접촉 저항(contact resistance)은 매우 높을 수 있으며, 이는 장치의 성능을 저하시킨다.
더욱이, 반도체 장치들이 더 작은 칩들에 추가 기능을 포함하도록 진화하기 때문에, 기존의 제조공정들은 비용을 증가시키지 않고 추가 기능을 충분히 제공할 수 없다.
따라서, 구조 및 이 구조를 형성하기 위한 방법은 부-표면 피처 또는 피처들에 접촉부를 제공하고 앞서 설명된 문제점들뿐만 아니라 다른 문제점을 해결하는 것이 요구되었다. 부가적으로, 비용을 절약하기 위하여 구조가 다목적으로 유리하게 사용되도록 한다.
용이하게 이해하기 위하여, 첨부 도면들에 도시된 엘리먼트들은 반드시 실제 크기로 도시되지 않으며 다양한 도면 전반에 걸쳐 유사한 도면부호들은 유사한 엘리먼트들을 나타낸다. 또한, 상세한 설명 및 청구범위에서 용어, 제 1, 제 2, 제 3, 제 4 등(존재하는 경우에)은 유사한 엘리먼트들을 구별하기 위하여 사용되며 반드시 순차적 순서 및 시간적 순서를 기술하는 것이 필수적이지 않다. 이하의 상세한 설명이 매립된 피처들(예를 들면, 매립층 및 기판 영역), 격리부(isolation), 및 확산 차폐부들(diffusion shields)에 접촉부들을 제공하는 트렌치 구조들을 가 진 실시예를 기술하는 반면에, 당업자는 본 발명이 다른 매립된 피처들을 접속하기 위하여 그리고 기판의 양 측면들을 접촉하기 위하여 그리고 다른 목적들을 위하여 사용될 수 있다는 것을 인식할 것이다.
도 1은 초기 제조의 스테이지에서 본 발명에 따른 반도체 장치 또는 셀(10)에 대한 확대 부분 단면도를 도시한다. 장치(10)는 반도체 재료의 몸체 또는 반도체 기판(11)을 포함한다. 예를 들면, 반도체 기판은 제 1 도전형(예를 들면, p-형)의 실리콘 기판을 포함하며, 약 1.0X1015 원자/cm3 내지 1.0X1016 원자/cm3 정도의 도핑 농도(doping concentration)를 가진다. 대안적인 실시예에서, 기판(11)은 IV-IV 화합물 반도체 재료(예를 들면, SiGe, SiGeC 등), III-V, II-VI, 또는 IV-VI 반도체 재료를 포함한다.
일 실시예에서, 장치(10)는 피처, 매립층, 매립 피처(buried feature), 장치 피처, 부-표면 피처, 부-표면 영역, 또는 기판(11)의 주표면(16)상, 주표면(16) 위 또는 주표면(16)내에 형성된 제 2 도전형(예를 들면, n-형)의 영역(14)을 더 포함한다. 일 실시예에서, 영역(14)은 종래의 마스킹(masking) 및 도핑 기술들을 사용하여 형성된다. 영역(14)은 예를 들면 건산소(dry oxygen)에서 대략 1100 ℃에서 어닐 공정(anneal process)을 사용하여 적정 깊이로 확산된다. 이러한 단계는 주표면(16) 위에 산화물 또는 유전체층(17)을 형성한다.
도 2는 후속 제조 단계에서 장치(10)의 크게 확대된 부분 단면도를 도시한다. 유전체층(17)은 스트리핑되며, 반도체층 또는 영역 또는 에피택셜 층(21)은 주표면(16) 위에 형성된다. 예로서, 반도체층(21)은 제 2 도전형의 층을 포함하며, 영역(14)보다 낮은 도핑 농도를 갖는다. 예를 들면, 반도체층(21)은 약 10 마이크론 이상의 두께를 가지며, 종래의 에피택셜 성장 기술들을 사용하여 형성된다.
다음으로, 유전체 스택(dielectric stack), 마스킹 또는 하드 마스크 구조(hard mask structure; 23)는 주표면(26) 위에 형성된다. 예로서, 구조(23)는 주표면(26)상에 또는 주표면(26) 위에 형성된 제 1 유전체층(28)을 포함한다. 일 실시예에서, 제 1 유전체층(28)은 약 0.04 내지 약 0.1 마이크론의 실리콘 산화물을 포함한다. 그 다음에, 다결정 실리콘층(31)은 제 1 유전체층(28) 위에 형성 또는 증착되며 예를 들면, 약 0.025 내지 약 0.1 마이크론의 비도핑된 폴리실리콘을 포함한다. 그 다음에, 제 2 유전체층(33)은 다결정 실리콘층(31) 위에 형성 또는 증착되며, 예를 들면, 약 0.05 내지 약 0.2 마이크론의 실리콘 질화물을 포함한다. 구조(23)는 층(33)위에 형성 또는 증착된 제 3 유전체층(36)을 더 포함한다. 예로서, 제 3 유전체층(36)은 약 0.6 내지 약 1.0 마이크론 두께의 실리콘 산화물을 포함한다.
구조(23)가 형성된 후에, 포토레지스트층(도시 안됨)은 구조(23) 위에 개구부들(41, 42, 43)을 제공하기 위하여 증착 및 패터닝된다. 예로서, 개구부들(41)은 개구부들(42, 42)보다 넓으며, 약 1.0 내지 약 2.0 마이크론의 폭을 가진다. 개구부들(41)은 본 발명에 따른 기판 접촉 구조의 변위에 대응하는 장치(10)의 부분 위에 형성된다. 다른 예로서, 개구부들(42)은 약 0.5 내지 약 1.5 마이크론의 폭을 가지며, 본 발명에 따른 트렌치 필드 정형(trench field shaping) 또는 격리 구조의 변위에 대응하는 장치(10)의 다른 부분 위에 형성된다. 또 다른 예로서, 개구부들(43)은 약 0.5 내지 약 1.5 마이크론의 폭을 가지며, 매립 피처에 대한 트렌치 접촉의 변위에 대응하는 장치(10)의 추가 부분 위에 형성된다. 개구부들(41 내지 43)이 형성된 후에, 구조(23)는 주표면(26)의 부분들을 노출시키기 위하여 종래의 기술들을 사용하여 에칭된다. 그 다음에, 포토레지스트층이 제거된다.
본 발명에 따르면, 트렌치들, 채널들 또는 홀들(46, 47, 48)은 개구부들(41, 42, 43)을 통해 반도체층(21)내로 각각 에칭된다. 예로서, 트렌치들(46)은 반도체층(21)을 통해 기판(11)으로 에칭된다. 다른 예로서, 트렌치들(47, 48)은 매립층 또는 피처(14)에 접촉, 결합 또는 접속하도록 반도체층(21)을 통해 에칭된다. 트렌치들(46, 47, 48)은 반도체층(21) 및 매립층(14)의 두께에 대응하는 깊이들을 가지며, 일 실시예에서 약 50 마이크론까지의 깊이를 가진다. 일 실시예에서, 불소 또는 염소 기반 화합물을 사용하는 깊은 반응성 이온 에칭(Deep Reactive Ion Etching; DRIE) 에칭은 트렌치들(46, 47, 48)을 형성하기 위하여 사용된다. 극저온(cryogenic), 고밀도 플라즈마 또는 보쉬 DRIE 처리(Bosh PRIE processing)를 포함하는 DRIE 에칭을 위하여 다수의 기술들이 이용가능하다. 공간 고려사항들이 조밀 공간을 필요로 하는 일 실시예에서, 트렌치들(46, 47, 및/또는 48)은 거의 수직 측벽들(vertical sidewalls)을 가진다. 다른 실시예에서, 트렌치들(46, 47 및/또는 48)은 트렌치 하부면에서 트렌치의 폭이 인접 주표면(26)의 폭보다 작은 테이퍼된 프로파일을 가진다.
도 3은 다른 제조 스테이지에서 장치(10)의 크게 확대된 부분 단면도를 도시 한다. 이러한 단계에서, 제 3 유전체층(36)은 제거되며, 차단층, 제 4 유전체층 또는 유전체 라이너(dielectric liner; 49)는 트렌치들(46, 47, 48)의 노출된 표면들을 따라 증착 또는 성장된다. 예로서, 제 4 유전체층(49)은 약 0.08 내지 약 0.1 마이크론 두께를 가진 열적 산화물을 포함한다. 대안적인 실시예에서, 제 4 유전체층(49)은 실리콘 질화물, 산화물/질화물 다층 구조, 또는 반도체 도핑 재료들의 확산을 막는 다른 패시베이션 재료(passivation material)를 포함한다.
도 4는 또 다른 제조 스테이지에서 장치(10)의 크게 확대된 부분 단면도를 도시한다. 이러한 단계에서, 장치(10)는 기판(11) 또는 층(21)의 일부분을 노출시키기 위하여 트렌치들(46)의 바닥 또는 하부 표면들(51)에서 유전체 라이너(49)의 부분들을 제거하는 이방성 건식 에칭 단계(anisotropic dry etch step)를 수행한다. 부가적으로, 간극(aperture) 또는 개구부(50)는 매립된 피처 또는 층(14) 또는 층(21)의 부분들을 노출시키기 위하여 트렌치들(47)의 바닥 또는 하부 표면들(52)에 또는 이 바닥 또는 하부 표면들(52)을 따라 그리고 트렌치들(48)의 바닥 또는 하부 표면들(53)에 또는 바닥 또는 하부 표면들(53)을 따라 유전체 라이너(49)내에 형성된다. 부가적으로, 건식 에칭 단계 또는 다음 에칭 단계동안, 제 2 유전체층(33)이 제거된다. 예로서, 불소 및 염소 기반 화합물을 사용하는 종래의 건식 에칭은 유전체 라이너들(49)의 부분들을 에칭하기 위하여 사용된다.
도 5는 다른 처리 후 장치(10)의 크게 확대된 부분 단면도이다. 특히, 트렌치들(46)은 측벽 불활성화 깊은 트렌치 접촉부들, 불활성화 깊은 기판 접촉부들, 불활성화 트렌치 격리 영역들 또는 트렌치 접촉부들(460)을 제공하기 위하여 도전 재료(56)로 충진된다. 부가적으로, 트렌치들(47)은 측벽 불활성화 깊은 필드 정형 트렌치 영역들 또는 트렌치들(470)을 제공하기 위하여 재료 또는 도전 재료(58)로 충진된다. 게다가, 트렌치들(48)은 측벽 불활성화 깊은 트렌치 접촉부들 또는 구조들(480)을 제공하기 위하여 도전 재료(58)로 충진된다.
예로서, 도전 재료들(56, 58)은 도핑된 다결정 반도체 재료(doped polycrystalline semiconductor material)(예를 들면, n-형 또는 p-형 중 하나로 도핑된 폴리실리콘), 금속층 또는 플러그(예를 들면, 텅스텐, 알루미늄, 티타늄, 티타늄 질화물 등), 실리사이드(silicide), 또는 이들의 결합물들을 포함한다.
일 실시예에서, 도 5에 도시된 바와 같이, 도전 재료(56)는 재료층(58) 위에 형성된 제 2 도전층(59) 및 재료층(58)을 포함한다. 트렌치들(47, 48)이 트렌치들(46)보다 좁기 때문에 단지 재료(58)만이 트렌치들(47)을 충진하는 반면에, 재료층(58) 및 제 2 도전층(59)은 트렌치들(46)을 충진한다. 이러한 예에서, 재료(58)는 약 0.2 내지 약 0.4 마이크론의 두께를 가진 비도핑된 폴리실리콘으로서 증착된다. 제 2 도전층(59)은 예를 들면, 기판(11)과 동일한 도전형(예를 들면, 본 예에서는 p-형)을 가진 도핑된 폴리실리콘을 포함한다. 후속하는 단계에서, 마스킹 및 도핑 기술들은 재료(58)가 도전형이 되도록 예를 들면, n-형 도펀트를 사용하여 트렌치들(47, 48)을 도핑하기 위하여 사용된다. 선택적으로, 마스킹 기술들은 트렌치들(56) 또는 트렌치들(47, 48) 중 하나를 마스킹하기 위하여 사용되는 반면에, 비마스킹된 트렌치(들)는 적정 도전형의 도핑된 폴리실리콘으로 충진된다. 후속하는 단계에서, 다른 트렌치들은 다른 적정 도전형의 도핑된 폴리실리콘으로 충진된 다. 본 발명에 따르면, 유전체 라이너들(49)은 도전층들(58, 59)내의 도펀트가 깊은 트렌치 구조들(460, 470, 480)로부터 측면으로 확산되는 것을 마스킹, 차폐 또는 차단한다. 이는 다중 기능들을 갖고, 최소 처리 단계들을 사용하여 형성된 좁고 깊은 트렌치 구조들을 위하여 제공한다. 기술된 실시예에서, 트렌치들(460)은 장치 격리부 또는 기판 또는 접지면 저저항 트렌치 구조들(ground plane low resistance trench structures)을 제공하며, 트렌치들(470)은 필드 정형 구조들을 제공하며, 트렌치들(480)은 매립층(14)과 같은 매립 피처에 저저항 트렌치 접촉부들을 제공한다.
도 6은 또 다른 추가 처리 후에 장치(10)의 크게 확대된 부분 단면도를 도시한다. 이러한 스테이지에서, 도전 재료들(56, 58)은 화학 기계적 평탄화(chemical mechanical planarization) 또는 에칭 백 기술들(etch back techniques)을 사용하여 평탄화 또는 제거된다. 부가적으로, 이러한 단계는 층(31)을 제거하기 위하여 사용될 수 있다. 그 다음에 제 1 유전체층(28)은 스트리핑되며, 다른 유전체층(67)은 주표면(26) 위에 형성된다. 예로서, 유전체층(67)은 약 0.05 내지 약 0.1 마이크론의 두께를 가진 열적 산화물을 포함한다.
도 7은 추가 처리 후 장치(10)의 크게 확대된 부분 단면도를 도시하며 본 발명의 다른 특징을 기술한다. 이러한 단계에서, 포토레지스트 층(photoresist layer; 71)은 주표면(26) 위에 증착되며 트렌치 접촉부들(480)의 쌍(481) 위에 개구부(73)를 형성하기 위하여 패터닝된다. 다음에, 도펀트는 트렌치 접촉부들(480)의 쌍(481) 사이의 주표면(26)의 노출된 부분으로 도입된다. 예로서, 이온 주입은 도핑된 영역(77)을 형성하기 위하여 주표면(26)내로 n-형 도펀트를 주입하기 위하여 사용된다. 다음 단계에서, 장치(10)는 상승된 온도에 노출되며, 도핑된 영역(77)내의 도펀트는 반도체층(77)으로 더 확산된다. 트렌치 접촉부들(480)의 쌍(481)은 도핑된 영역(77)내의 도펀트가 측면으로 확산될 수 없고 단지 수직으로만 확산되도록 확산 차폐부 또는 확산 블록을 제공하거나 확산 차폐부 또는 확산 블록으로서 기능을 하도록 구성된다. 이러한 특징은 도펀트의 측면 확산을 감소시키며 이는 고농도로 도핑된 좁은 확산영역을 제공한다.
도 8은 다음 제조 단계에서 장치(10)의 크게 확대된 부분 단면도를 도시한다. 이러한 단계에서, 국부화된 격리 영역들(81)은 격리된 장치 활성 영역(86)을 제공하기 위하여 주표면(26)상에 또는 주표면(26) 위에 또는 주표면(26)내에 형성된다. 예로서, 격리 영역들(81)은 국부화된 산화 기술들(oxidation techniques)과 같은 종래의 기술들을 사용하여 형성된 열적 산화물 영역들을 포함한다. 도 8은 도전 재료들(56, 58)로부터 기판(11) 및 매립층(14)내로 확산된 도펀트를 또한 도시한다. 부가적으로, 도핑된 영역(77)은 깊거나 또는 적절한 깊이로 확산되는 것으로 도시된다. 일 실시예에서, 도핑된 영역(77)은 매립층(14)으로 연장된다. 대안적인 실시예에서, 도핑된 영역(77)은 단지 부분 방향으로 확산된다. 게다가, 도핑된 영역들(91)은 트렌치 구조들(470, 480) 아래에 도시되며, 도전 재료(58)가 도핑된 다결정 반도체 재료를 포함할 때 도전 재료(58)로부터 확산하는 도펀트들로 형성된다. 도핑된 영역들(92)은 트렌치 구조들(460) 아래에 도시되며, 도전 재료(56)가 도핑된 다결정 반도체 재료를 포함할 때 도전 재료(56)로부터 확산하는 도펀트들로 형성된다. 일 실시예에서, 도핑된 영역들(92 및/또는 91)은 매립 피처들, 매립 영역들, 부-표면 영역들, 또는 측벽 불활성화 트렌치 접촉부들(460, 480)에 의하여 접촉되는 부-표면 피처들을 포함한다. 다음 단계들에서, 트랜지스터 장치들과 같은 능동 장치들은 종래의 기술들을 사용하여 장치 활성 영역(86)내에 형성된다. 트렌치 구조들(470)은 능동 장치들, 예를 들면 높은 항복 전압(breakdowm voltage)(예를 들면, >200 볼트)를 가진 장치에 대한 필드 정형 구조들을 제공하며, 이는 장치들의 공간(spacing)이 근접하도록 한다.
도 9 내지 12는 본 발명에 따른 트렌치 구조들(460, 470, 480)을 형성하기 위한 대안적인 방법의 크게 확대된 부분 단면도를 도시한다. 도 9는 대략 도 4까지 기술된 처리가 이루어진후 장치(10)를 도시한다. 도 9에 도시된 바와 같이, 도전 재료 또는 층(580)은 트렌치들(46, 47, 48)내의 차단층(49) 위에 형성 또는 증착된다. 트렌치들(47, 48)의 폭이 트렌치들(46)의 폭보다 좁거나 또는 작기 때문에, 트렌치들(47, 48)은 충진되거나 또는 거의 과충진되는 반면에, 넓은 트렌치들(46)의 측벽 및 하부 표면들만이 덮혀진다. 예로서, 도전층(580)은 도핑된 폴리실리콘과 같은 도핑된 다결정 재료를 포함한다. 예를 들면, 도전층(580)은 매립 피처(14)와 동일한 도전성을 포함한다. 대안적인 실시예에서, 도전 재료(580)는 금속층(예를 들면, 텅스텐, 알루미늄, 티타늄, 티타늄 질화물 등), 실리사이드, 또는 이들의 결합물들을 포함한다.
후속하는 단계에서, 도전 재료(580)는 도 10에 도시된 좁은 트렌치들(47, 48)에 도전 재료(580)를 남기면서 예를 들면 등방성 또는 이방성 에칭 단계를 사용 하여 제거될 수 있다. 다음으로, 도전 재료 또는 층(560)은 도 11에 도시된 바와 같이 장치(10) 위에 그리고 트렌치들(46)내에 증착 또는 형성된다. 트렌치들(46)내의 임의의 나머지 도전 재료(580)는 적절한 도전성을 달성하기 위하여 층(560)에 의하여 역도핑될 수 있다. 예로서, 도전 재료(560)는 도핑된 다결정 반도체 재료를 포함한다. 예를 들면, 도전 재료(560)는 도핑된 폴리실리콘을 포함하며, 기판(11)과 동일한 도전형을 가진다. 대안적인 실시예에서, 도전 재료(560)는 금속층(예를 들면, 텅스텐, 알루미늄, 티타늄, 티타늄 질화물 등), 실리사이드 또는 이들의 결합물을 포함한다. 그 다음에, 도전 재료(560)는 도 12에 도시된 구조를 제공하기 위하여 평탄화된다. 그 다음에, 장치(10)는 예를 들면 도 6 내지 8과 관련하여 기술된 단계들에 따라 또한 처리된다.
지금까지 다기능들을 가진 좁고 깊은 트렌치들을 형성하기 위한 구조 및 방법이 제공되었다는 것을 인식해야 한다. 본 발명의 구조 및 방법은 종래의 기술과 연관된 측면 확산 문제점들을 감소시키고 또한 고도핑된 접촉부들을 제공하여 종래의 기술과 연관된 접촉 저항 문제들을 감소시킨다. 더욱이, 본 방법은 최소 처리 단계들을 사용하여 필드 정형 영역들, 트렌치 격리 영역들, 및 트렌치 기판/접지면 접촉 영역들을 제공한다.
비록 본 발명이 특정 실시예들과 관련하여 기술 및 설명되었을지라도, 본 발명은 이들 예시적인 실시예들에 제한되지 않는다는 것을 인식해야 한다. 당업자는 본 발명의 사상을 벗어나지 않고 수정들 및 변형들이 이루어질 수 있다는 것을 인 식할 것이다. 따라서, 본 발명은 첨부된 청구범위내에 속하는 모든 변형들 및 수정들을 포함한다.

Claims (5)

  1. 반도체 장치에 있어서,
    주표면 및 접촉될 피처(feature)를 가진 기판;
    상기 기판내에 형성되고 상기 주표면으로부터 연장하는 제 1 트렌치로서, 상기 제 1 트렌치는 상기 제 1 트렌치의 노출된 표면들상에 형성된 제 1 차단층 및 상기 제 1 차단층 위에 형성된 제 1 도전 재료를 갖고, 상기 제 1 도전 재료는 상기 제 1 차단층의 개구부를 통해 상기 피처와 접촉하는, 상기 제 1 트랜치; 및
    상기 기판내에 형성되고 상기 주표면으로부터 연장하는 제 2 트렌치로서, 상기 제 2 트렌치는 상기 제 2 트렌치의 노출된 표면들상에 형성된 제 2 차단층, 및 상기 제 2 차단층 위에 형성된 제 2 도전 재료를 갖고, 상기 제 2 도전 재료는 상기 제 2 차단층의 개구부를 통해 상기 기판과 접촉하는, 상기 제 2 트랜치를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기판내에 형성되고 상기 주표면으로부터 연장하는 제 3 트렌치를 더 포함하고, 상기 제 3 트렌치는 상기 제 3 트렌치의 노출된 표면들상에 형성된 제 3 차단층, 및 상기 제 3 차단층 위에 형성된 제 3 도전 재료를 갖고, 상기 제 3 도전 재료는 상기 제 3 차단층의 개구부를 통해 상기 피처와 접촉하는, 반도체 장치.
  3. 반도체 장치를 형성하는 방법에 있어서,
    주표면 및 접촉될 부-표면 피처(sub-surface feature)를 가진 기판을 제공하는 단계;
    상기 기판내에 형성되고 상기 주표면으로부터 연장하는 제 1 트렌치를 형성하는 단계;
    상기 기판내에 형성되고 상기 주표면으로부터 연장하는 제 2 트렌치를 형성하는 단계;
    상기 제 1 및 제 2 트렌치들의 노출된 표면들 위에 차단층을 형성하는 단계;
    상기 제 1 트렌치내의 상기 차단층 위에 제 1 도전층을 형성하는 단계로서, 상기 제 1 도전층은 상기 차단층의 개구부를 통해 상기 부-표면 피처에 결합되는, 상기 제 1 도전층 형성 단계; 및
    상기 제 2 트렌치내의 상기 차단층 위에 제 2 도전층을 형성하는 단계로서, 상기 제 2 도전층은 상기 제 2 차단층의 개구부를 통해 상기 기판에 결합되는, 상기 제 2 도전층 형성 단계를 포함하는, 반도체 장치 형성 방법.
  4. 제 3 항에 있어서,
    상기 기판내에 형성되고 상기 주표면으로부터 연장하는 제 3 트렌치를 형성하는 단계;
    상기 제 3트렌치의 노출된 표면들 위에 차단층을 형성하는 단계; 및
    상기 제 3 트렌치내의 상기 차단층 위에 제 3 도전층을 형성하는 단계를 더 포함하는, 반도체 장치 형성 방법.
  5. 반도체 장치를 형성하는 방법에 있어서,
    주표면 및 부-표면 피처를 가진 반도체 기판을 제공하는 단계;
    상기 부-표면 피처에 근접하게 상기 반도체 기판에 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치에 근접하게 상기 반도체 기판에 제 2 트렌치를 형성하는 단계;
    상기 제 1 트렌치의 표면들 위에 제 1 차단층을 형성하는 단계;
    상기 제 2 트렌치의 표면들 위에 제 2 차단층을 형성하는 단계;
    상기 제 1 및 제 2 차단층들에 개구부들을 형성하는 단계;
    상기 제 1 및 제 2 차단층들 위에 제 1 도전층을 형성하는 단계로서, 상기 제 1 도전층은 상기 개구부들을 통해 상기 부-표면 피처에 결합되는, 상기 제 1 도전층 형성단계; 및
    상기 제 1 및 제 2 트렌치들 사이에 도핑된 영역을 형성하는 단계로서, 상기 제 1 및 제 2 트렌치들은 상기 도핑된 영역의 측면 확산(lateral diffusion)을 제어하기 r위하여 확산 차폐부(diffusion shield)를 형성하는, 상기 도핑된 영여을 형성하는 단계를 포함하는, 반도체 장치 형성 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100786488B1 (ko) * 2004-01-10 2007-12-18 에이치브이브이아이 세미콘덕터즈, 인크. 전력 반도체 장치
US8530963B2 (en) * 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US7550361B2 (en) * 2007-01-02 2009-06-23 International Business Machines Corporation Trench structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels
DE102007018098B4 (de) * 2007-04-17 2016-06-16 Austriamicrosystems Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einem Graben und Halbleiterkörper mit einem Graben
TWI498997B (zh) * 2008-06-30 2015-09-01 Vanguard Int Semiconduct Corp 半導體裝置及其製作方法
US8222695B2 (en) 2009-06-30 2012-07-17 Semiconductor Components Industries, Llc Process of forming an electronic device including an integrated circuit with transistors coupled to each other
US8124468B2 (en) * 2009-06-30 2012-02-28 Semiconductor Components Industries, Llc Process of forming an electronic device including a well region
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
CN102064129A (zh) * 2009-11-13 2011-05-18 英特赛尔美国股份有限公司 使用宽度可变的掩模开口形成两个或更多个器件结构的半导体工艺
US8021943B2 (en) * 2009-11-25 2011-09-20 International Business Machines Corporation Simultaneously formed isolation trench and through-box contact for silicon-on-insulator technology
US8298886B2 (en) * 2010-02-08 2012-10-30 Semiconductor Components Industries, Llc Electronic device including doped regions between channel and drain regions and a process of forming the same
US8299560B2 (en) * 2010-02-08 2012-10-30 Semiconductor Components Industries, Llc Electronic device including a buried insulating layer and a vertical conductive structure extending therethrough and a process of forming the same
US8389369B2 (en) * 2010-02-08 2013-03-05 Semiconductor Components Industries, Llc Electronic device including a doped region disposed under and having a higher dopant concentration than a channel region and a process of forming the same
US20120098142A1 (en) * 2010-10-26 2012-04-26 Stmicroelectronics S.R.L. Electrical contact for a deep buried layer in a semi-conductor device
US8647945B2 (en) 2010-12-03 2014-02-11 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (SOI) substrate
US8921202B2 (en) 2011-01-07 2014-12-30 Vanguard International Semiconductor Corporation Semiconductor device and fabrication method thereof
US8673737B2 (en) * 2011-10-17 2014-03-18 International Business Machines Corporation Array and moat isolation structures and method of manufacture
US20130187159A1 (en) * 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
US9230861B2 (en) * 2012-10-09 2016-01-05 TELEFUNKEN Semiconductors AMERICA LLC Method of forming a backside contact structure having selective side-wall isolation
US9123559B2 (en) * 2013-05-31 2015-09-01 Infineon Technologies Ag Method for producing a semiconductor component
JP6130755B2 (ja) * 2013-08-12 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105575812B (zh) * 2014-10-16 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9337292B1 (en) * 2014-11-26 2016-05-10 Texas Instruments Incorporated Very high aspect ratio contact
US20170373142A1 (en) * 2016-06-23 2017-12-28 Littelfuse, Inc. Semiconductor device having side-diffused trench plug
US10032937B2 (en) 2016-11-11 2018-07-24 Semiconductor Components Industries, Llc Monolithic series switching semiconductor device having low-resistance substrate contact structure and method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980747A (en) * 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
US4927775A (en) * 1989-03-06 1990-05-22 Motorola Inc. Method of fabricating a high performance bipolar and MOS device
JPH05109886A (ja) * 1991-10-17 1993-04-30 N M B Semiconductor:Kk フイールドシールド分離構造の半導体装置およびその製造方法
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
SE511377C2 (sv) * 1996-12-19 1999-09-20 Ericsson Telefon Ab L M Viaanordning
IT1317516B1 (it) * 2000-05-11 2003-07-09 St Microelectronics Srl Dispositivo integrato con struttura d'isolamento a trench e relativoprocesso di realizzazione.
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법

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Publication number Publication date
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TWI405299B (zh) 2013-08-11
US7256119B2 (en) 2007-08-14
KR101251309B1 (ko) 2013-04-05
US7420258B2 (en) 2008-09-02
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