TWI405299B - 具有溝渠結構的半導體元件與方法 - Google Patents

具有溝渠結構的半導體元件與方法 Download PDF

Info

Publication number
TWI405299B
TWI405299B TW095113966A TW95113966A TWI405299B TW I405299 B TWI405299 B TW I405299B TW 095113966 A TW095113966 A TW 095113966A TW 95113966 A TW95113966 A TW 95113966A TW I405299 B TWI405299 B TW I405299B
Authority
TW
Taiwan
Prior art keywords
trench
forming
layer
barrier layer
substrate
Prior art date
Application number
TW095113966A
Other languages
English (en)
Other versions
TW200644155A (en
Inventor
Gordon M Grivna
Peter J Zdebel
Original Assignee
Semiconductor Components Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Ind filed Critical Semiconductor Components Ind
Publication of TW200644155A publication Critical patent/TW200644155A/zh
Application granted granted Critical
Publication of TWI405299B publication Critical patent/TWI405299B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

具有溝渠結構的半導體元件與方法
本發明大體上係關於半導體元件之製造，且更特定言之係關於形成多功能溝渠之結構與方法。
許多半導體元件要求形成接觸區域以使得該元件的一表面耦接至諸如內埋層或下伏(underlying)基板之表面下特徵或結構。當表面下區域在基板或磊晶層內較深處(例如，大於約10微米)時，製造該等接觸區域可係挑戰。製造商通常使用極高能量之離子植入技術及/或深度擴散來將摻雜物送至足夠深處以便與表面下特徵形成接觸。或者，製造商採用雙重擴散技術，其中將一第一區域植入一基板中，隨後沈積一磊晶層，且將一第二區域植入該磊晶層中，該磊晶層位於該第一區域上方。隨後該等兩個區域擴散到一起。
深度高能粒子植入法的價格可能高得驚人，且在某些情況下，其在技術上不可行。此外，由於經擴散之摻雜物在所有方向上移動或擴散，因此包括雙重擴散區域之深度擴散區域可對半導體元件之尺寸具有不利影響。此外，與深度擴散之單矽層相關聯的接觸電阻可能非常高，其對元件效能造成不利影響。
此外，由於半導體元件發展為在較小晶片上包括額外功能性，因此現有製造過程不夠靈活而不能在成本無顯著增加的情況下支持額外功能性。
因此，需要一結構及形成該結構之方法，其提供與一表面下特徵或複數個表面下特徵之接觸，且其可解決上文所述問題以及其他問題。此外，若該結構能夠用於多種用途從而節省成本，則將是有利的。
為便於理解，圖式中之元件不一定按比例繪製，且在各圖中恰當處使用類似之元件號碼。同樣，在實施方式以及申請專利範圍中之術語第一、第二、第三、第四及其類似物(若存在)係用於在相似元件之間進行區別，且不一定用於描述連續或按時間排列之順序。雖然以下討論描述一具有溝渠結構之實施例，該等溝渠結構提供與內埋式特徵(例如，內埋層及基板區域)、隔離及擴散屏蔽物之接觸，但是熟習此項技術者將認識到，本發明可用於接觸其他內埋式特徵，用於連接基板之相對側，以及用於其他目的。
圖1展示根據本發明之半導體元件或單元10在早期製造階段中之放大的部分橫截面圖。元件10包括一半導體材料主體或半導體基板11。舉例而言，半導體基板包含一第一傳導性類型(例如，p型)之一矽基板，且具有一約為1.0×101 5 原子/cm3 、約為1.0×101 6 原子/cm3 之摻雜濃度。在一替代實施例中，基板11包含IV－IV合成半導體材料(例如，SiGe、SiGeC或其類似物)、III－V、II－VI或IV－VI半導體材料。
在一實施例中，元件10進一步包括一形成於基板11之一主表面16上、主表面16上方或主表面16內之特徵、內埋層、內埋式特徵、元件特徵、表面下特徵、表面下區域，或一第二傳導性類型(例如，n型)之區域14。在一實施例中，使用習知之遮蔽及摻雜技術形成區域14。在約1100攝氏度下於乾氧中使用(例如)退火過程，將區域14擴散所要深度。該步驟在主表面16上方形成一氧化物或介電層17。
圖2展示元件10在後續製造步驟中之高度放大的部分橫截面圖。剝去介電層17，且在主表面16上方形成一半導體層或區域或磊晶層21。舉例而言，半導體層21包含第二傳導性類型之一層，且具有一比區域14低之摻雜濃度。舉例而言，半導體層21具有一約為10微米或更大之厚度，且其係使用習知之磊晶成長技術所形成。
接下來，在一主表面26上方形成一介電堆疊、遮罩或硬遮罩結構23。舉例而言，結構23包括一第一介電層28，其形成於主表面26上、主表面26上方，或覆蓋於主表面26上。在一實施例中，第一介電層28包含約0.04至約0.1微米之氧化矽。隨後在第一介電層28上方形成或沈積一多晶矽層31，且其包含(例如)約0.025至約0.1微米之未摻雜多晶矽。隨後在層31上方形成或沈積一第二介電層33，且其包含(例如)約0.05至約0.2微米之氮化矽。結構23進一步包括一第三介電層36，其形成於或沈積於層33上方。舉例而言，第三介電層36包含一約為0.6至約1.0微米厚之氧化矽層。
在形成結構23後，沈積並圖案化一光阻層(未圖示)，從而在結構23上方提供開口41、42、及43。舉例而言，開口41比開口42及43寬，且其具有一約1.0至約2.0微米之寬度。開口41形成於元件10之一部分上方，該部分對應於根據本發明之基板接點結構之位置。進一步舉例而言，開口42具有一約0.5至約1.5微米之寬度，且其形成於元件10的另一部分上方，該部分對應於根據本發明之溝渠場成形或隔離結構之位置。再進一步舉例而言，開口43具有一約0.5至約1.5微米之寬度，且形成於元件10之又一部分上方，該部分對應於與一內埋式特徵之溝渠接點的位置。在形成開口41至43後，使用習知技術來蝕刻結構23以曝露主表面26之部分。隨後，移除光阻層。
根據本發明，隨後分別經由開口41、42、及43將溝渠、通道或孔46、47及48蝕刻至半導體層21中。舉例而言，蝕刻溝渠46穿過半導體層21直至基板11。進一步舉例而言，蝕刻溝渠47及48穿過半導體層21，從而觸碰、耦接至或接觸內埋層或特徵14。溝渠46、47、48具有對應於半導體層21及內埋層14的厚度之厚度，且在一實施例中，具有高達約50微米之厚度。在一實施例中，採用深度反應性離子蝕刻(DRIE)(其使用氟基或氯基化學物進行蝕刻)來形成溝渠46、47、及48。多種技術可用於DRIE蝕刻，包括低溫、高密度電漿，或布式(Bosch)DRIE處理。在一實施例中，其中出於空間的考量需要緊湊間隔，溝渠46、47及/或48具有大體上垂直之側壁。在另一實施例中，溝渠46、47及/或48具有楔形(tapered)輪廓，其中位於溝渠下部表面上之溝渠之寬度小於與主表面26相鄰之寬度。
圖3展示元件10在進一步製造階段中之高度放大的部分橫截面圖。在該步驟中，移除第三介電層36，且沿著溝渠46、47及48之曝露表面沈積或成長一阻擋層、第四介電層或介電襯墊49。舉例而言，第四介電層49包含一熱氧化物，該熱氧化物具有一約為0.08至約0.1微米厚之厚度。在替代實施例中，第四介電層49包含氮化矽、氧化物/氮化物多層組態或另一鈍化材料，該鈍化材料(例如)抑制半導體摻雜材料之擴散。
圖4展示元件10在更進一步製造階段中之高度放大的橫截面圖。在該步驟中，將元件10曝露於各向異性乾式蝕刻步驟，該步驟移除介電襯墊49位於溝渠46之底部或下部表面51處之部分，從而曝露基板11或層21的一部分。此外，在介電襯墊49中，在溝渠47的底部或下部表面52處或沿著溝渠47的底部或下部表面52，以及在溝渠48的底部或下部表面53處或沿著溝渠48的底部或下部表面53，形成一孔徑或開口50，從而曝露內埋式特徵或層14或層21之部分。此外，在乾式蝕刻步驟或一後續蝕刻步驟期間，移除第二介電層33。舉例而言，使用習知之乾式蝕刻(其具有氟基或氯基化學物)來蝕刻介電襯墊49之部分。
圖5展示元件10在進一步處理後之高度放大的橫截面圖。具體言之，用一傳導材料56填充溝渠46以提供側壁鈍化之深度溝渠接點、鈍化之深度基板接點、鈍化之溝渠隔離區域或溝渠接點460。此外，用一材料或傳導材料58填充溝渠47以提供側壁鈍化之深度場成形溝渠區域或溝渠470。另外，用傳導材料58填充溝渠48以提供側壁鈍化之深度溝渠區域接點或結構480。
舉例而言，傳導材料56及58包含一經摻雜之多晶半導體材料(例如，n型抑或p型經摻雜多晶矽)、一金屬層或插塞(例如，鎢、鋁、鈦、氮化鈦或其類似物)、一矽化物，或其組合。
在一實施例中，且如圖5所示，傳導材料56包括一材料層58及一形成為覆蓋於該材料層58上的第二傳導層59。由於溝渠47及48比溝渠46窄，因此僅材料58填充溝渠47，而材料層58及第二傳導層59皆填充溝渠46。在該實例中，材料58作為未摻雜之多晶矽而沈積，其具有一約0.2至約0.4微米之厚度。第二傳導層59包含(例如)一經摻雜之多晶矽，其具有與基板11相同之傳導類型(例如在本實例中為p型)。在一後續步驟中，採用遮蔽及摻雜技術用(例如)n型摻雜物摻雜溝渠47及48中的多晶矽，以使得材料58變為傳導性的。或者，採用遮蔽技術來遮蔽溝渠46抑或溝渠47及48，而使用經摻雜之所要傳導類型多晶矽來填充該(該等)未經遮蔽之溝渠。在一後續步驟中，用另一所要傳導類型之摻雜多晶矽來填充其他溝渠。根據本發明，介電襯墊49遮蔽、屏蔽或阻擋傳導層58及59中的摻雜物，使其不會自深度溝渠結構460、470及480發生橫向擴散。此提供了具有多種功能且使用最少量的處理步驟所形成之窄且深的溝渠結構。在所示實施例中，溝渠460提供元件隔離或基板或接地平面低電阻溝渠結構，溝渠470提供場成形結構，且溝渠480提供與諸如內埋層14之內埋式特徵的低電阻溝渠接點。
圖6展示元件10在更進一步處理後之高度放大的部分橫截面圖。在此階段，使用化學機械平坦化或回蝕技術來平坦化或移除傳導材料56及58。此外，可使用此步驟來移除層31。隨後剝去第一介電層28，且在主表面26上方形成另一介電層67。舉例而言，介電層67包含熱氧化物，該熱氧化物具有一約0.05至約0.1微米的厚度。
圖7展示元件10在額外處理後之高度放大的部分橫截面圖，並說明本發明之另一特徵。在此步驟中，在主表面26上方沈積一光阻層71並將其圖案化，以在一對481溝渠接點480上方形成一開口73。接下來，將一摻雜物引入主表面26之一曝露部分中，該部分位於該對481溝渠接點480之間。舉例而言，採用離子植入法將一n型摻雜物植入主表面26中以形成一摻雜區域77。在一後續步驟中，將元件10曝露於高溫，且摻雜區域77中之摻雜物進一步擴散至半導體層21中。該對481溝渠接點480經組態以提供或作為擴散屏蔽物或擴散阻擋物，以使得摻雜區域77中的摻雜物不會橫向擴散，而僅縱向擴散。該特徵減少了摻雜物之橫向擴散，其提供狹窄之經高度摻雜之擴散區域。
圖8展示元件10在一後續製造步驟中之高度放大的部分橫截面圖。在該步驟中，在主表面26上、覆蓋於主表面26上、在主表面26上方或在主表面26內形成局部隔離區域81以提供隔離之元件作用區域86。舉例而言，隔離區域81包含使用諸如局部氧化技術之習知技術所形成的熱氧化物區域。圖8進一步展示自傳導材料56與58中擴散至基板11及內埋層14中之摻雜物。此外，展示摻雜區域77為擴散至較深或所要的深度。在一實施例中，摻雜區域77延伸至內埋層14。在替代實施例中，摻雜區域77僅擴散至中途。此外，展示摻雜區域91為在溝渠結構470及480下方，且其係由自傳導材料58(當傳導材料58包含經摻雜多晶半導體材料時)擴散出之摻雜物所形成的。展示摻雜區域92為在溝渠結構460下方，且其係由自傳導材料56(當傳導材料56包含經摻雜多晶半導體材料時)擴散出之摻雜物所形成的。在一實施例中，摻雜區域92及/或91包含內埋式特徵、內埋式區域、表面下區域或表面下特徵，其分別與側壁鈍化之溝渠接點460及480相接觸。在後續步驟中，使用習知技術在元件作用區域86中形成諸如電晶體元件之主動式元件。溝渠結構470為主動式元件(例如，具有高崩潰電壓(例如，大於200伏)的元件)提供場成形結構，其考慮到元件之更緊湊間隔。
圖9至圖12展示根據本發明用於形成溝渠結構460、470及480的替代方法的高度放大之部分橫截面圖。圖9展示已發生所述處理(直到約圖4)後的元件10。如圖9所示，形成或沈積一傳導材料或層580，使其覆蓋溝渠46、47及48內之阻擋層49上。由於溝渠47及48的寬度比溝渠46的寬度窄或小，因此填滿或大體上填滿溝渠47及48，而僅覆蓋較寬的溝渠46之側壁及下部表面。舉例而言，傳導層580包含一諸如經摻雜多晶矽之經摻雜多晶材料。例如，傳導層580包含與內埋式特徵14相同之傳導性。在一替代實施例中，傳導材料580包含一金屬層(例如，鎢、鋁、鈦、氮化鈦或其類似物)、一矽化物，或其組合。
在一後續步驟中，可使用(例如)各向同性或各向異性蝕刻步驟來移除傳導材料580，而如圖10所示保留較窄之溝渠47及48中的傳導材料580。接下來，如圖11所示，在元件10上方以及溝渠46中沈積或形成傳導材料或層560。可藉由層560來反摻雜(counterdoped)溝渠46中的任何殘留傳導材料580，以達成適宜之傳導性。舉例而言，傳導材料560包含一經摻雜多晶半導體材料。例如，傳導材料560包含一經摻雜多晶矽，且具有與基板11相同之傳導類型。在一替代實施例中，傳導材料560包含一金屬層(例如，鎢、鋁、鈦、氮化鈦，或其類似物)、一矽化物，或其組合。隨後平坦化傳導材料560以提供圖12中所示的結構。隨後，根據(例如)結合圖6至圖8所描述之步驟來進一步處理元件10。
現在應瞭解，已提供一種結構及方法來形成具有多個功能之窄且深的溝渠。該結構及方法減少了與先前技術相關聯之橫向擴散問題，並提供高度摻雜之接點，其減少了亦與先前技術相關聯之接觸電阻問題。此外，該方法使用最少的處理步驟來提供溝渠場成形區域、溝渠隔離區域，及溝渠基板/接地平面接觸區域。
雖然已參考特定實施例而描述及說明本發明，但是不希望本發明侷限於該等例示性實施例。熟習此項技術者將認識到，在不偏離本發明之精神的情況下可進行修改及變化。因此，希望本發明涵蓋屬於隨附申請專利範圍之範疇內的變化及修改。
10．．．單元/元件
11．．．基板
14．．．區域/內埋層/內埋式特徵
16．．．主表面
17．．．介電層
21．．．磊晶層
23．．．結構
26．．．主表面
28．．．第一介電層
31．．．多晶矽層/層
33．．．第二介電層
36．．．第三介電層
41．．．開口
42．．．開口
43．．．開口
46．．．溝渠
47．．．溝渠
48．．．溝渠
49．．．第四介電層/介電襯墊
50．．．開口/孔徑
51．．．表面
52．．．表面
53．．．表面
56．．．傳導材料
58．．．傳導材料
59．．．第二傳導層
67．．．介電層
71．．．光阻層
73．．．開口
77．．．摻雜區域
81．．．隔離區域
86．．．作用區域
91．．．摻雜區域
92．．．摻雜區域
460．．．溝渠接點/溝渠結構
470．．．溝渠結構
480．．．溝渠接點/溝渠結構
560．．．傳導材料
580．．．傳導材料
圖1說明根據本發明之一實施例之結構在早期製造階段的高度放大之部分橫截面圖；圖2說明圖1之結構在後續製造階段中的高度放大之部分橫截面圖；圖3說明圖1之結構在進一步製造階段中的高度放大之部分橫截面圖；圖4說明圖1之結構在更進一步製造階段中的高度放大之部分橫截面圖；圖5說明圖1之結構在進一步處理後的高度放大之部分橫截面圖；圖6說明圖1之結構在更進一步處理後的高度放大之部分橫截面圖；圖7說明圖1之結構在額外處理後的高度放大之部分橫截面圖；圖8說明圖1之結構在後續製造步驟中的高度放大之部分橫截面圖；且圖9至圖12說明根據本發明之替代結構在多種製造階段中之高度放大的部分橫截面圖。
10．．．單元/元件
11．．．基板
14．．．區域/內埋層/內埋式特徵
21．．．磊晶層
26．．．主表面
58．．．傳導材料
67．．．介電層
71．．．光阻層
81．．．隔離區域
86．．．作用區域
91．．．摻雜區域
92．．．摻雜區域
460．．．溝渠接點/溝渠結構
470．．．溝渠結構
480．．．溝渠接點/溝渠結構

Claims (34)

  1. 一種半導體元件，其包含：一基板，其具有一主表面及一待被接觸之特徵；一形成於該基板中並自該主表面延伸之第一溝渠，該第一溝渠具有一形成於該第一溝渠之曝露表面上的第一阻擋層及一形成於該第一阻擋層上方的第一傳導材料，其中該第一傳導材料經由該第一阻擋層中之一開口接觸該特徵；一形成於該基板中並自該主表面延伸之第二溝渠，該第二溝渠具有一形成於該第二溝渠之曝露表面上的第二阻擋層及一形成於該第二阻擋層上方的第二傳導材料，其中該第二傳導材料經由該第二阻擋層中之一開口接觸該基板；及一形成於該基板中並自該主表面延伸之第三溝渠，該第三溝渠具有一形成於該第三溝渠之曝露表面上的第三阻擋層及一形成於該第三阻擋層上方的第三傳導材料，其中該第三傳導材料經由該第三阻擋層中之一開口接觸該特徵，且其中該第三溝渠在該主表面處被隔離。
  2. 如請求項1之元件，其中該第一、第二及第三阻擋層包含一相同的材料。
  3. 如請求項1之元件，其中該第二溝渠較寬於該第一溝渠。
  4. 如請求項1之元件，其進一步包含一形成於該基板中並自該主表面延伸之第四溝渠，該第四溝渠具有一形成於 該第四溝渠之曝露表面上的第四阻擋層及一形成於該第四阻擋層上方的第四傳導材料，其中該第四傳導材料經由該第四阻擋層中之一開口接觸該特徵，其中該第四溝渠形成於接近該第一溝渠處，且其中該元件進一步包含一位於該第一溝渠與該第四溝渠之間的摻雜區域，且其中該第一溝渠及該第四溝渠形成一擴散屏蔽物，以最小化該摻雜區域之橫向擴散。
  5. 如請求項4之元件，其中該摻雜區域延伸至該特徵。
  6. 如請求項1之元件，其中該第一傳導材料包含一第一傳導類型之一經摻雜多晶半導體材料。
  7. 如請求項6之元件，其中該第二傳導材料包含一第二傳導類型之一經摻雜多晶半導體材料。
  8. 一種用於形成一半導體元件的方法，其包含如下步驟：提供一基板，其具有一主表面及一待被接觸之表面下特徵；在該基板中形成一第一溝渠並自該主表面延伸；在該基板中形成一第二溝渠並自該主表面延伸；在該基板中形成一第三溝渠並自該主表面延伸；形成一阻擋層，使其覆蓋該第一、該第二及該第三溝渠之曝露表面；形成一第一傳導層，使其覆蓋於該第一溝渠中之該阻擋層上，其中該第一傳導層經由該阻擋層中之一開口耦接至該表面下特徵；形成一第二傳導層，覆蓋於該第二溝渠中之該阻擋層 上，其中該第二傳導層經由該阻擋層中之一開口耦接至該基板；形成一第三傳導層，使其覆蓋於該第三溝渠中之該阻擋層上，其中該第三傳導層經由該阻擋層中之一開口耦接至該表面下特徵，及在該第三溝渠上形成一絕緣區域。
  9. 如請求項8之方法，其進一步包含下列步驟：在接近於該第一溝渠處之該基板中形成第四溝渠並自該主表面延伸，其中該形成該阻擋層之步驟包含形成該阻擋層覆蓋於該第四溝渠之多個曝露表面上；在該第四溝渠中之該阻擋層上形成一第四傳導材料，其中該第四傳導材料經由該阻擋層中之一開口耦接至該表面下特徵；及在該第一溝渠與該第四溝渠之間形成一摻雜區域，其中該第一溝渠及該第四溝渠形成一擴散屏蔽物，以最小化該摻雜區域之橫向擴散。
  10. 如請求項9之方法，其中該形成該摻雜區域的步驟包括形成該摻雜區域以延伸至表面下特徵。
  11. 如請求項8之方法，其中該形成該第一傳導層的步驟包括形成一第一傳導類型之一經摻雜多晶半導體層。
  12. 如請求項11之方法，其中該形成該第二傳導層的步驟包含形成一第二傳導類型之一經摻雜多晶半導體層。
  13. 一種用於形成一半導體元件的方法，其包括如下步驟：提供一半導體基板，其具有一主表面及一表面下特 徵；在該半導體基板中接近該表面下特徵處形成一第一溝渠；在該半導體基板中接近該第一溝渠處形成一第二溝渠；形成一第一阻擋層，覆蓋於該第一溝渠的表面上；形成一第二阻擋層，覆蓋於該第二溝渠的表面上；在該第一阻擋層及該第二阻擋層中形成開口；形成一覆蓋於該第一阻擋層及該第二阻擋層上的第一傳導層，其中該第一傳導層經由該等開口耦接至該表面下特徵；及在此之後在該第一溝渠與該第二溝渠之間形成一摻雜區域，其中該第一溝渠及該第二溝渠形成一擴散屏蔽物，以控制該摻雜區域之橫向擴散。
  14. 如請求項13之方法，其中該形成該第一傳導層的步驟包含形成一經摻雜多晶層。
  15. 如請求項13之方法，其進一步包含如下步驟：在該半導體基板中形成一第三溝渠；形成一第三阻擋層，覆蓋於該第三溝渠的表面上；在該第三阻擋層中形成一開口；及形成一覆蓋於該第三阻擋層上之第二傳導層，其中該第二傳導層經由該開口耦接至該半導體基板。
  16. 如請求項15之方法，其中該形成該第二傳導層的步驟包含形成一經摻雜多晶半導體層。
  17. 如請求項16之方法，其進一步包含將摻雜物自該經摻雜多晶半導體層擴散至該半導體基板中的步驟。
  18. 如請求項13之方法，其進一步包含如下步驟：在該半導體基板中形成一第三溝渠；在該第三溝渠的表面上方形成一第三阻擋層；形成覆蓋於該第三阻擋層上之該第一傳導層；及在該第三溝渠上方形成一隔離區域。
  19. 一種半導體元件結構，其包含：一半導體基板，其具有一主表面及一表面下特徵；複數個溝渠，其包括形成於該半導體基板中並自該主表面延伸之第一及第二溝渠，其中該第一溝渠覆蓋於該表面下特徵上且向其延伸，及其中該第二溝渠覆蓋於該半導體基板之另一部分，且其中該第二溝渠較寬於該第一溝渠；及一阻擋層，其形成且覆蓋於該第一及第二溝渠之側壁表面，其中至少該第一及第二溝渠之下表面的部分係沒有該阻擋層；一第一多晶矽半導體層，形成於該第一溝渠及該第二溝渠內；及一第二多晶矽半導體層，形成於該第二溝渠但不在該第一溝渠內，其中該第二多晶矽半導體層覆蓋於該第一多晶矽半導體層上，且其中該第二多晶矽半導體層係在該第二溝渠內耦接至該半導體基板。
  20. 如請求項19之結構，其中該第一多晶矽半導體層包含一 第一導體形式之一多晶矽半導體層，且其中該第二多晶矽半導體層及該半導體基板包含一相對於該第一導體形式之第二導體形式。
  21. 如請求項19之結構，其中該半導體基板包含：一第一導體形式之一半導體基板；及一相對於該第一導體形式之第二導體形式的一半導體層，覆蓋於該半導體基板之該主表面上，且其中該表面下特徵包含該第二導體形式。
  22. 如請求項19之結構，其中該複數個溝渠包含一第三溝渠，形成鄰接於該第一溝渠且延伸至該表面下特徵，且其中該阻擋層係進一步至少形成於該第三溝渠之側壁表面上，及其中該第一多晶矽半導體層形成於該第三溝渠內，及其中該第三溝渠沒有該第二多晶矽半導體層，及其中該結構進一步包含一摻雜區域，形成於該第一及第三溝渠之間，及其中該阻擋層經配置以減少該第一及第三溝渠之間的該摻雜區域之橫向擴散。
  23. 一種半導體元件，其包含：一基板，其具有一主表面及一待被接觸之表面下特徵；一第一溝渠，形成於該基板中並自該主表面延伸；一第二溝渠，形成於該基板中並自該主表面延伸；一阻擋層，其形成且具有覆蓋於該第一及該第二溝渠之曝露表面上之部分；一第一導體層，其形成且覆蓋於該第一溝渠中的該阻 擋層之該部分上，其中該第一導體層係經由在該阻擋層中之一第一開口耦接至該表面下特徵；一第二導體層，其形成且覆蓋於該第二溝渠中的該阻擋層之該部分上，其中該第二導體層係經由在該阻擋層中之一第二開口耦接至該基板；一第三溝渠，形成於該基板中並自該主表面延伸，其中該阻擋層具有覆蓋於該第三溝渠之曝露表面上的另一部份，及其中進一步形成該第一導體層，覆蓋於該第三溝渠中之該阻擋層上；及一隔離區域，其形成且至少覆蓋於該第三溝渠之一部分。
  24. 如請求項23之元件，其中該第二溝渠較寬於該第一溝渠。
  25. 如請求項23之元件，其進一步包含形成於該基板中並自該主表面延伸之一第四溝渠，其中該阻擋層具有另一部份覆蓋於該第四溝渠之多個曝露表面上，且其中該第一傳導層進一步形成於該第四溝渠中之該阻擋層上，且其中該第四溝渠係在該第一溝渠附近，該元件進一步包含一摻雜區域，形成於該第一及第四溝渠之間。
  26. 如請求項25之元件，其中該摻雜區域延伸至該表面下特徵。
  27. 如請求項23之元件，其中該第一導體層包含一第一導體形式之一多晶矽半導體層。
  28. 如請求項27之元件，其中該第二導體層包含一相對於該 第一導體形式之第二導體形式的一多晶矽半導體層。
  29. 一種用於形成一具有複數個溝渠之半導體元件的方法，其包含如下步驟：提供一半導體基板，其具有一主表面及一表面下特徵；在該基板上形成包含第一及第二溝渠之複數個溝渠並自該主表面延伸，其中該第一溝渠覆蓋於該表面下特徵且向其延伸，及其中該第二溝渠覆蓋該半導體基板之另一部分；形成一阻擋層，覆蓋於該第一及第二溝渠之側壁表面，其中至少該第一及第二溝渠之下表面的部分係沒有該阻擋層；於該第一及第二溝渠內形成一第一多晶矽半導體層；及於該第二溝渠但不在該第一溝渠內形成一第二多晶矽半導體層，其中該第二多晶矽半導體層在該第二溝渠中覆蓋於該第一多晶矽半導體層上，且其中該第二多晶矽半導體層係在該第二溝渠內耦接至該半導體基板。
  30. 如請求項29之方法，其中該形成該第一多晶矽半導體層之步驟包含形成一未摻雜多晶矽半導體層，及其中該形成該第二多晶矽半導體層的步驟包含形成該第二多晶矽半導體層，其中該第二多晶矽半導體層與該半導體基板係相同之導體形式。
  31. 如請求項30之方法，進一步包含以一摻雜物在該第一溝渠中選擇性地摻雜該第一多晶矽半導體層，該摻雜物具 有一相對於該第二多晶矽半導體層之該導體形式的一導體形式。
  32. 如請求項29之方法，其中該形成該第二溝渠之步驟包含形成較寬於該第一溝渠之該第二溝渠。
  33. 如請求項29之方法，其中該提供該半導體基板之步驟包含提供一第一導體形式之一半導體基板，一相對於該第一導體形式之第二導體形式的半導體層，覆蓋於該半導體基板之該主表面上，及該第二導體形式之該表面下特徵。
  34. 如請求項29之方法，其中該形成複數個溝渠之步驟包含形成相接於該第一溝渠之一第三溝渠且延伸至該表面下特徵，及其中形成該阻擋層之步驟包含至少在該第三溝渠之側壁表面上形成該阻擋層，及其中形成該第一多晶矽半導體層之步驟包含在該第三溝渠內形成該第一多晶矽半導體層，及其中形成該第二多晶矽半導體層之步驟包含在該第二溝渠但不在該第三溝渠內形成該第二多晶矽半導體層，及其中該方法進一步包含於該第一及第三溝渠之間形成一摻雜區域之步驟，其中該阻擋層經配置以減少該第一及第三溝渠之間的該摻雜區域之橫向擴散。
TW095113966A 2005-05-20 2006-04-19 具有溝渠結構的半導體元件與方法 TWI405299B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/132,949 US7256119B2 (en) 2005-05-20 2005-05-20 Semiconductor device having trench structures and method

Publications (2)

Publication Number Publication Date
TW200644155A TW200644155A (en) 2006-12-16
TWI405299B true TWI405299B (zh) 2013-08-11

Family

ID=37425477

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095113966A TWI405299B (zh) 2005-05-20 2006-04-19 具有溝渠結構的半導體元件與方法

Country Status (5)

Country Link
US (2) US7256119B2 (zh)
KR (1) KR101251309B1 (zh)
CN (1) CN100527405C (zh)
HK (1) HK1097348A1 (zh)
TW (1) TWI405299B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1654765A2 (en) * 2004-01-10 2006-05-10 Hvvi Semiconductors, Inc. Power semiconductor device and method therefor cross reference to related applications
US8530963B2 (en) * 2005-01-06 2013-09-10 Estivation Properties Llc Power semiconductor device and method therefor
US7656003B2 (en) * 2006-08-25 2010-02-02 Hvvi Semiconductors, Inc Electrical stress protection apparatus and method of manufacture
US7888746B2 (en) * 2006-12-15 2011-02-15 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
US7550361B2 (en) * 2007-01-02 2009-06-23 International Business Machines Corporation Trench structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels
DE102007018098B4 (de) * 2007-04-17 2016-06-16 Austriamicrosystems Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einem Graben und Halbleiterkörper mit einem Graben
TWI498997B (zh) * 2008-06-30 2015-09-01 Vanguard Int Semiconduct Corp 半導體裝置及其製作方法
US8124468B2 (en) * 2009-06-30 2012-02-28 Semiconductor Components Industries, Llc Process of forming an electronic device including a well region
US8222695B2 (en) 2009-06-30 2012-07-17 Semiconductor Components Industries, Llc Process of forming an electronic device including an integrated circuit with transistors coupled to each other
US20110115047A1 (en) * 2009-11-13 2011-05-19 Francois Hebert Semiconductor process using mask openings of varying widths to form two or more device structures
CN102064129A (zh) * 2009-11-13 2011-05-18 英特赛尔美国股份有限公司 使用宽度可变的掩模开口形成两个或更多个器件结构的半导体工艺
US8021943B2 (en) * 2009-11-25 2011-09-20 International Business Machines Corporation Simultaneously formed isolation trench and through-box contact for silicon-on-insulator technology
US8299560B2 (en) * 2010-02-08 2012-10-30 Semiconductor Components Industries, Llc Electronic device including a buried insulating layer and a vertical conductive structure extending therethrough and a process of forming the same
US8389369B2 (en) * 2010-02-08 2013-03-05 Semiconductor Components Industries, Llc Electronic device including a doped region disposed under and having a higher dopant concentration than a channel region and a process of forming the same
US8298886B2 (en) * 2010-02-08 2012-10-30 Semiconductor Components Industries, Llc Electronic device including doped regions between channel and drain regions and a process of forming the same
US20120098142A1 (en) * 2010-10-26 2012-04-26 Stmicroelectronics S.R.L. Electrical contact for a deep buried layer in a semi-conductor device
US8647945B2 (en) 2010-12-03 2014-02-11 International Business Machines Corporation Method of forming substrate contact for semiconductor on insulator (SOI) substrate
US8921202B2 (en) 2011-01-07 2014-12-30 Vanguard International Semiconductor Corporation Semiconductor device and fabrication method thereof
US8673737B2 (en) * 2011-10-17 2014-03-18 International Business Machines Corporation Array and moat isolation structures and method of manufacture
US20130187159A1 (en) 2012-01-23 2013-07-25 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
US9230861B2 (en) * 2012-10-09 2016-01-05 TELEFUNKEN Semiconductors AMERICA LLC Method of forming a backside contact structure having selective side-wall isolation
US9123559B2 (en) * 2013-05-31 2015-09-01 Infineon Technologies Ag Method for producing a semiconductor component
JP6130755B2 (ja) * 2013-08-12 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105575812B (zh) * 2014-10-16 2018-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9337292B1 (en) * 2014-11-26 2016-05-10 Texas Instruments Incorporated Very high aspect ratio contact
US20170373142A1 (en) * 2016-06-23 2017-12-28 Littelfuse, Inc. Semiconductor device having side-diffused trench plug
US10032937B2 (en) 2016-11-11 2018-07-24 Semiconductor Components Industries, Llc Monolithic series switching semiconductor device having low-resistance substrate contact structure and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980747A (en) * 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
US5557135A (en) * 1991-10-17 1996-09-17 Nippon Steel Semiconductor Corporation Semiconductor device with field shield isolation structure and a method of manufacturing the same
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US6798037B2 (en) * 2000-05-11 2004-09-28 Stmicroelectronics S.R.L. Isolation trench structure for integrated devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927775A (en) * 1989-03-06 1990-05-22 Motorola Inc. Method of fabricating a high performance bipolar and MOS device
SE511377C2 (sv) * 1996-12-19 1999-09-20 Ericsson Telefon Ab L M Viaanordning
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980747A (en) * 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
US5557135A (en) * 1991-10-17 1996-09-17 Nippon Steel Semiconductor Corporation Semiconductor device with field shield isolation structure and a method of manufacturing the same
US5665633A (en) * 1995-04-06 1997-09-09 Motorola, Inc. Process for forming a semiconductor device having field isolation
US6798037B2 (en) * 2000-05-11 2004-09-28 Stmicroelectronics S.R.L. Isolation trench structure for integrated devices

Also Published As

Publication number Publication date
CN1866508A (zh) 2006-11-22
KR20060120488A (ko) 2006-11-27
TW200644155A (en) 2006-12-16
US7420258B2 (en) 2008-09-02
CN100527405C (zh) 2009-08-12
KR101251309B1 (ko) 2013-04-05
US20080012137A1 (en) 2008-01-17
US7256119B2 (en) 2007-08-14
US20060261444A1 (en) 2006-11-23
HK1097348A1 (en) 2007-06-22

Similar Documents

Publication Publication Date Title
TWI405299B (zh) 具有溝渠結構的半導體元件與方法
US8278183B2 (en) Production of isolation trenches with different sidewall dopings
JP5316954B2 (ja) ダイレクトトレンチポリシリコンコンタクトを備える横型トレンチｍｏｓｆｅｔ
CN107818970B (zh) 集成沟槽式电容器
JP5255593B2 (ja) トレンチ絶縁部を有する半導体素子およびその製造方法
JP5298565B2 (ja) 半導体装置およびその製造方法
EP1359624A2 (en) Vertical type MOSFET and manufacturing method thereof
KR20000060693A (ko) 반도체 소자 및 그의 제조 방법
JP2008533705A (ja) 高電圧コンポーネントを備えた、トレンチ絶縁されたｓｏｉ集積回路へのキャリア基板コンタクトの作製
TW200908347A (en) Double gate JEFT with reduced area consumption and fabrication method therefor
US10672901B2 (en) Power transistor with terminal trenches in terminal resurf regions
US7186596B2 (en) Vertical diode formation in SOI application
TW200908319A (en) Junction field effect transistors in germanium and silicon-germanium alloys and method for making and using
JP2013545306A (ja) 拡張されたドレインｍｏｓトランジスタ
US6395598B1 (en) Semiconductor device and method for fabricating the same
CN105633042B (zh) 超高纵横比接触件
US20100181640A1 (en) Semiconductor device
US7517742B2 (en) Area diode formation in SOI application
US7525177B2 (en) Controllable varactor within dummy substrate pattern
US9431286B1 (en) Deep trench with self-aligned sinker
US10297662B2 (en) Dielectrically isolated semiconductor device and method for manufacturing the same
KR100853799B1 (ko) 트렌치 게이트 반도체 소자 및 그의 제조 방법
US7674681B2 (en) Semiconductor device and method for manufacturing the same
JP2009158587A (ja) 半導体装置
CN113851582A (zh) 一种垂直型霍尔传感器及其制备方法