TWI498997B - 半導體裝置及其製作方法 - Google Patents

半導體裝置及其製作方法 Download PDF

Info

Publication number
TWI498997B
TWI498997B TW097124550A TW97124550A TWI498997B TW I498997 B TWI498997 B TW I498997B TW 097124550 A TW097124550 A TW 097124550A TW 97124550 A TW97124550 A TW 97124550A TW I498997 B TWI498997 B TW I498997B
Authority
TW
Taiwan
Prior art keywords
deep trench
layer
semiconductor device
insulating
forming
Prior art date
Application number
TW097124550A
Other languages
English (en)
Other versions
TW201001619A (en
Inventor
Jui Chun Chang
Original Assignee
Vanguard Int Semiconduct Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard Int Semiconduct Corp filed Critical Vanguard Int Semiconduct Corp
Priority to TW097124550A priority Critical patent/TWI498997B/zh
Priority to US12/266,509 priority patent/US8907382B2/en
Publication of TW201001619A publication Critical patent/TW201001619A/zh
Application granted granted Critical
Publication of TWI498997B publication Critical patent/TWI498997B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

半導體裝置及其製作方法
本發明係有關於一種半導體裝置及其製造方法，特別係有關於深溝渠接觸結構及深溝渠絕緣結構及其製造方法。
於現今半導體技術中，為了達成單晶片系統(single-chip system)之操作，係將控制器、記憶體、低壓操作之電路以及高壓操作之功率元件高度整合至單一晶片上，其中功率元件的研發種類包含有垂直式雙擴散金氧半電晶體(VDMOS)、絕緣閘極雙載子電晶體(IGBT)、橫向式功率電晶體(LDMOS)等幾種，其研發目的在於提高電源轉換效率來降低能源的損耗。由於在單一晶片上需同時提供高壓電晶體元件以及低壓CMOS電路元件，因此在製程上需製作用以隔絕相鄰之元件的隔離結構。
請參閱第1圖，其顯示習知半導體元件的剖面圖。一般可使用由介電材料所形成的深溝渠絕緣結構20隔離鄰近的元件，因此能夠個別的控制隔離之元件其電源參數。但是深溝渠絕緣結構20容易產生寄生電容。另外，位於元件主動區與基底10之間的埋氧化層30，也會產生寄生電容。當元件在一電壓環境下操作時，會由於上述寄生電容產生充電而造成耦合效應，此效應在高壓元件中尤其明 顯。電容耦合效應不但使得鄰近元件的特性表現受到影響，甚至會藉由基材程度不一的影響到其他電性相連的高低壓元件。
隨著半導體製程的不斷進步，積體電路的尺寸愈來愈小、電路愈來愈密，同時工作時脈愈來愈快，晶片內電路內的寄生電阻效應、寄生電容效應也就愈來愈嚴重，進而使頻率無法再提升，此稱為阻容延遲、阻容遲滯(RC Delay)，RC Delay不僅阻礙時脈成長，同時也會增加電路的無謂功耗。這些效應對電路的運作產生不同程度的影響，也引發對電路穩定性的疑慮，尤其在現今電路高速運行的時代，電路對這些干擾的容忍度也越來越低，更加深此問題的嚴重性。
因此有需要提供一種半導體裝置及其形成方法，以克服先前技藝之不足。
為達上述、其它與本發明之目的，本發明提供一種半導體裝置，包括：一基底；一絕緣埋層，形成於該基底內；至少一深溝渠絕緣結構，形成於該絕緣埋層上；以及一深溝渠接觸結構，形成於該些深溝渠絕緣結構之間，且該深溝渠接觸結構與於位於該絕緣埋層下之該基底電性連接。
本發明也提供一種半導體裝置的製造方法，包括下列步驟：提供一基底，其具有一絕緣埋層位於其中；於 該絕緣埋層上形成至少一深溝渠絕緣結構；以及於該些深溝渠絕緣結構之間形成一深溝渠接觸結構，其中該深溝渠接觸結構與位於該絕緣埋層下之該基底電性連接。
本發明之實施例提供一種半導體裝置及其製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外插入有其他中介層。
第2圖至第9圖顯示根據本發明實施例之製作一種半導體裝置的剖面圖。請參考第2圖，提供一基底100，其上方可具有導體埋層120、絕緣埋層140，以及磊晶層160。基底100可包含矽或其它合適之半導體材料的基材。絕緣埋層140可包含如二氧化矽等的氧化物。導體埋層120的電阻可小於基底100的電阻。在其他實施例中，當基底的電阻夠小時，導體埋層120可不存在(未顯示於圖中)。於磊晶層160上方形成一罩幕層180後， 可將上述罩幕層180進行圖案化，以露出待去除之磊晶層160的表面。罩幕層180包含氧化物、氮化物、氮氧化物，或一般光阻材料。
請參考第3圖，在形成圖案化之罩幕層180於磊晶層160的上方後，可進行一蝕刻製程將罩幕層180所暴露之磊晶層160去除，以形成一深溝渠165，其中所形成之深溝渠165暴露絕緣埋層140的上表面。在其他實施例中，可進行蝕刻製程將罩幕層180所暴露的磊晶層160，及位於磊晶層160下方之部份的絕緣埋層140去除，以形成深溝渠165，其中所形成的深溝渠165暴露絕緣埋層140之上表面下方的部份(未顯示於圖中)。接著將罩幕層180移除。
請參考第4圖，在深溝渠165形成後，接著可在深溝渠165之側壁及底表面上形成襯墊層200。襯墊層200亦可延伸至磊晶層160之表面上。襯墊層200可包含例如四乙氧基矽烷(tetraethoxy silane,TEOS)的氧化物。
請參考第5圖，在形成襯墊層200後，接著可形成一絕緣材料220以填充深溝渠165，且絕緣材料220可延伸至襯墊層210的表面上。於一較佳實施例中，絕緣材料220可包含例如未摻雜之多晶矽的絕緣物質。由於一般包含氧化物之襯墊層200與磊晶層160彼此之間的晶格差異度大，因此在其接合界面處容易產生應力，尤其在後續製造步驟中所進行的高溫製程，更可能增大晶格的差異性而造成結構上的缺陷。選擇未摻雜之多晶矽作 為絕緣材料220能夠緩衝上述材料之間的應力問題，進而提升元件的穩定性及其功效。於其他實施例中，絕緣材料220可包含其他適合之絕緣物質。
請參考第6圖，接著可進行一回蝕刻(etching back)製程，或利用化學機械研磨製程進行平坦化，以將形成於襯墊層200上的絕緣材料220予以移除並形成深溝渠絕緣結構260。且如第6圖所示，深溝渠絕緣結構260位於導體埋層120上方。
請參考第7圖，形成一層間介電層150於深溝渠絕緣結構260及絕緣材料220上。接著形成一罩幕層185後，可將上述罩幕層185進行圖案化，以露出待去除之層間介電層150的表面。罩幕層185包含氧化物、氮化物、氮氧化物，或一般光阻材料。
請參考第8圖，在形成圖案化之罩幕層185於層間介電層150上後，可進行一蝕刻製程將罩幕層185所暴露之層間介電層150，以及位於層間介電層150下方的絕緣材料220、磊晶層160、絕緣埋層140及部份深度的導體埋層140予以去除，以在深溝渠絕緣結構260之間形成深溝渠190，其中所形成的深溝渠190暴露導體埋層120之上表面下方的部份。於另一實施例中，所進行的蝕刻製程可將罩幕層185所暴露之層間介電層150，以及位於層間介電層150下方的絕緣材料220、磊晶層160及絕緣埋層140予以去除，以在深溝渠絕緣結構260之間形成深溝渠190，其中所形成的深溝渠190暴露導體埋層 120之上表面(未顯示於圖中)。於其他實施例中，當導體埋層120不存在時，所形成的深溝渠190可暴露基底100之上表面，或基底100之上表面下方的部份(未顯示於圖中)。接著將罩幕層185移除。
請參考第9圖，於深溝渠190之底部及側壁上形成一阻障層300後，可形成一導電材料320以填充深溝渠190，當導電材料320延伸至層間介電層150上時，可再進行一回蝕刻(etching back)製程，或利用化學機械研磨製程進行平坦化，以將形成於層間介電層150上的導電材料320予以移除並形成深溝渠接觸結構360。阻障層300可包含鈦、氮化鈦或其他適合之材料。導電材料320可包含鎢或其他適合之導電物質。
第10圖顯示根據上述第2圖至第9圖之實施例的另一實施例其剖面圖。請參考第10圖，深溝渠絕緣結構260可用以隔離鄰近之元件。深溝渠接觸結構360可利用形成與元件電性連接之接觸插塞360' 的製程予以形成，因此深溝渠接觸結構360可與接觸插塞360' 以相同的製程同時形成，而不需要進行額外的製程步驟，因此能達到降低成本的目的。金屬層330可形成於深溝渠接觸結構360上。導體埋層120及深溝渠接觸結構360可藉由金屬層330與外部電性連接。於其他實施例中，當導體埋層120不存在時，位於絕緣埋層下之基底100可藉由深溝渠接觸結構360及金屬層330與外部電性連接(未顯示於圖中)。
由於導體埋層120(或基底100)及深溝渠接觸結構 360可藉由金屬層330與外部電性連接，因此當由於操作元件而於絕緣埋層140、深溝渠絕緣結構260，或與導體埋層120(或基底100)或深溝渠接觸結構360鄰近之磊晶層160內形成寄生電荷時，可將與導體埋層120(或基底100)及深溝渠接觸結構360電性連接的外部電源接地，使寄生電荷能夠藉由分別與絕緣埋層140及深溝渠絕緣結構260或磊晶層160接近的導體埋層120(或基底100)及深溝渠接觸結構360傳導至外部，以避免因寄生電容所產生的雜訊問題。導體埋層120(或基底100)之電壓亦可經由深溝渠接觸結構360由外部予以控制。
本發明之實施例所揭露之半導體裝置及其形成的方法中，可於具有絕緣埋層及導體埋層於其中之基底內，形成至少一個深溝渠絕緣結構，並於深溝渠絕緣結構之間，形成與深溝渠絕緣結構鄰近，並與導體埋層電性連接之深溝渠接觸結構。深溝渠絕緣結構是利用在磊晶層內蝕刻出身深溝渠後，於深溝渠之底表面及側壁上形成襯墊層，再以絕緣材料填充深溝渠予以形成。包含未摻雜之多晶矽的絕緣材料，其可緩衝由於磊晶層與包含氧化物之襯墊層彼此之間的晶格差異度大，而在接合界面處產生的應力，因此能夠提升元件的穩定性及其功效。
形成於深溝渠絕緣結構之間，且與深溝渠絕緣結構鄰近的深溝渠接觸結構，其與導體埋層(或基底)可藉由金屬層與外部電性連接。因此，由於操作元件而於絕緣埋層或深溝渠絕緣結構中所形成的寄生電荷，其可經由 深溝渠接觸結構、導體埋層(或基底)傳導至外部，以避免由於寄生電容所產生的雜訊問題。導體埋層(或基底)之電壓亦可經由深溝渠接觸結構由外部予以控制。深溝渠接觸結構可利用形成與元件電性連接之接觸插塞的製程予以形成，因此深溝渠接觸結構可與接觸插塞以相同的製程同時形成，而不需要進行額外的製程步驟，因此能達到降低成本的目的。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基底
30‧‧‧氧化層
20‧‧‧深溝渠絕緣結構埋
100‧‧‧基底
120‧‧‧導體埋層
140‧‧‧絕緣埋層
150‧‧‧層間介電層
160‧‧‧磊晶層
165‧‧‧深溝渠
180‧‧‧罩幕層
185‧‧‧罩幕層
190‧‧‧深溝渠
200‧‧‧襯墊層
220‧‧‧絕緣材料
260‧‧‧深溝渠絕緣結構
300‧‧‧阻障層
320‧‧‧導電材料
第1圖顯示習知半導體元件的剖面圖。
第2圖至第9圖顯示根據本發明實施例之形成深溝渠絕緣結構及深溝渠接觸結構的剖面圖。
第10圖顯示根據第2圖至第9圖之實施例的另一實施例其剖面圖。
100‧‧‧基底
120‧‧‧導體埋層
140‧‧‧絕緣埋層
150‧‧‧層間介電層
160‧‧‧磊晶層
200‧‧‧襯墊層
220‧‧‧絕緣材料
260‧‧‧深溝渠絕緣結構
300‧‧‧阻障層
320‧‧‧導電材料
360‧‧‧深溝渠接觸結構

Claims (17)

  1. 一種半導體裝置，包括：一基底；一絕緣埋層，形成於該基底內；至少一深溝渠絕緣結構，形成於該絕緣埋層上，其中該深溝渠絕緣結構未穿過該絕緣埋層；一深溝渠接觸結構，形成於該些深溝渠絕緣結構之間；一導體埋層，形成於該絕緣埋層下；及一金屬層，形成於該深溝渠接觸結構上，其中該導體埋層與該深溝渠接觸結構經由該金屬層與一外部電性連接，且該外部接地。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該深溝渠絕緣結構包含一絕緣材料。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該絕緣材料包含未摻雜之多晶矽。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該深溝渠絕緣結構更包含一襯墊層，形成於該絕緣材料之底表面及側壁上。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該襯墊層包含氧化物。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該深溝渠接觸結構包含一導電材料。
  7. 如申請專利範圍第6項所述之半導體裝置，其中 該導電材料包含鎢。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該深溝渠接觸結構更包含一阻障層，形成於該導電材料之底表面及側壁上。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該阻障層包含鈦或氮化鈦。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該深溝渠絕緣結構位於該導體埋層上方。
  11. 一種半導體裝置的製造方法，包括下列步驟：提供一基底，其具有一絕緣埋層位於其中；於該絕緣埋層上形成至少一深溝渠絕緣結構，其中該深溝渠絕緣結構未穿過該絕緣埋層；以及於該些深溝渠絕緣結構之間形成一深溝渠接觸結構；及形成一導體埋層於該絕緣埋層下；形成一金屬層於該深溝渠接觸結構上，其中該導體埋層與該深溝渠接觸結構經由該金屬層與一外部電性連接，且該外部接地。
  12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該深溝渠絕緣結構的製造方法包括下列步驟：於該基底內形成一第一深溝渠以暴露該絕緣埋層；以及形成一絕緣材料，以填充該第一深溝渠。
  13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該深溝渠絕緣結構的製造方法更包括於該第一深溝渠之側壁及底表面上形成一襯墊層。
  14. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該深溝渠接觸結構的製造方法包括下列步驟：於該些深溝渠絕緣結構之間形成一第二深溝渠以暴露位於該絕緣埋層下之該基底；以及形成一導電材料，以填充該第二深溝渠。
  15. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該深溝渠接觸結構的製造方法更包括於該第二深溝渠之側壁及底表面上形成一阻障層。
  16. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該深溝渠接觸結構的製造方法包括下列步驟：於該些深溝渠絕緣結構之間形成該第二深溝渠以暴露該導體埋層；形成該導電材料，以填充該第二深溝渠。
  17. 如申請專利範圍第16項所述之半導體裝置的製造方法，其中該深溝渠接觸結構的製造方法更包括於該第二深溝渠之側壁及底表面上形成該阻障層。
TW097124550A 2008-06-30 2008-06-30 半導體裝置及其製作方法 TWI498997B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097124550A TWI498997B (zh) 2008-06-30 2008-06-30 半導體裝置及其製作方法
US12/266,509 US8907382B2 (en) 2008-06-30 2008-11-06 Semiconductor device and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097124550A TWI498997B (zh) 2008-06-30 2008-06-30 半導體裝置及其製作方法

Publications (2)

Publication Number Publication Date
TW201001619A TW201001619A (en) 2010-01-01
TWI498997B true TWI498997B (zh) 2015-09-01

Family

ID=41446366

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097124550A TWI498997B (zh) 2008-06-30 2008-06-30 半導體裝置及其製作方法

Country Status (2)

Country Link
US (1) US8907382B2 (zh)
TW (1) TWI498997B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9142671B2 (en) * 2009-10-30 2015-09-22 Vanguard International Semiconductor Corporation Lateral double-diffused metal oxide semiconductor
CN101976680B (zh) * 2010-09-16 2012-11-28 中国电子科技集团公司第二十四研究所 增加集成电路器件集成密度的半导体制造方法
US9093296B2 (en) * 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
CN103236439B (zh) * 2013-04-22 2015-06-17 无锡新洁能股份有限公司 一种新型结构的vdmos器件及其制造方法
TWI522012B (zh) * 2013-11-19 2016-02-11 碩頡科技股份有限公司 整合式光源驅動電路及應用其之光源模組
CN104681550A (zh) * 2013-11-26 2015-06-03 硕颉科技股份有限公司 整合式光源驱动电路及应用其之光源模块
US9461063B1 (en) 2015-05-06 2016-10-04 Macronix International Co., Ltd. Method for forming a semiconductor structure
TWI574386B (zh) * 2015-05-12 2017-03-11 旺宏電子股份有限公司 半導體結構之形成方法
CN106611785B (zh) * 2015-10-21 2019-11-01 世界先进积体电路股份有限公司 高压半导体装置及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013936A (en) * 1998-08-06 2000-01-11 International Business Machines Corporation Double silicon-on-insulator device and method therefor
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
US20060261444A1 (en) * 2005-05-20 2006-11-23 Semiconductor Components Industries, Llc Semiconductor device having trench structures and method
US20070262411A1 (en) * 2004-10-14 2007-11-15 Koninklijke Philips Electronics N.V. Semiconductor Device Having a Frontside Contact and Vertical Trench Isolation and Method of Fabricating Same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004207271A (ja) 2002-12-20 2004-07-22 Nec Electronics Corp Ｓｏｉ基板及び半導体集積回路装置
CN1317755C (zh) 2003-04-10 2007-05-23 联华电子股份有限公司 制作钨插塞的方法
US7315075B2 (en) * 2005-01-26 2008-01-01 International Business Machines Corporation Capacitor below the buried oxide of SOI CMOS technologies for protection against soft errors
US7262109B2 (en) 2005-08-03 2007-08-28 Texas Instruments Incorporated Integrated circuit having a transistor level top side wafer contact and a method of manufacture therefor
JP4916444B2 (ja) * 2005-08-26 2012-04-11 株式会社日立製作所 半導体装置の製造方法
US7494850B2 (en) * 2006-02-15 2009-02-24 International Business Machines Corporation Ultra-thin logic and backgated ultra-thin SRAM

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013936A (en) * 1998-08-06 2000-01-11 International Business Machines Corporation Double silicon-on-insulator device and method therefor
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
US20070262411A1 (en) * 2004-10-14 2007-11-15 Koninklijke Philips Electronics N.V. Semiconductor Device Having a Frontside Contact and Vertical Trench Isolation and Method of Fabricating Same
US20060261444A1 (en) * 2005-05-20 2006-11-23 Semiconductor Components Industries, Llc Semiconductor device having trench structures and method

Also Published As

Publication number Publication date
TW201001619A (en) 2010-01-01
US20090321875A1 (en) 2009-12-31
US8907382B2 (en) 2014-12-09

Similar Documents

Publication Publication Date Title
TWI498997B (zh) 半導體裝置及其製作方法
US11133301B2 (en) Integrated circuit having a MOM capacitor and transistor
US8592918B2 (en) Forming inter-device STI regions and intra-device STI regions using different dielectric materials
JP5197122B2 (ja) トレンチ金属酸化物半導体
US9548356B2 (en) Shallow trench isolation structures
TWI484567B (zh) 半導體結構與其製造方法
KR102279470B1 (ko) 자기 정렬 접촉부 및 비아의 형성을 용이하게 하기 위한 마스크 층의 사용
TWI451490B (zh) 半導體裝置的製作方法
TWI724207B (zh) 半導體裝置及其製程
US9343355B2 (en) Wiring structures including spacers and an airgap defined thereby, and methods of manufacturing the same
JP2002083975A (ja) フローティングボディ効果を除去するためのボディ接触部を含むｓｏｉ電界効果トランジスタ及びその製造方法。
TWI715905B (zh) 半導體結構之製備方法
TW201347192A (zh) 元件與其形成方法
TWI690025B (zh) 絕緣體上半導體基底、其形成方法以及積體電路
US8669152B2 (en) Methods of manufacturing semiconductor devices
US20080035989A1 (en) Fabricating process and structure of trench power semiconductor device
TWI543340B (zh) 半導體裝置及其製造方法
KR100919576B1 (ko) 반도체 소자 및 그 제조 방법
CN106257642B (zh) 用于在集成电路的有源区上制造接触的方法以及集成电路
TW201436099A (zh) 保護週邊半導體元件之結構與方法
CN101630680A (zh) 半导体装置及其制作方法
TWI447847B (zh) 半導體裝置及其製作方法
TWI731705B (zh) 積體晶片及其形成方法
US6603174B2 (en) Semiconductor device and manufacturing method thereof
TWI413209B (zh) 半導體裝置及其製作方法